TW201435975A - 使用硬罩幕層形成半導體元件的方法 - Google Patents

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Abstract

一種形成半導體結構的方法，包含在於第一方向上延伸且上方具有一硬罩幕層的一矽鰭板上形成一光刻罩幕。使用光刻罩幕，形成一凹溝貫穿硬罩幕層進入矽鰭板中，其中凹溝在第二方向上延伸，將矽鰭板分隔成第一與第二鰭板結構，在第一方向上以末端對末端的方式延伸。相對於第一與第二鰭板結構所界定出凹溝的下方部分而言，可加寬貫穿硬罩幕層所形成凹溝的一部份。

Description

使用硬罩幕層形成半導體元件的方法
本發明是有關於一種半導體元件的製造方法，以及使用該方法製造的半導體元件。
目前已經提出一種多閘極電晶體結構，包括形成在一基底上的一鰭板形矽本體，與在矽本體表面上形成的一閘極。
因為該多閘極電晶體使用一立體通道，可更容易達成縮放(scaling)。此外，可在不增加閘極長度的情況下改善電流控制，也可以更有效的抑制短通道效應(其中通道區域內的電位可被汲極電壓影響)。
依據本發明的實施例，提供使用硬罩幕層形成半導體元件的方法。依據這些實施例，一種形成半導體結構的方法包括：在於第一方向上延伸且上方具有一硬罩幕層的一矽鰭板上，形成一光刻罩幕。使用光刻罩幕，形成一凹溝貫穿硬罩幕層進入矽鰭板中，其中該凹溝在第二方向上延伸，將矽鰭板分隔成第一與第二鰭板結構，在第一方 向上以末端對末端的方式延伸。相對於第一與第二鰭板結構所界定出的凹溝的下方部分而言，可加寬貫穿硬罩幕層所形成的凹溝的一部份。
在依據本發明的部分實施例中，先形成矽鰭板，形成鄰近矽鰭板的一下場效絕緣層，並在矽鰭板與下場效絕緣層上形成硬罩幕層，之後再形成一光刻罩幕。在依據本發明的部份實施例中，下場效絕緣層與硬罩幕層包含具有不同於彼此的蝕刻選擇性的個別材料。
在依據本發明的部分實施例中，貫穿硬罩幕層形成凹溝可包 含蝕刻貫穿硬罩幕層以暴露被凹溝分隔的第一與第二鰭板結構的末端，以及加寬凹溝的一部份可包含加寬暴露末端上方的凹溝部份以暴露第一與第二鰭板結構的末端角部。在依據本發明的部分實施例中，加寬凹溝的一部份包含等向性蝕刻凹溝內的硬罩幕層。
在依據本發明的部分實施例中，凹溝內硬罩幕層的等向性蝕刻包含在相反方向上，硬罩幕層側壁的等量凹陷，以加寬凹溝部分。在依據本發明的部分實施例中，方法還包含貫穿硬罩幕層沉積上場效絕緣材料至凹溝內，覆蓋且共形於第一與第二鰭板結構的末端角部。
在依據本發明的部分實施例中，方法還包含從第一與第二鰭板結構移除硬罩幕層，暴露下場效絕緣層的上表面。蝕刻下場效絕緣層與上場效絕緣材料的上表面，以減少其個別厚度，使上場效絕緣材料仍共形於第一與第二鰭板結構的末端角部。在上場效絕緣材料的上表面上形成一傳導層。
在依據本發明的部分實施例中，蝕刻上表面包含使下場效絕緣層與上場效絕緣材料的蝕刻量相等，使上場效絕緣材料的上表面仍 覆蓋第一與第二鰭板結構的最上表面。依據本發明部分實施例中，蝕刻上表面包含蝕刻下場效絕緣層與上場效絕緣材料，減少其個別厚度，使上場效絕緣材料的上表面暴露第一與第二鰭板結構的最上表面。
在依據本發明的部分實施例中，一形成半導體結構的方法是透過形成一場效絕緣層，其中包含從一凹溝凸出的凸出部分，共形於第一與第二分隔鰭板的末端角部，以形成重疊第一與第二分隔鰭板結構的末端角部的一包摺結構。一鰭板場效電晶體(finFET)在第一鰭板結構上形成，而一傳導層形成，從凸出部分最上表面延伸，貫穿第一與第二鰭板結構之間的凸出部分。
在依據本發明的部分實施例中，一半導體元件包含直接與彼此相鄰並被一凹溝分隔的第一與第二鰭板結構，其中第一與第二鰭板結構包含個別第一與第二末端角部，形成凹溝的開口。一場效絕緣層包含從凹溝凸出的一凸出部分，共形於第一與第二鰭板結構的末端角部，形成重疊第一與第二鰭板結構的一包摺結構。一鰭板場效電晶體在第一鰭板結構上形成，且一傳導層從凸出部分的最上表面延伸，以貫穿第一與第二鰭板結構之間的凸出部分。一源極/汲極區域位於第一鰭板結構內。
F1、F11、F12、F13、F1a、F11a、F12a、F13a、F2、F21、F22、F23、F3、F31、F32、F33‧‧‧鰭板
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
T1、T2‧‧‧凹溝
X1‧‧‧第一方向
Y1‧‧‧第二方向
Z1‧‧‧第三方向
101‧‧‧基底
111‧‧‧第一場效絕緣層
111a‧‧‧第一區域
111b‧‧‧第二區域
115、115a、215、215a‧‧‧第二場效絕緣層
118、118a、118b、119、218、218a、218b、219‧‧‧硬罩幕層
125‧‧‧凹槽
145、245‧‧‧閘極絕緣層
147_1、147_2、147_3、147_4、147_5‧‧‧有源閘極
161‧‧‧第一源極/汲極
162‧‧‧第二源極/汲極
161a、162a‧‧‧源極/汲極
199‧‧‧光阻圖案
247_1‧‧‧第一虛擬閘極
247_2‧‧‧第二虛擬閘極
251‧‧‧間隙壁
299‧‧‧細溝
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置(I/O)
1130‧‧‧記憶裝置
1140‧‧‧介面
1150‧‧‧匯流排
圖1、圖4、圖7A、圖10、圖12、圖14、圖17與圖20是 依據本發明部分實施例形成半導體元件的方法的透視圖，而圖7B是描述圖7A中多個鰭板的透視圖。
圖2、圖5、圖8、圖15、圖18與圖21是沿著圖1、圖4、圖7A、圖17與圖20的A-A線所繪示的剖面圖。
圖3、圖6、圖9、圖11、圖13、圖16、圖19與圖22是沿著圖1、圖4、圖7A、圖10、圖12、圖14、圖17與圖20的B-B線所繪示的剖面圖。
圖23是描述依據本發明部分實施例所形成的半導體元件的 功效。
圖24是依據本發明部分實施例形成半導體元件的方法的剖 面圖。
圖25是依據本發明部分實施例形成半導體元件的方法的剖 面圖。
圖26與圖27是依據本發明部分實施例形成半導體元件的方 法的剖面圖。
圖28是依據本發明部分實施例所形成的半導體元件的剖面 圖。
圖29與圖30是依據本發明部分實施例形成半導體元件的方 法的剖面圖。
圖31至圖43是依據本發明部分實施例形成半導體元件的方 法的剖面圖。
圖44是一電子系統的方塊流程圖，其中包含依據本發明部分 實施例的一半導體元件；以及，圖45與圖46是描述一例示半導體系統，其中包括依據本發 明部分實施例的半導體元件。
在此以所附圖式作為參考以便於更完整陳述本發明概念，其中以本發明較佳實施例陳述本發明概念。然而，本發明可以不同形式實施，不應解釋為受限於在此陳述的實施例。相對的，提出這些實施例是為了讓本發明明確而完整，讓所屬技術領域中具有通常知識者徹底了解本發明範疇。在說明書全文中，相同的參考數字符號代表相同元件。在圖式中，層與區域的厚度增加，以清楚檢視。
也必須了解的是，當一層被稱作”在”另一層或基底”上”，則可能是直接在其他層或基底上，或可能存在中介層。相對的，當一元件被稱作”直接在”另一元件”上”，則代表沒有中介元件存在。
空間相對用語，如"下面"、"下方"、"下部"、"上方"、"上部”與類似用語，在此可用來描述圖式中一元件或特徵對於另一元件或特徵的關係。必須了解的是，空間相對用語除了圖式所描述的方向之外，涵蓋使用或操作中元件的不同方向。例如，如果圖式中的元件翻轉，則被描述在其他元件或特徵”下方”或”下面的”元件，將轉向該其他元件或特徵的”上方”。因此，示範用語”下方”可涵蓋上方或下方的方向。元件可以其他方式翻轉(旋轉90度或其他方向)，而在此所使用的空間相對描述用語也跟著加以說明。
在發明描述內文中，使用用語”一”與”該”以及類似指稱(特別是在以下申請專利範圍內文中)，除非內文加以排除，或與內文明顯矛 盾，否則都解釋為涵蓋單數與複數。用語”包括”、”具有”、”包含”與”含有”，除非另外註明，否則都解釋為開放式用語(如代表”包含”，但不限於此)。
除非另外定義，否則在此所使用的所有技術與科學用語，都具備與本發明所屬技術領域中具有通常知識者所共同理解的相同意義。必須注意的是，在此所使用的任何與所有案例，或所提出的示範用語，都只是用來說明發明，除非另外說明，否則並非發明範圍的限制。此外，除非另外定義，所有在通用字典中所定義的用語不可過度解釋。
以透視(鳥瞰)圖、剖面圖，與/或平面圖作為參考描述本發明，其中以本發明較佳實施例陳述。因此，示範圖的外型可依據製造技術與/或容許度加以修改。亦即，本發明的實施例並非用以限制本發明範圍，而是涵蓋製程改變導致的所有改變與修改。因此，圖式中所顯示的區域，是以示意圖型式描述，且區域形狀單純是透過說明方式呈現，而非作為限制。
在下文中，以圖1至圖22作為參考，描述依據本發明部分實施例的形成半導體元件的方法。
如圖1至圖3所示，多個鰭板F1a、F11a、F12a與F13a在第一方向X1上延伸，且可在第三方向Z1上凸出。該些鰭板F1a、F11a、F12a與F13a可透過蝕刻基底101、蝕刻從基底101生長出的一磊晶層，或蝕刻利用與基底101不同材料疊加的材料層(例如，一種III或V族材料)而形成。在圖1至圖3中，四鰭板F1a、F11a、F12a與F13a 彼此沿縱向方向(X1)並列排列，但本發明的範疇不限於此。
雖然鰭板F1a、F11a、F12a與F13a具有矩形平行六面體形狀，但本發明範疇不限於此。例如，鰭板F1a、F11a、F12a與F13a可具斜面。或著，鰭板F1a、F11a、F12a與F13a的角部(corners)可以是圓化的。因為鰭板F1a、F11a、F12a與F13a在第一方向X1上延長，所以它們可沿著第一方向X1形成長面，而沿著第二方向Y1形成短面。即使鰭板F1a、F11a、F12a與F13a的角部是圓化的，長面與短面也可彼此區分。
參考圖4至圖6，形成一第二場效絕緣層115a圍繞鰭板F1a、F11a、F12a與F13a。在鰭板F1a、F11a、F12a與F13a以及該第二場效絕緣層115a上，形成一硬罩幕層118a。
在此，形成的第二場效絕緣層115a可圍繞鰭板F1a、F11a、F12a與F13a的側壁，而暴露鰭板F1a、F11a、F12a與F13a的上表面。 在圖式中，第二場效絕緣層115a的上表面比鰭板F1a、F11a、F12a與F13a的上表面低，但本發明的範疇不限於此。例如，第二場效絕緣層115a的上表面與鰭板F1a、F11a、F12a與F13a的上表面可能彼此平行。
如圖5所示，第二場效絕緣層115a可具有一高度H3。
此外，第二場效絕緣層115a與硬罩幕層118a在蝕刻選擇性上可能有所不同。例如，第二場效絕緣層115a可包含一氧化物層，而硬罩幕層118a可包含一氮化物層，不過本發明的範疇不限於此。
參考圖7A至圖9，例如在硬罩幕層(圖4的118a)上形成一光阻圖案199，並使用光阻圖案199蝕刻鰭板(圖4的F1a、F11a、F12a 與F13a)以及硬罩幕層118a。
因此，鰭板F1a、F11a、F12a與F13a以及硬罩幕層118a在不同於第一方向X1的第二方向Y1上被圖案化，由此形成凹溝T1與T2。同樣的，鰭板被分隔成個別鰭板結構，因此其末端部分暴露於凹溝T1與T2中。
鰭板(圖4的F1a、F11a、F12a與F13a)藉由凹溝T1與T2分隔成多個位於中央的鰭板F1至F13、多個位於左邊的鰭板F2至F23，以及多個位於右邊的鰭板F3至F33。
在此，凹溝T1與T2暴露圖案化鰭板F1至F13、F2至F23與F3至F33的側表面以及圖案化硬罩幕層118b的側表面。
如圖9所示，凹溝T1與T2的寬度可以是W1。亦即，鰭板F1至F13與鰭板F2至F23之間的寬度可以是W1，而藉由凹溝T1與T2彼此分隔的硬罩幕層118b之間的寬度也可以是W1。
參考圖10與圖11，移除光阻圖案(圖7A的199)。硬罩幕層(圖7A的118b)的側表面被蝕刻，由此暴露鰭板F1至F13、F2至F23以及F3至F33的部分上表面。
詳細而言，硬罩幕層118b的側表面蝕刻，可透過等向性蝕刻進行，例如，回退蝕刻(pull back etching)。在等向性蝕刻中，沒有使用分隔罩幕。等向性蝕刻可包含使用例如磷酸來移除所使用的硬罩幕層118b的一部分。透過蝕刻選擇性差異，移除硬罩幕層118b的上表面的一部分與硬罩幕層118b的部份側表面，但第二場效絕緣層115以及鰭板F1至F13、F2至F23與F3至F33幾乎沒有被蝕刻。因 此，凹溝T1與T2的寬度可能不同。例如，鰭板F1至F13與鰭板F2至F23之間的寬度可能維持W1，而彼此分隔的硬罩幕層118之間的寬度可能是比W1寬的W2。
因為使用等向性蝕刻，所以硬罩幕層118b朝向鰭板F1蝕刻的量，與硬罩幕層118b朝向鰭板F2蝕刻的量實質上彼此相等。亦即，朝向鰭板F1增加的距離r1與朝向鰭板F2增加的距離r2彼此相等。亦即，硬罩幕層118之間的距離W2可與W1+r1+r2相等，而r1與r2可能彼此相等。同樣的，蝕刻硬罩幕層118b能夠讓暴露於凹溝T1與T2中的分隔鰭板結構末端的角部露出來。
參考圖12與圖13，形成一第一場效絕緣層111，填滿凹溝T1與T2，並覆蓋且共形於(conform to)鰭板F1至F13、F2至F23與F3至F33之露出的末端角部。
詳細而言，一絕緣層充分填滿凹溝T1與T2，並形成硬罩幕層118，接著透過例如化學機械研磨法(CMP)而完成第一場效絕緣層111。如圖13所示，第一場效絕緣層111的上表面與硬罩幕層118的上表面可彼此位於相同水平(或排列並列)。
因此，第一場效絕緣層111可包含鰭板(如F1與F2)之間的一第一區域111a，以及相對於鰭板(如F1與F2)凸出的一第二區域111b。第二區域111b的寬度W2可能大於第一區域111a的寬度W1。 此外，第二區域111b可具有一高度H1。亦即，第一場效絕緣層111可以是T型。
第一場效絕緣層111可以是一氧化物層。此外，第一場效絕 緣層111可能是以與第二場效絕緣層115相同的材料製成，但本發明的範疇不限於此。
如同上述，進行等向性蝕刻的結果，朝向第一鰭板F1增加的凹陷距離r1與朝向第二鰭板F2增加的凹陷距離r2彼此相等。因此，第一場效絕緣層111的第二區域111b與第一鰭板F1的重疊長度，可能和第二區域111b與第二鰭板F2的重疊長度彼此相等。
參考圖14至圖16，移除硬罩幕層118。
參考圖17至圖19，第一場效絕緣層111與第二場效絕緣層115的高度降低。
詳細而言，當第一場效絕緣層111與第二場效絕緣層115的高度降低時，可能不需要分隔罩幕。
如同上述，第一場效絕緣層111與第二場效絕緣層115可能是以相同材料製成。因此，當第一場效絕緣層111與第二場效絕緣層115被蝕刻，第一場效絕緣層111的蝕刻量(如一降低高度)與第二場效絕緣層115的蝕刻量(如一降低高度)實質上可能相同。所以，如圖18所示，第二場效絕緣層115的高度可從H3(參考圖15)降低至H4。如圖19所示，第一場效絕緣層111的高度可從H1(參考圖16)降低至H2。亦即，第一場效絕緣層111的上表面可能比鰭板F1至F13、F2至F23與F3至F33的上表面高，而第二場效絕緣層115的上表面可能比鰭板F1至F13、F2至F23與F3至F33的上表面低。
第一場效絕緣層111的降低高度與第二場效絕緣層115的降低高度可依需求調整。
同時，第二場效絕緣層115的一115a部分可位於第一場效絕緣層111的下方。因為第二場效絕緣層115的115a部分被第一場效絕緣層111覆蓋，所以和第二場效絕緣層115的其他部分相比，可能比較沒有被蝕刻。
參考圖20至圖22，多個虛擬閘極247_1與247_2在第一場效絕緣層111上形成，且多個有源閘極147_1至147_5形成，貫穿鰭板F1至F13、F2至F23，以及F3至F33。接著，形成源極/汲極161a與162a，藉此完成半導體元件1。
詳細而言，有源閘極147_1至147_5可在對應到該些有源閘極147_1至147_5的鰭板F1至F13、F2至F23與F3至F33上形成，貫穿對應鰭板F1至F13、F2至F23與F3至F33。例如，第一至第三有源閘極147_1、147_2與147_3可在鰭板F1至F13上形成，第四有源閘極147_4可在鰭板F2至F23上形成，而第五有源閘極147_5可在鰭板F3至F33上形成。有源閘極147_1至147_5可在第二方向Y1上延伸。
虛擬閘極247_1與247_2可在對應的第一場效絕緣層111上形成。例如，第一虛擬閘極247_1可在圖20左側繪示的第一場效絕緣層111上形成，而第二虛擬閘極247_2可在圖20右側繪示的第一場效絕緣層111上形成。特別值得注意的是，虛擬閘極247_1與247_2可依次在對應的第一場效絕緣層111上形成。因為虛擬閘極247_1與247_2是依次形成，並非形成兩個或以上的虛擬閘極247_1與247_2，所以元件佈局尺寸可縮小。
參考圖21與圖22，各有源閘極(如147_1)可包含金屬層MG1與MG2。如圖21與圖22所示，有源閘極147_1可配置成疊加的二金屬層MG1與MG2。第一金屬層MG1可控制功函數(work function)，而第二金屬層MG2可填滿第一金屬層MG1所形成的空間。例如，第一金屬層MG1可包含TiN、TaN、TiC與TaC其中至少一者。此外，第二金屬層MG2可包含W或Al。有源閘極147_1可透過，例如，一替換程序或一閘極後製程序(gate-last process)而形成，但本發明的範疇不限於此。
有源閘極147_1的閘極絕緣層145可在鰭板F1至F13與有源閘極147_1之間形成。如圖21所示，閘極絕緣層145可在鰭板F1至F13的上表面與側表面上形成。閘極絕緣層145可包含介電常數比一矽氧化物層更高的一高k材料。例如，閘極絕緣層145可包含HfO2、ZrO2或Ta2O5。
源極/汲極161a可在鄰近有源閘極147_1之間形成。
各虛擬閘極(如247_1)可具有與有源閘極147_1相似的配置。 如圖22所示，虛擬閘極247_1可配置成疊加的二金屬層MG1與MG2。例如，第一金屬層MG1可控制功函數，而第二金屬層MG2可填滿第一金屬層MG1所形成的空間。虛擬閘極247_1的閘極絕緣層245可包含介電常數比一矽氧化物層更高的一高k材料。
源極/汲極162a可在虛擬閘極(如247_1)與有源閘極147_1之間形成。在部分實施例中，虛擬閘極可包含一傳導層。
虛擬閘極247_1以及247_2的上表面與有源閘極147_1至 147_5的上表面可和彼此位於相同水平(或排列並列)。虛擬閘極247_1以及247_2在第一場效絕緣層111上形成，而有源閘極147_1至147_5在對應鰭板F1至F13、F2至F23與F3至F33上形成。因此，虛擬閘極247_1與247_2所在位置可能比有源閘極147_1至147_5更高。
本發明部分實施例中，圖1-22說明的半導體元件功效，以圖23作為參考描述。依據圖23，因為第一場效絕緣層111的上表面與鰭板F1以及F2的上表面可和彼此位於相同水平(或排列並列)，或第一場效絕緣層111的上表面比鰭板F1以及F2的上表面高，所以虛擬閘極247_1並非位於第一鰭板F1與第二鰭板F2之間的空間。如圖23所示，第一場效絕緣層111的上表面可相對鰭板F1與F2的上表面凸出H2。
因此，虛擬閘極247_1與第一鰭板F1之間形成的寄生電容值C1以及虛擬閘極247_1與第二鰭板F2之間形成的寄生電容值C2很低。此外，虛擬閘極247_1與第一鰭板F1之間或虛擬閘極247_1與第二鰭板F2之間的接觸區域很小。所以，洩漏電流量可能很少。
此外，第一場效絕緣層111包含鰭板(如F1與F2)之間的第一區域111a，以及相對於鰭板(如F1與F2)凸出的第二區域111b。第二區域111b的寬度W2可能大於第一區域111a的寬度W1。亦即，虛擬閘極247_1可在寬廣區域中形成。因此，虛擬閘極247_1與第一場效絕緣層111可以好好對齊，且虛擬閘極247_1應不太能在第一場效絕緣層111以外的區域形成。
另外，如圖23所示，虛擬閘極247_1的寬度W1可能小於 第二區域111b的寬度W2。在此情況下，因為第二區域111b的寬度W2比虛擬閘極247_1的寬度W1大出許多，所以能夠提供一未對準裕度(misalignment margin)。
圖24是依據本發明部分實施例形成半導體元件的方法的剖面圖。
參考圖24，凹槽125可在多個有源閘極147_1至147_5、有源閘極147_1至147_5與虛擬閘極247_1及247_2之間，在鰭板F1至F13、F2至F23與F3至F33內形成。
一第一源極/汲極161與一第二源極/汲極162在凹槽125內形成。各第一源極/汲極161與第二源極/汲極162可包含一磊晶層。亦即，第一源極/汲極161與第二源極/汲極可透過磊晶成長而形成。此外，源極/汲極161與162可以是相對於鰭板F1至F13、F2至F23以及F3至F33凸出的升高式源極/汲極。
特別值得注意的是，如圖24所示，第一源極/汲極161的上表面與第二源極/汲極162的上表面可和彼此位於相同水平(或排列並列)。亦即，第二源極/汲極162可能和第一源極/汲極161以相同速率成長，因為第一源極/汲極161與第二源極/汲極162是在相同的加工條件下形成。第一有源閘極147_1與第二有源閘極147_2配置於第一源極/汲極161的兩側，而虛擬閘極247_1與第一有源閘極147_1配置於第二源極/汲極162的兩側。因此，形成第一源極/汲極161與第二源極/汲極162所需的凹槽125，是在相同加工條件下形成，亦即，相同的磊晶成長加工條件。因此，第二源極/汲極162可能和第一源極 /汲極161實質上以相同速率成長。
在此案例中，圖24所呈現的結構是一PMOS電晶體，而源極/汲極161與162可能包含一壓縮應力材料。例如，壓縮應力材料可以是具有比矽(Si)更高的格子常數的材料，例如，SiGe。壓縮應力材料可透過施加壓縮應力至一鰭板(如F1或F2)，改善通道區域的載體(電洞)的可動性。
然而，在NMOS電晶體的案例中，源極/汲極161與162可能包含與基底101相同的材料，或一拉伸應力材料。例如，當基底101包含Si時，源極/汲極161與162可能包含Si或具有比Si更小的格子常數的材料(如SiC)。拉伸應力材料可透過施加拉伸應力至一鰭板(如F1或F2)，改善通道區域載體(電洞)的可動性。
圖25是依據本發明部分實施例形成半導體元件的方法的剖面圖。
參考圖25，一第一場效絕緣層111可包括鰭板(如F1與F2)之間的一第一區域111a，以及相對於鰭板(如F1與F2)凸出的一第二區域111b。第二區域111b的上表面可能與源極/汲極161以及162的上表面位於相同水平，或向上凸出於源極/汲極161以及162的上表面上方。
圖26與圖27是依據本發明部分實施例形成半導體元件的方法的剖面圖。可以理解的是，可能進行圖26與圖27所實施的操作，而非圖17至圖19所呈現的操作。圖28是本發明部分實施例的半導體元件的剖面圖。
首先參考圖26與圖27，第一場效絕緣層111與第二場效絕緣層115的高度降低。第一場效絕緣層111的上表面可能被控制，而低於鰭板F1至F13、F2至F23以及F3至F33的上表面。
如同上述，因為第二場效絕緣層115的115a部分被第一場效絕緣層111覆蓋(請見圖14)，所以和第二場效絕緣層115的其他部分相比，可能比較沒有被蝕刻。
參考圖28，多個虛擬閘極(如247_1)在對應的第一場效絕緣層111上形成。因為第一場效絕緣層111的上表面比鰭板F1至F13、F2至F23與F3至F33的上表面低，虛擬閘極(如247_1)可配置於第一場效絕緣層111上，而間隙壁251可在鰭板F1與F2上形成。
圖29與圖30是依據本發明部分實施例形成半導體元件的方法的剖面圖。可以理解的是，可以進行圖29所呈現的操作，而非圖9所呈現的操作。
參考圖29，與上述硬罩幕層(圖9的118b)是單一層(如一氮化物層)有所不同，硬罩幕層118b與119可以是多層。硬罩幕層118b與119可包括一氮化物層118b與一氧化物層119的堆疊。如圖29所示，氧化物層119可配置於氮化物層118b上。
多個鰭板(圖4的F1a、F11a、F12a與F13a)以及硬罩幕層118b與119在不同於第一方向X1的第二方向Y1上被圖案化，藉此形成一凹溝(如T1)。
如圖29所示，凹溝(如T1)可具有一寬度W1。亦即，鰭板(如F1至F13)與鰭板(如F2 to F23)之間的寬度可以是W1，而彼此分隔 的硬罩幕層118b與119之間的寬度也可以是W1。
參考圖30，硬罩幕層118b與119的側表面被蝕刻，藉此暴露鰭板F1至F13、F2至F23與F3至F33的上表面部份。如同上述，硬罩幕層118b與119的側表面可透過等向性蝕刻而被蝕刻。硬罩幕層118b與119的部份，可使用例如磷酸移除。氮化物層118b的側表面部份，可透過對於磷酸的蝕刻選擇性差異而移除。然而，氧化物層119與鰭板F1至F13、F2至F23與F3至F33則幾乎沒有蝕刻。
因為氧化物層119位於氮化物層118b上，即使進行等向性蝕刻，氮化物層118的高度仍未減少。
此外，凹溝T1與T2的寬度可能不同。例如，鰭板F1至F13與鰭板F2至F23之間的寬度可能維持W1，而彼此分隔的氮化物層118之間的寬度可能是W2，比W1寬。
因為使用等向性蝕刻，所以硬罩幕層118b朝向鰭板F1移除的量，與硬罩幕層118b朝向鰭板F2移除的量實質上彼此相等。亦即，朝向鰭板F1增加的凹陷距離r1與朝向鰭板F2增加的凹陷距離r2彼此相等。亦即，硬罩幕層118之間的距離W2，可能和W1+r1+r2相等，而r1與r2可能彼此相等。
圖31至圖43是依據本發明部分實施例形成半導體元件的方法的剖面圖。可以理解的是，可能進行圖31至圖43所呈現的操作，而非圖1至圖13所呈現的操作。
先參考圖31至圖33，多個鰭板F1a、F11a、F12a與F13a在第一方向X1上延伸，彼此分隔，而多個硬罩幕層218a與219在該些 鰭板F1a、F11a、F12a與F13a上形成。
在此，鰭板F1a、F11a、F12a與F13a可使用硬罩幕層218a與219而形成。亦即，彼此分隔並在第一方向X1上延伸的硬罩幕層218a與219，可在基底101上形成，而可使用硬罩幕層218a與219，在基底101上形成鰭板F1a、F11a、F12a與F13a。
參考圖34與圖35，形成一第二場效絕緣層215a圍繞鰭板F1a、F11a、F12a與F13a。第二場效絕緣層215a圍繞鰭板F1a、F11a、F12a與F13a的側壁，以及硬罩幕層218a與219的側壁。第二場效絕緣層215a的上表面以及硬罩幕層218a與219的上表面，可和彼此位於相同水平(或排列並列)。
參考圖36至圖38，例如一光阻圖案199，在硬罩幕層218a與219上形成，並使用該光阻圖案199蝕刻鰭板F1a、F11a、F12a與F13a以及硬罩幕層218a與219。
結果，鰭板F1a、F11a、F12a與F13a以及硬罩幕層218a與219在不同於第一方向X1的第二方向Y1上被圖案化，藉此形成凹溝T1與T2。
在此，凹溝T1與T2暴露圖案化鰭板F1至F13、F2至F23與F3至F33的側表面，以及圖案化硬罩幕層218b與219的側表面。
參考圖39至圖41，移除光阻圖案199。接著，硬罩幕層218b與219的側表面被蝕刻，藉此暴露鰭板F1至F13、F2至F23以及F3至F33的上表面部分.
圖39是一局部摘錄圖，描述沿著一任意虛線P所繪示的一 細溝299。
詳細而言，硬罩幕層218b與219的側表面的蝕刻可透過等向性蝕刻進行。硬罩幕層218b與219的部份可使用例如磷酸移除。氮化物層218b的側表面部份，可透過對於磷酸的蝕刻選擇性差異而移除。然而，氧化物層219、第二場效絕緣層215以及鰭板F1至F13、F2至F23與F3至F33明顯較少蝕刻。結果，因為氮化物層218b的側壁被蝕刻，但氧化物層219的側壁的蝕刻明顯較少，氮化物層218b凹陷，藉此形成細溝299。
同時，因為使用等向性蝕刻，所以硬罩幕層218b朝向鰭板F1移除的量，與硬罩幕層218b朝向鰭板F2移除的量實質上彼此相等。亦即，朝向鰭板F1增加的凹陷距離r1與朝向鰭板F2增加的凹陷距離r2彼此相等。亦即，硬罩幕層218之間的距離W2，可能和W1+r1+r2相等，而r1與r2可能彼此相等。
參考圖42與圖43，形成一第一場效絕緣層111，該第一場效絕緣層111填滿凹溝T1與T2，並覆蓋鰭板F1至F13、F2至F23與F3至F33的暴露上表面。第一場效絕緣層111可以是一氧化物層。此外，第一場效絕緣層111與第二場效絕緣層115可能是以相同材料製成，但本發明的範疇不限於此。
第一場效絕緣層111可包含鰭板(如F1與F2)之間的一第一區域111a，以及硬罩幕層218之間的一第二區域111b(如氮化物層)。第二區域111b的寬度W2可能大於第一區域111a的寬度W1。
如同上述，進行等向性蝕刻的結果，朝向第一鰭板F1增加 的距離r1與朝向第二鰭板F2增加的距離r2彼此相等。因此，第一場效絕緣層111的第二區域111b與第一鰭板F1的重疊長度，可能和第二區域111b與第二鰭板F2的重疊長度彼此相等。
圖44是一電子系統的方塊流程圖，其中包含依據本發明部分實施例的一半導體元件。
參考圖44，電子系統1100可包含一控制器1110、一輸入/輸出裝置(I/O)1120、一記憶裝置1130、一界面1140與一匯流排1150。控制器1110、I/O 1120、記憶裝置1130與/或界面1140可透過匯流排1150彼此連接。匯流排1150對應至數據移動的路徑。
控制器1110可包含至少一微處理器、一數位信號處理器、一微控制器，以及與這些元件功能相似的邏輯元件。
I/O 1120可包含一鍵板、一鍵盤與一顯示元件等。記憶裝置1130可儲存數據與/或程式碼。界面1140可進行傳輸數據至通訊網路或從通訊網路接收數據的功能。界面1140可能是有線或無線界面。 例如，界面1140可包含一天線或一有線/無線收發器等。電子系統1100可還包含高速DRAM與/或SRAM，作為操作記憶裝置，改善控制器1110的操作。依據本發明實施例的鰭板類型場效電晶體(FETs)，可合併至記憶裝置1130、或I/O 1120或其他部份。
電子系統1100可適用於個人數位助理器(PDA)、可攜帶式電腦、平板電腦、無線電話、手機、數位音樂播放器、記憶裝置卡，或任何類型可在無線環境中傳輸與/或接收資訊的電子元件。
圖45與圖46是描述一示範半導體系統，其中能夠使用依據 本發明部分實施例的半導體元件。
圖45描述一案例，其中將依據本發明一實施例的一半導體元件應用於一平板電腦，而圖46描述一案例，其中將依據本發明一實施例的一半導體元件應用於一筆記型電腦。依據本發明部分實施例的至少一半導體元件能夠應用於一平板電腦、一筆記型電腦，與類似物。 依據本發明部分實施例的半導體元件，也可應用於未在此描述的其他IC元件。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
F1、F2‧‧‧鰭板
MG1‧‧‧第一金屬層
MG2‧‧‧第二金屬層
101‧‧‧基底
111‧‧‧第一場效絕緣層
111a‧‧‧第一區域
111b‧‧‧第二區域
145、245‧‧‧閘極絕緣層
147_1‧‧‧有源閘極
161a、162a‧‧‧源極/汲極
247_1‧‧‧第一虛擬閘極
251‧‧‧間隙壁

Claims (28)

  1. 一種形成半導體結構的方法，包括：在於一第一方向上延伸且上方具有一硬罩幕層的一矽鰭板上，形成一光刻罩幕；使用該光刻罩幕，形成一凹溝貫穿該硬罩幕層進入該矽鰭板中，該凹溝在一第二方向上延伸，將該矽鰭板分隔成第一與第二鰭板結構，在該第一方向上以末端對末端的方式延伸；以及相對於該第一與第二鰭板結構所界定出的該凹溝的一下方部分，加寬透過該硬罩幕層所形成的該凹溝的一部份。
  2. 如申請專利範圍第1項所述形成半導體結構的的方法，其中形成一光刻罩幕之前先進行：形成該矽鰭板；形成鄰近該矽鰭板的一下場效絕緣層；以及在該矽鰭板上與該下場效絕緣層上形成該硬罩幕層。
  3. 如申請專利範圍第2項所述形成半導體結構的的方法，其中該下場效絕緣層與該硬罩幕層包括具有不同於彼此的蝕刻選擇性的個別材料。
  4. 如申請專利範圍第2項所述形成半導體結構的的方法，其中：形成一凹溝貫穿該硬罩幕層包括蝕刻貫穿該硬罩幕層，以露出由該凹溝分隔的該第一與第二鰭板結構的末端；以及加寬該凹溝的一部分包括加寬該露出的末端上方的該凹溝的該部分以露出該第一與第二鰭板結構的末端角部。
  5. 如申請專利範圍第4項所述形成半導體結構的的方法，其中加寬該凹溝的一部份包括等向性蝕刻該凹溝內的該硬罩幕層。
  6. 如申請專利範圍第5項所述形成半導體結構的的方法，其中等向性蝕刻該凹溝內的該硬罩幕層包括使該硬罩幕層的側壁在相反方向上等量凹陷，以加寬該凹溝的該部分。
  7. 如申請專利範圍第4項所述形成半導體結構的的方法，還包括：沉積一上場效絕緣材料進入該凹溝，穿過該硬罩幕層，而覆蓋且共形於該第一與第二鰭板結構的末端角部。
  8. 如申請專利範圍第7項所述形成半導體結構的的方法，還包括：從該第一與第二鰭板結構移除該硬罩幕層，以暴露該下場效絕緣層的上表面；蝕刻該下場效絕緣層與該上場效絕緣材料的上表面而減少其個別厚度，因此該上場效絕緣材料仍共形於該第一與第二鰭板結構的該些末端角部；以及在該上場效絕緣材料的該上表面上形成一傳導層。
  9. 如申請專利範圍第8項所述形成半導體結構的的方法，其中蝕刻該些上表面包括蝕刻等量的該下場效絕緣層與該上場效絕緣材料，而使該上場效絕緣材料的該上表面仍覆蓋該第一與第二鰭板結構的最上表面。
  10. 如申請專利範圍第8項所述形成半導體結構的的方法，其中蝕刻該些上表面包括蝕刻該下場效絕緣層與該上場效絕緣材料，減少其個別厚度，而使該上場效絕緣材料的該上表面暴露出該第一與第二鰭 板結構的最上表面。
  11. 如申請專利範圍第7項所述形成半導體結構的的方法，還包括：在該第一與第二鰭板結構內分別形成第一與第二磊晶源極/汲極區域，其中該第一與第二磊晶源極/汲極區域的最上表面位在該場效絕緣材料的最上表面上方。
  12. 如申請專利範圍第7項所述形成半導體結構的的方法，還包括：在該第一與第二鰭板結構內分別形成第一與第二磊晶源極/汲極區域，其中該第一與第二磊晶源極/汲極區域的最上表面與該上場效絕緣材料的最上表面共平面。
  13. 如申請專利範圍第8項所述形成半導體結構的的方法，其中形成一傳導層包括形成一後製虛擬閘極(gate-last dummy gate)。
  14. 如申請專利範圍第1項所述形成半導體結構的的方法，其中形成一光刻罩幕之前先進行：形成一矽層；在該矽層上形成一硬罩幕材料；以及蝕刻該硬罩幕材料與該矽層，以形成上方具有該硬罩幕層的該矽鰭板。
  15. 如申請專利範圍第14項所述形成半導體結構的的方法，還包括：形成一凹溝貫穿該硬罩幕層包括蝕刻貫穿該硬罩幕層，以形成暴露出其中之該硬罩幕層的該凹溝，並暴露由該凹溝分隔的該第一與第二鰭板結構的末端； 加寬該凹溝的一部份包括透過該凹溝內的暴露出的該硬罩幕層來加寬該凹溝部份，以暴露該第一與第二鰭板結構的末端角部。
  16. 如申請專利範圍第14項所述形成半導體結構的的方法，還包括：在該凹溝內沉積一場效絕緣材料，共形於該第一與第二鰭板結構的該些末端角部。
  17. 如申請專利範圍第16項所述形成半導體結構的的方法，還包括：從該第一與第二鰭板結構移除該硬罩幕層，暴露該場效絕緣層的上表面；以及在該場效絕緣材料的該上表面上形成一傳導層。
  18. 如申請專利範圍第14項所述形成半導體結構的的方法，還包括：在該第一方向上形成鄰近該矽鰭板的一下場效絕緣層。
  19. 如申請專利範圍第15項所述的方法，其中加寬該凹溝的一部份包括等向性蝕刻該凹溝內的該硬罩幕層。
  20. 如申請專利範圍第19項所述形成半導體結構的的方法，其中等向性蝕刻該凹溝內的該硬罩幕層包括在相反方向上使該硬罩幕層側壁的等量凹陷，以加寬該凹溝的該部分。
  21. 如申請專利範圍第16項所述形成半導體結構的的方法，還包括：在該第一與第二鰭板結構內分別形成第一與第二磊晶源極/汲極 區域，其中該第一與第二磊晶源極/汲極區域的最上表面位在該場效絕緣材料的最上表面上方。
  22. 如申請專利範圍第16項所述形成半導體結構的的方法，還包括：在該第一與第二鰭板結構內分別形成第一與第二磊晶源極/汲極區域，其中該第一與第二磊晶源極/汲極區域的最上表面與該場效絕緣材料的最上表面共平面。
  23. 如申請專利範圍第17項所述形成半導體結構的的方法，其中形成一傳導層包括形成一後製虛擬閘極。
  24. 一種形成半導體結構的方法包括：形成一場效絕緣層，其包含從一凹溝凸出的一凸出部分，而共形於第一與第二分隔鰭板的末端角部，以形成重疊於該第一與第二分隔鰭板結構的該些末端角部的一包摺結構(tuck structure)。在該第一鰭板結構上形成一鰭板場效電晶體；以及形成一傳導層，從該凸出部分最上表面延伸，而穿過該第一與第二鰭板結構之間的該凸出部分。
  25. 如申請專利範圍第24項所述形成半導體結構的的方法，其中形成一傳導層包括形成一後製虛擬閘極。
  26. 一種半導體元件，包括：第一與第二鰭板結構，其彼此直接相鄰並被一凹溝分隔，其中該第一與第二鰭板結構分別包含第一與第二末端角部，形成該凹溝的開口； 一場效絕緣層，其包含從該凹溝凸出的一凸出部分，共形於該第一與第二鰭板結構的該些末端角部，形成重疊於該第一與第二鰭板結構的一包摺結構；一鰭板場效電晶體，位於該第一鰭板結構上；一傳導層從該凸出部分的最上表面延伸，以穿過該第一與第二鰭板結構之間的凸出部分；以及一源極/汲極區域，位於該第一鰭板結構內。
  27. 如申請專利範圍第26項所述的半導體元件，還包括：一傳導層側壁間隙壁，位於該傳導層上，包含從該包摺結構最外側邊緣凹陷的一最外側邊緣。
  28. 如申請專利範圍第26項所述的半導體元件，其中該源極/汲極區域包括一磊晶源極/汲極區域，其與該包摺結構的最外側邊緣接觸。
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