KR20100078761A - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20100078761A KR20100078761A KR1020080137112A KR20080137112A KR20100078761A KR 20100078761 A KR20100078761 A KR 20100078761A KR 1020080137112 A KR1020080137112 A KR 1020080137112A KR 20080137112 A KR20080137112 A KR 20080137112A KR 20100078761 A KR20100078761 A KR 20100078761A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- trench
- active region
- pattern
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000034 method Methods 0.000 title claims abstract description 35
- 150000004767 nitrides Chemical class 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 230000008569 process Effects 0.000 claims abstract description 24
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 5
- 244000208734 Pisonia aculeata Species 0.000 claims description 5
- 240000006162 Chenopodium quinoa Species 0.000 claims description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 230000005641 tunneling Effects 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자는, 액티브 영역을 정의하는 트렌치가 형성되며, 상기 액티브 영역의 모서리가 라운딩된 반도체 기판, 상기 라운딩된 모서리를 덮으며 상기 트렌치 내에 갭필된 소자분리막, 상기 반도체 기판의 액티브 영역에 형성된 터널산화막을 포함한다. 실시예에 따른 반도체 소자는 터널링 산화막의 두께가 균일하여 소자의 문턱전압이 일정하여 신뢰성이 향상되는 효과가 있다.
플라즈마, 풀백, 트렌치
Description
실시예는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 종래 이피롬(EPROM: Erasable Programmable Read Only Memory)과 이이피롬(EEPROM: Electrically Erasable PROM)의 장점을 동시에 구현하고자 하는데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리이지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 램(RAM: Random Access Memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜 차이 에 의해 채널 내에서 핫 일렉트론이 발생되면, 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽인 3.1 eV 이상의 에너지를 얻은 일부 일렉트론이 콘트롤 게이트에 걸리는 높은 전기장에 의해 플로팅 게이트로 이동하여 저장된다.
일반적인 플래쉬 메모리 소자는 STI(Shallow Trench Isolation) 패턴으로 반도체 기판 상에 정의된 활성 영역에 터널링 산화막, 플로팅 게이트(Floating Gate), 유전체막 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다.
도 1은 종래 반도체 소자의 일부를 보여주는 단면도이다.
도 1을 참조하면, 상기 STI 패턴(30)은 반도체 기판(10)의 활성 영역을 감싸도록 상기 반도체 기판(10)에 트렌치(11)가 형성되며, 상기 트렌치(11)에 산화막이 매립된 것이다. 그리고, 상기 활성 영역의 탑 코너 부위(X)는 각진 형태를 갖는데, 상기 활성 영역에 터널링 산화막(20)을 형성할 때 상기 STI 패턴(30) 인근으로 갈수록 두께가 얇아지는 씨닝(thinning) 현상이 발생된다.
이와 같이, 상기 플래쉬 메모리 소자의 터널링 산화막의 두께가 고르지 않고 씨닝 현상에 의해 터널링 산화막의 두께가 불균일하게 되면, 플래쉬 메모리 소자의 이레이즈(erase) 시 문턱전압 변동(Vt variation)이 발생되어 소자 특성이 저하되는 문제점이 있다.
실시예는 터널링 산화막의 두께를 균일하게 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
실시예는 90nm 노아형 플래쉬 메모리 소자에서, 소자 분리막과 터널 산화막 사이의 스트레스에 의한 씨닝 현상을 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 액티브 영역을 정의하는 트렌치가 형성되며, 상기 액티브 영역의 모서리가 라운딩된 반도체 기판, 상기 라운딩된 모서리를 덮으며 상기 트렌치 내에 갭필된 소자분리막, 상기 반도체 기판의 액티브 영역에 형성된 터널산화막을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 질화막 패턴을 형성하는 단계, 상기 질화막 패턴을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 질화막 패턴에 풀백 공정을 수행하여 상기 반도체 기판의 상면 일부를 노출시키는 단계, 플라즈마 공정을 수행하여 상기 노출된 반도체 기판의 일부를 식각하여 상기 트렌치에 의해 정의된 액티브 영역의 모서리를 라운딩지게 형성하는 단계를 포함한다.
실시예는 90nm이하급 노아형 플래쉬 메모리 소자에서, 소자 분리막과 터널 산화막 사이의 스트레스에 의한 씨닝 현상을 개선하여 소자의 특성을 개선하는 효과가 있다.
실시예에 따른 반도체 소자는 터널링 산화막의 두께가 균일하여 소자의 문턱전압이 일정하여 신뢰성이 향상되는 효과가 있다.
이하, 실시예에 따른 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
본 실시예는 90nm 이하의 노아형 플래쉬 메모리 소자에 적용될 수 있다.
도 1 내지 도 8은 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 패드 산화막(110a), 패드 질화막(120a)을 순차적으로 형성한다.
상기 패드 산화막(110a)은 CVD 공정 또는 열산화 공정에 의해 형성될 수 있으며 여기서는 열산화 공정이 더욱 바람직하며 1nm 내지 100nm의 두께로 형성된다.
상기 패드 질화막(120a)은 LPCVD(Low Pressure CVD)와 같은 CVD 공정을 통해 형성되며 10nm~1000nm 정도로 형성된다.
상기 패드 산화막(110a)은 상기 패드 질화막(120a)의 질소 성분이 상기 반도체 기판(100)으로 침투하는 것을 방지하는 버퍼층의 역할도 수행할 수 있다.
도시하지는 않았으나, 상기 반도체 기판(100) 상에 포토레지스트막을 도포하고 트렌치(130)가 형성될 영역을 노광 및 현상하여 포토레지스트 패턴을 형성한다.
상기 포토레지스트막 도포 전에 상기 패드 질화막 상에 반사방지막을 형성하여 포토레지스트막의 노광시 난반사를 방지할 수도 있다.
도 3에 도시된 바와 같이, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 패드 질화막(120a) 및 패드 산화막(110a)을 식각하여 패드 질화막 패턴(120), 패드 산화막 패턴(110)을 형성할 수 있다.
도 4에 도시된 바와 같이, 상기 포토레지스트 패턴을 제거한 후 상기 패드 질화막 패턴(120) 및 패드 산화막 패턴(110)을 식각마스크로 하여 상기 반도체 기판(100)을 반응성 이온식각(Reactive ion etching) 공정에 의하여 식각하여 상기 반도체 기판(100)에 소정의 깊이로 트렌치(130)를 형성한다.
상기 트렌치(130)에 의하여 액티브 영역이 정의된다. 상기 액티브 영역은 상기 트렌치(130)가 형성된 영역 이외의 반도체 기판(100) 상의 영역을 말하며, 추후 트랜지스터들 및 이온주입영역들이 형성되는 영역이다. 상기 트렌치(130)가 형성된 영역은 필드 영역이라고 할 수 있다.
도 5에 도시된 바와 같이, 상기 트렌치(130)가 형성된 상기 반도체 기 판(100)은 풀백(pull-back) 공정을 진행한다.
상기 풀백 공정은 패드 질화막 패턴(120)을 인산용액을 이용하여 원하는 두께만큼 등방성으로 깍아내는 공정이다. 따라서, 상기 풀백 공정에 의하여 상기 패드 질화막 패턴(120)은 상하 및 좌우 방향에서 일정 두께만큼 식각되게 된다.
이때, 상기 패드 질화막 패턴(120) 아래에 형성된 패드 산화막 패턴(110)도, 상기 패드 질화막 패턴(120)이 측면에서 일정 두께 제거된 만큼 제거할 수도 있다.
이로써, 상기 패드 질화막 패턴(120) 및 상기 패드 산화막 패턴(110)에 의하여 상기 반도체 기판(100)의 상면 일부가 노출된다(도 5의 "A" 부분 참고).
상기 노출된 반도체 기판(100)의 상면은 상기 트렌치(130)와 인접한 부분이다.
상기 풀백 공정은 120~200℃에서, 인산용액을 이용하여, 질화막의 타겟(식각하고자 하는 질화막 두께)은 300~400Å으로 한다.
따랏, 상기 트렌치(130)의 상부 모서리로부터 상기 패드 질화막 패턴(120)에 의하여 드러난 상기 반도체 기판(100)의 폭은 300~400Å일 수 있다.
이후, 도 6에 도시한 바와 같이, 상기 반도체 기판(100)을 플라즈마 처리할 수 있다.
상기 플라즈마 처리 공정에 의하여 상기 노출된 반도체 기판(100)의 일부가 식각되어 상기 트렌치의 상부 모서리(101)는 경사진 프로파일을 가진게 된다.
상기 플라즈마 처리 공정은 CF4와 O2 가스를 이용하여 100~1000W의 압력에서 20~80초 동안 진행할 수 있다.
이로써, 상기 반도체 기판(100)의 액티브영역의 모서리(101)는 라운딩되어 형성된다.
상기 플라즈마 처리 공정에 의하여 상기 트렌치(130) 바닥면도 라운딩될 수 있다.
이후, 도 7을 참조하면, 상기 패드 질화막 패턴(120) 및 패드 산화막 패턴(110)이 형성되며, 상기 패드 질화막 패턴(120)에 의해 노출된 액티브 영역의 모서리(101)가 라운딩된 반도체 기판(100) 전면에 트렌치 충진(trench filling) 물질을 증착하여 상기 트렌치(130) 내에 매립되며 상기 패드 질화막 패턴(120)을 덮는 소자분리막(140)이 형성된다.
여기서, 상기 소자분리막(140)은 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD)법에 의해 증착되는데, 상기 트렌치(130)를 매립하는 트렌치 충진 물질로는 O3-TEOS(tetraetylorthosilicate)를 사용할 수 있다.
상기 소자분리막(140)은 상기 트렌치(130)의 상부 모서리(101)가 경사지게 형성되고 풀백 공정에 의하여 패드 질화막 패턴(120)의 간격이 넓어져 트렌치 갭필 성능이 좋아 보이드(void) 등의 디펙트(defect)가 발생되지 않을 수 있다.
이후, 도 8을 참조하면, 상기 패드 질화막 패턴(120)을 식각정지막으로 사용하여 상기 소자분리막(140)을 화학기계적연마(CMP)하여 상기 패드 질화막 패턴(130)이 노출될때까지 연마하여 상기 트렌치(130) 내에 소자분리막(180)을 형성할 수 있다.
상기 소자분리막(140)은 상기 패드 질화막 패턴(120)에 의하여 노출된 액티 브 영역의 일부 상에도 형성될 수 있다.
즉, 상기 소자 분리막(140)은 트렌치(130) 내에서의 폭보다 트렌치(130) 상부의 소자 분리막(140)의 폭이 더 크다.
실시예에 따른 소자분리막(140)에 의하여 디봇(divot)이 형성되는 것을 방지할 수 있으며, 추후 터널 산화막(150) 씨닝(thinning) 현상도 방지할 수 있다.
이후, 도 9를 참조하면, 상기 패드 질화막 패턴(120) 및 패드 산화막 패턴(110)을 제거하고, 웰 임플란트, 어닐링을 진행한 다음, 열산화를 이용하여 터널 산화막(150)을 형성한다.
상기 터널 산화막(150) 상에 폴리실리콘을 증착하여 플로팅게이트막(160)을 형성할 수 있다.
이후, 상기 플로팅게이트막(160) 상에 유전막 및 컨트롤 게이트막을 형성할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도 1은 종래 반도체 소자의 일부를 보여주는 단면도이다.
도 2 내지 도 9는 실시예에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
Claims (10)
- 액티브 영역을 정의하는 트렌치가 형성되며, 상기 액티브 영역의 모서리가 라운딩된 반도체 기판;상기 라운딩된 모서리를 덮으며 상기 트렌치 내에 갭필된 소자분리막;상기 반도체 기판의 액티브 영역에 형성된 터널산화막을 포함하는 반도체 소자.
- 제 1항에 있어서,상기 트렌치의 상부 모서리로부터 상기 액티브 영역을 향해 300~400Å폭이 라운딩된 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 액티브 영역 상에 90nm 노아형 플래쉬 메모리 소자가 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 질화막 패턴을 형성하는 단계;상기 질화막 패턴을 식각마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 질화막 패턴에 풀백 공정을 수행하여 상기 반도체 기판의 상면 일부를 노출시키는 단계;플라즈마 공정을 수행하여 상기 노출된 반도체 기판의 일부를 식각하여 상기 트렌치에 의해 정의된 액티브 영역의 모서리를 라운딩지게 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 풀백 공정은 120~200℃에서, 인산용액을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 풀백 공정에서 상기 질화막 패턴은 300~400Å 두께가 등방성 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 플라즈마 공정은 상기 플라즈마 처리 공정은 CF4와 O2 가스를 이용하여 100~1000W의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 플라즈마 공정을 수행한 다음, 상기 반도체 기판 전면에 산화막을 형성하고 화학적기계적연마 공정을 수행하여 상기 트렌치 내에 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 소자분리막을 형성하는 단계 이후에,상기 질화막 패턴을 제거하여 액티브 영역을 드러내는 단계;상기 액티브 영역에 터널 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 4항에 있어서,상기 액티브 영역 상에 90nm 노아형 플래쉬 메모리 소자가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137112A KR20100078761A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137112A KR20100078761A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100078761A true KR20100078761A (ko) | 2010-07-08 |
Family
ID=42639948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137112A KR20100078761A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100078761A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281208B2 (en) | 2013-03-15 | 2016-03-08 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using hard mask layers |
-
2008
- 2008-12-30 KR KR1020080137112A patent/KR20100078761A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281208B2 (en) | 2013-03-15 | 2016-03-08 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using hard mask layers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100625142B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100556527B1 (ko) | 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법 | |
| US8110461B2 (en) | Flash memory device and manufacturing method of the same | |
| KR20080031076A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| TW200408071A (en) | Method of manufacturing a flash memory cell | |
| KR100426487B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR100397176B1 (ko) | 불휘발성 메모리 장치의 평탄화 방법 | |
| US6969653B2 (en) | Methods of manufacturing and-type flash memory devices | |
| KR100567624B1 (ko) | 반도체 장치의 제조 방법 | |
| KR20040055360A (ko) | 플래쉬 메모리의 제조방법 | |
| KR20100078761A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20030181007A1 (en) | Method for reducing random bit failures of flash memories | |
| US20060113610A1 (en) | Nonvolatile memory device and method for manufacturing the same | |
| KR100800902B1 (ko) | 플래시 메모리 소자 제조 방법 | |
| KR100602126B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| US11978772B2 (en) | Method of manufacturing semiconductor device | |
| KR100652383B1 (ko) | 반도체 장치의 제조 방법 | |
| US20060292796A1 (en) | Flash memory device and method for manufacturing the same | |
| KR100889923B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
| KR100976669B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100497195B1 (ko) | 플래쉬 메모리 및 그 제조방법 | |
| US20030181051A1 (en) | Method of fabricating a flash memory cell | |
| KR100623339B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100912961B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101057744B1 (ko) | 비휘발성 메모리 소자의 게이트 전극 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |