KR20080044455A - 반도체 소자 및 이를 형성하기 위한 방법 - Google Patents
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Abstract
기판으로부터 융기된 소스/드레인 영역을 포함하는 반도체 소자 및 이를 형성하는 방법에 있어서, 상기 반도체 소자는, 기판 내부로부터 연장되어 상기 기판 표면보다 돌출되며 액티브 영역을 한정하는 소자 분리 패턴들과, 상기 액티브 영역의 채널 영역 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극과, 상기 게이트 전극 양측벽에 구비된 스페이서들과, 상기 스페이서들과 상기 소자 분리 패턴들 사이에 배치되며 상기 액티브 영역의 표면보다 높은 상부 표면을 갖는 소스/드레인 영역들을 포함한다. 여기에서, 상기 소스/드레인 영역은 에피텍시얼 성장 공정을 수행함으로써 형성되는데, 기판으로부터 돌출된 소자 분리 패턴들에 의해 상기 소스/드레인 영역이 양측 방향으로 성장하는 것을 억제할 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 2는 도 1에 도시된 반도체 소자를 Ⅰ-Ⅰ′방향으로 절단한 단면도이다.
도 3은 도 1에 도시된 반도체 소자를 Ⅱ-Ⅱ′방향으로 절단한 단면도이다.
도 4 내지 도 11은 도 1 내지 도 3에 도시된 반도체 소자를 형성하는 방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 액티브 영역
112 : 소자 분리 패턴 118 : 게이트 절연막 패턴
120 : 게이트 전극 122 : 제2 마스크 패턴
124 : 스페이서
126 : 소스/드레인 영역의 제1 부위
128 : 소스/드레인 영역의 제2 부위
본 발명은 반도체 소자 및 이를 형성하기 위한 방법에 관한 것이다. 보다 상세하게는, 반도체 기판으로부터 융기된 소스/드레인 영역을 포함하는 반도체 소자 및 이를 형성하기 위한 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 게이트 유효 채널의 길이가 줄어들고 있다. 이에 따라, 트랜지스터의 펀치 쓰루(punch through) 및 단 채널 효과(short channel effect)등의 문제점들이 발생되고 있다.
이러한 문제점들을 해결하기 위하여 선택적 에피텍시얼 성장(selective epitaxial growth; SEG) 공정을 사용하여 소스/드레인의 높이를 반도체 기판의 표면보다 높은 융기된 소스/드레인(elevated source/drain)이 제안되었다.
상기 융기된 소스/드레인 영역을 포함하는 트랜지스터를 형성하는 방법을 간략하게 설명하면, 우선, 소자 분리 패턴을 형성하여 액티브 영역과 필드 영역을 구분하다. 상기 액티브 영역 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 게이트 전극을 형성한다. 상기 게이트 전극의 양측벽에 스페이서들을 형성하고, 상기 스페이서들에 의해 노출된 액티브 영역 표면 부위에 불순물을 주입하여 소스/드레인 영역의 제1 부위를 형성한다. 이어서, 상기 제1 부위에 융기된 소스/드레인 영역의 제2 부위를 형성한다.
이때, 상기 소스/드레인 영역의 제2 부위는 선택적 에피텍시얼 성장 공정을 사용하여 형성되는데, 상기 선택적 에피텍시얼 성장이 상향뿐만 아니라 양측 방향으로 성장하게 된다.
따라서, 제2 부위 사이의 거리가 좁아지거나 심한 경우, 인접한 제2 부위들끼리 접하는 경우가 발생된다. 이처럼 소스/드레인 영역들의 거리가 좁아지거나 접하는 경우, 액티브 영역간의 브릿지(bridge)가 발생할 수 있으며, 후속 공정에서 형성되는 콘택들 사이의 단락(short)이 발생될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 양측 방향으로 성장하는 것이 억제되며 융기된 소스/드레인 영역을 포함하는 반도체 소자를 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기와 같은 반도체 소자를 형성하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자는, 기판 내부로부터 연장되어 상기 기판 표면보다 돌출되며, 액티브 영역을 한정하는 소자 분리 패턴들과, 상기 액티브 영역의 채널 영역 상에 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극과, 상기 게이트 전극 양측벽에 구비된 스페이서들과, 상기 스페이서들과 상기 소자 분리 패턴들 사이에 배치되며 상기 액티브 영역의 표면보다 높은 상부 표면을 갖는 소스/드레인 영역들을 포함한다.
본 발명의 일 실시예에 따르면, 상기 기판 및 소스/드레인 영역은 단결정 실리콘 또는 단결정 실리콘 게르마늄을 포함할 수 있다. 각각의 소스/드레인 영역들은 상기 액티브 영역의 표면 부위에 형성된 제1 부위들과 상기 제1 부위들로부터 융기된 제2 부위들을 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 소자의 형성 방법에 있어서, 기판 내부로부터 연장되어 상기 기판 표면보다 돌출되며, 액티브 영역을 한정하는 소자 분리 패턴들을 형성한다. 상기 액티브 영역의 채널 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 전극을 형성한다. 상기 게이트 전극 양측벽에 스페이서들을 형성한다. 상기 스페이서들과 상기 소자 분리 패턴들 사이에, 상기 액티브 영역의 표면보다 높은 상부 표면을 갖는 소스/드레인 영역들을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 소자 분리 패턴은, 상기 기판 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 제거하여 트렌치를 형성하고, 상기 트렌치를 매립하도록 상기 마스크 패턴 상에 소자 분리막을 형성하고, 상기 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막의 상부를 제거하며, 상기 마스크 패턴을 제거함으로써 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판은 단결정 실리콘 또는 단결정 실리콘 게르마늄을 포함할 수 있다. 상기 소스/드레인 영역은 상기 스페이서들과 상기 소자 분리 패턴들 사이의 액티브 영역 표면 부위에 불순물을 주입하여 제1 부위들을 형성하고, 상기 제1 부위들에 선택적 에피텍시얼 성장 공정을 수행하여 융기된 제2 부위들을 형성함으로써 형성될 수 있다.
상기와 같은 본 발명에 따르면, 소자 분리 패턴들이 기판 내부로부터 상기 기판 표면으로부터 돌출되도록 형성됨으로써, 선택적 에피텍시얼 성장 공정으로 소 스/드레인 영역의 제2 부위를 형성하는 동안 상기 제2 부위가 양측 방향으로 성장되는 것을 방지할 수 있다. 따라서, 액티브 영역 사이의 브릿지 또는 후속 공정의 콘택 단락 등을 미연에 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드, 부위 또는 패턴들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드, 부위 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 막, 영역, 패드, 부위 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 소자 및 이를 형성하 기 위한 방법에 대해 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이고, 도 2는 도 1에 도시된 반도체 소자를 Ⅰ-Ⅰ′방향으로 절단한 단면도이고, 도 3은 도 1에 도시된 반도체 소자를 Ⅱ-Ⅱ′방향으로 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 소자는 반도체 기판(100)에 구비되며, 상기 반도체 소자는 소자 분리 패턴(110)들과, 게이트 절연막(114)과, 게이트 전극(120)들과, 스페이서(124)들과, 소스/드레인 영역들을 포함한다.
반도체 기판(100)은 단결정 실리콘(single crystal silicon) 또는 단결정 실리콘 게르마늄(single crystal silicon germanium)을 포함할 수 있다.
소자 분리 패턴(110)들은 상기 반도체 기판(100)의 내부로부터 연장되어 상기 반도체 기판(100) 표면보다 돌출되어 형성된다. 상기 소자 분리 패턴(110)들은 산화물을 포함하며, 예를 들면 실리콘 산화물을 포함할 수 있다.
상기 소자 분리 패턴(110)들로 인하여 액티브 영역(active area, 112)이 한정되며, 상기 소자 분리 패턴(110)들이 형성된 부위는 필드 영역(field area)이 된다.
게이트 절연막(114)은 액티브 영역(112)의 채널 영역 상에 배치된다. 이때, 상기 게이트 절연막(114)은 이후에 설명되는 게이트 전극(120)과 상기 반도체 기판(100) 사이에 구비되도록 상기 게이트 전극(120)이 연장되는 방향으로 연장될 수 있다.
상기 게이트 절연막(114)은 산화물을 포함할 수 있으며, 예컨대 실리콘 산화 물을 포함할 수 있다.
각각의 게이트 전극(120)은 상기 게이트 절연막(114) 상에 배치된다. 또한, 상기 게이트 전극(120)들은 반도체 기판(100) 상에 일 방향으로 연장되어 구비된다. 그리고, 상기 게이트 전극(120)은 다수 개가 서로 평행하기 구비될 수 있다.
상기 게이트 전극(120)은 도전물을 포함하며, 상기 도전물은 실리콘, 금속, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
한편, 상기 게이트 전극(120) 상부에 질화물을 포함하는 마스크 패턴(122)이 더 구비될 수 있다. 상기 마스크 패턴(122)은 상기 게이트 전극(120)을 형성할 시 식각 마스크로 사용될 수 있으며, 후속되는 공정에서 상기 게이트 전극(120)을 보호하는 기능을 수행할 수 있다.
스페이서(124)들은 상기 각각의 게이트 전극(120) 양측벽에 구비된다. 상기 스페이서(124)들은 질화물일 수 있으며, 예컨대, 실리콘 질화물일 수 있다.
상기 스페이서(124)들은 소스/드레인 영역들을 상기 게이트 전극(120)과 절연시키는 기능과 함께, 후속되는 공정에서 게이트 전극(120)을 보호하는 기능을 수행할 수 있다.
소스/드레인 영역은 상기 스페이서(124)들과 상기 소자 분리 패턴(110)들 사이 액티브 영역(112)에 형성된다. 상기 소스/드레인 영역은 상기 액티브 영역(112) 표면 부위에 형성된 제1 부위(126)들과, 상기 제1 부위(126)들로부터 융기된 제2 부위(128)들을 포함한다.
상기 소스/드레인 영역에는 불순물이 도핑되어 있는데, 상기 불순물로 3족 원소들 또는 5족 원소들을 사용할 수 있다.
한편, 상기 소스/드레인 영역의 제1 부위(126)는 LDD(lightly doped drain) 구조를 가질 수도 있다.
상기와 같이 상기 소스/드레인 영역이 반도체 기판(100) 표면보다 높은 상부면을 갖는다. 따라서, 인접한 소스/드레인 영역들이 접할 수 있는데, 이러한 문제를 소자 분리 패턴(110)들을 상기 반도체 기판(100) 표면으로부터 돌출되도록 구비함으로써 극복할 수 있다.
이하에서는, 상기 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다.
도 4 내지 도 11은 도 1 내지 도 3에 도시된 반도체 소자의 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 상에 패드 산화막(102) 및 마스크막(도시되지 않음)을 형성한다.
상기 반도체 기판(100)은 단결정 실리콘 또는 단결정 실리콘 게르마늄을 포함한다.
상기 패드 산화막(102)은 상기 반도체 기판(100) 및 마스크막 사이의 스트레스를 감소시키기 위한 막으로써 실리콘 산화물을 포함할 수 있다. 상기 패드 산화막(102)은 열 산화 또는 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 마스크막은 질화물을 포함하며, 예컨대, 실리콘 질화물을 포함할 수 있다. 상기 마스크막은 화학 기상 증착 공정에 의해 형성될 수 있다.
이어서, 상기 마스크막 상에 사진 공정을 수행하여 상기 마스크막을 부분적으로 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 마스크막을 식각하여 제1 마스크 패턴(104)을 형성한다. 상기 제1 마스크 패턴(104)은 상기 패드 산화막(102)을 부분적으로 노출시킨다.
상기 제1 마스크 패턴(104)을 형성한 후, 상기 포토레지스트 패턴은 에싱(ashing) 또는 스트립(strip) 공정에 의해 제거할 수 있다.
도 5를 참조하면, 상기 제1 마스크 패턴(104)을 식각 마스크로 사용하여 상기 패드 산화막(102) 및 반도체 기판(100)을 식각하여 패드 산화막 패턴(106) 및 트렌치(108)를 형성한다.
상기 식각 공정은 전면 이방성 식각 공정을 사용하며, 예로서는 플라즈마 건식 식각 공정을 들 수 있다.
상기 트렌치(108)를 형성한 후, 선택적으로, 상기 트렌치(108) 내부에 열 산화막(도시되지 않음) 및 절연막 라이너(도시되지 않음)를 형성할 수 있다. 상기 열 산화막은 이전의 플라즈마 건식 식각 공정 시 발생한 표면 손상을 치유하기 위해 상기 트렌치(108) 표면을 열 산화시켜 얇은 두께로 상기 트렌치(108) 내부에 형성된다.
이어서, 상기 열 산화막이 형성되어 있는 트렌치(108) 내면에 수백 Å의 절연막 라이너를 형성한다. 상기 절연막 라이너는 이후 공정에 의해 상기 트렌치(108) 내에 매립되는 소자 분리막용 산화막 내부의 스트레스를 감소시키고, 불순 물들이 소자 분리 패턴(110) 내로 침투하는 것을 방지하기 위해 형성된다.
도 6을 참조하면, 상기 트렌치(108)를 매립하도록 상기 제1 마스크 패턴(104) 상에 소자 분리막(도시되지 않음)을 형성한다.
상기 소자 분리막은 산화막을 포함할 수 있으며, 상기 산화물로는 갭 매립 특성이 우수한 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화물 등을 들 수 있다.
바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(108)의 내부의 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(108)를 매립한다.
필요한 경우, 상기 소자 분리막을 약 800 내지 1,050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 갭 매립 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
이어서, 상기 소자 분리막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 공정으로 제1 마스크 패턴(104)의 상부면이 노출되도록 연마하여 소자 분리 패턴(110)을 형성하다.
상기 소자 분리 패턴(110)에 의해 액티브 영역(112) 및 필드 영역이 구비된다. 보다 상세하게, 상기 소자 분리 패턴(110)이 형성된 부위는 필드 영역이고, 상 기 소자 분리 패턴(110)이 형성되지 않은 부위는 액티브 영역(112)이다.
도 7을 참조하면, 상기 제1 마스크 패턴(104) 및 패드 산화막을 순차적으로 제거하여 상기 액티브 영역(112)의 반도체 기판(100)을 노출시킨다.
이로써, 상기 소자 분리 패턴(110)이 형성된 필드 영역과 액티브 영역(112) 사이에 단차가 발생된다. 상기 단차는 이후 형성되는 소스/드레인 영역을 형성하는 동안 상기 소스/드레인 영역이 양측 방향으로 성장하는 것을 방지할 수 있다. 이에 대한 설명은 이후에 상세하게 하기로 한다.
도 8을 참조하면, 상기 소자 분리 패턴(110)이 형성된 반도체 기판(100) 상에 게이트 절연막(114)을 형성한다.
상기 게이트 절연막(114)은 산화물을 포함하며, 예컨대 실리콘 산화물을 포함할 있다. 상기 게이트 절연막(114)은 열 산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정에 의해 얇게 형성될 수 있다.
이어서, 상기 게이트 절연막(114) 상에 게이트 전극용 도전막(116)을 형성한다.
상기 도전막(116)은 실리콘(silicon), 금속(metal) 및 금속 실리사이드(metal silicide)로부터 이루어진 군으로부터 선택된 하나 또는 이들의 조합을 포함할 수 있다.
도 9를 참조하면, 상기 도전막(116) 상에 상기 도전막(116)을 부분적으로 노출시키는 제2 마스크 패턴(122)을 형성한다.
상기 제2 마스크 패턴(122)은 질화물을 포함할 수 있으며, 예컨대 실리콘 질 화물을 포함할 수 있다. 또한, 상기 제2 마스크 패턴(122)은 화학 기상 증착 공정에 의해 형성될 수 있다.
상기 제2 마스크 패턴(122)을 식각 마스크로 사용하여 상기 도전막(116) 및 게이트 절연막(114)을 순차적으로 식각한다. 상기 식각 공정으로 상기 반도체 기판(100) 상에는 게이트 절연막 패턴(118) 및 게이트 전극(120)이 형성된다.
이때, 상기 제2 마스크 패턴(122)은 상기 식각 공정에서 식각 마스크로 사용될 수도 있으며, 후속 공정에서 상기 게이트 전극(120)을 보호하는 기능을 수행할 수 있다.
도 10을 참조하면, 상기 게이트 절연막 패턴(118), 게이트 전극(120) 및 제2 마스크 패턴(122) 측벽에 스페이서(124)들을 형성한다.
보다 상세하게 설명하면, 상기 게이트 절연막 패턴(118), 게이트 전극(120) 및 제2 마스크 패턴(122)이 형성된 반도체 기판(100) 상에 스페이서용 박막(도시되지 않음)을 형성한다. 상기 박막은 상기 게이트 전극(120)의 측면과, 제2 마스크 패턴(122) 상부면 및 측면과, 반도체 기판(100)의 상부면을 따라 연속적으로 형성된다. 이때, 상기 박막은 질화물을 포함하며, 예컨대 실리콘 질화물을 포함할 수 있다.
상기 박막을 전면 이방성 식각 공정을 수행한다. 특히, 상기 제2 마스크 패턴(122) 상부면 및 반도체 기판(100) 상에 형성된 박막이 완전하게 제거될 때까지 상기 전면 이방성 식각 공정을 수행한다. 이때, 상기 제2 마스크 패턴(122) 및 게이트 전극(120) 측벽에 형성된 박막은 거의 식각되지 않아 상기 게이트 전극(120) 및 제2 마스크 패턴(122)의 측벽에 스페이서(124)들이 형성될 수 있다.
상기 스페이서(124)들은 이후 소스/드레인 영역과 상기 게이트 전극(120)을 절연시키기는 기능을 수행한다. 또한, 후속되는 공정에서 상기 제2 마스크 패턴(122)과 함께 상기 게이트 전극(120)을 보호하는 기능을 수행할 수 있다.
도 11을 참조하면, 상기 스페이서(124)들과 상기 소자 분리 패턴(110)들 사이의 액티브 영역(112)으로 불순물을 주입하여 소스/드레인 영역의 제1 부위(126)를 형성한다.
상기 불순물로는 3족 원소 또는 5족 원소들을 사용할 수 있다. 예를 들어, 상기 3족 원소를 포함하는 하부 소스/드레인 영역을 형성하는 경우, 이후 형성되는 트랜지스터는 PMOS 트랜지스터이다. 한편, 5족 원소를 포함하는 하부 소스/드레인 영역을 형성하는 경우, 이후 형성되는 트랜지스터는 NMOS 트랜지스터이다.
그리고, 상기 불순물을 주입하는 방법으로는 크게, 이온 주입 공정 및 확산 공정이 있다. 우선, 이온 주입 공정은, 도핑하고자 하는 불순물을 이온화시킨 후 가속시킴으로써 높은 운동 에너지의 불순물을 웨이퍼 표면에 강제 주입하는 공정 기술이다. 한편, 확산 공정은, 반도체 기판(100) 표면에 열 에너지를 이용하여 불순물 원자를 반도체 기판(100) 표면 내부로 주입시키는 공정 기술이다.
또한, 상세하게 도시되어 있지는 않지만, 상기 소스/드레인 영역의 제1 부위(126)는 LDD(lightly doped drain) 구조를 가질 수 있다.
다시 도 3을 참조하면, 상기 소스/드레인 영역의 제1 부위(126)를 선택적 에피텍시얼 성장 공정을 수행하여 소스/드레인 영역의 제2 부위(128)를 형성한다.
보다 상세하게 설명하면, 전술한 바와 같이 상기 반도체 기판(100)은 단결정 실리콘 또는 단결정 실리콘 게르마늄을 포함한다. 따라서, 상기 반도체 기판(100)을 시드(seed)로 선택적 에피텍시얼 성장 공정을 수행하여 상기 제1 부위(126) 상에 반도체 기판(100)보다 융기된 소스/드레인 영역의 제2 부위(128)를 형성할 수 있다. 이때, 상기 제2 부위(128)는 상기 제1 부위(126)와 동일한 불순물을 포함하고 있다.
여기에서, 상기 선택적 에피텍시얼 성장 공정을 수행하는 동안 상기 제2 부위(128)는 소자 분리 패턴(110)에 의해 양측 방향으로 성장되는 것이 억제된다. 따라서, 상기 제2 부위(128)는 상향으로만 성장한다.
이로써, 상기 액티브 영역(112) 사이의 브릿지 현상을 미연에 억제할 수 있으며, 이후 형성되는 콘택들 사이의 단락 현상도 미연에 억제시킬 수 있다.
도시되어 있지는 않지만, 상기 소스/드레인 영역의 제2 부위(128)에 상기 소스/드레인 영역의 제1 부위(126)에 포함된 불순물과 동일한 불순물을 더 도핑할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 소자 분리 패턴들이 반도체 기판으로부터 돌출되도록 형성됨으로서, 이후 선택적 에피텍시얼 성장 공정으로 융기된 소스/드레인 영역의 제2 부위를 형성하는 동안 상기 제2 부위가 양측 방향으로 성장되는 것을 미연에 방지할 수 있다.
따라서, 액티브 영역 사이의 브릿지 현상과 후속으로 형성되는 콘택들 사이 의 단락 현상을 미연에 억제할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 기판 내부로부터 연장되어 상기 기판 표면보다 돌출되며, 액티브 영역을 한정하는 소자 분리 패턴들;상기 액티브 영역의 채널 영역 상에 배치된 게이트 절연막;상기 게이트 절연막 상에 배치된 게이트 전극(gate electrode);상기 게이트 전극 양측벽에 구비된 스페이서들(spacers); 및상기 스페이서들과 상기 소자 분리 패턴들 사이에 배치되며 상기 액티브 영역의 표면보다 높은 상부 표면을 갖는 소스/드레인 영역들(source/drain regions)을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 기판 및 소스/드레인 영역은 단결정 실리콘(single crystal silicon) 또는 단결정 실리콘 게르마늄(single crystal silicon germanium)을 포함하는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 각각의 소스/드레인 영역들은 상기 액티브 영역의 표면 부위에 형성된 제1 부위들과 상기 제1 부위들로부터 융기된 제2 부위들을 포함하는 것을 특징으로 하는 반도체 소자.
- 기판 내부로부터 연장되어 상기 기판 표면보다 돌출되며, 액티브 영역을 한 정하는 소자 분리 패턴들을 형성하는 단계;상기 액티브 영역의 채널 영역 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 양측벽에 스페이서들을 형성하는 단계; 및상기 스페이서들과 상기 소자 분리 패턴들 사이에, 상기 액티브 영역의 표면보다 높은 상부 표면을 갖는 소스/드레인 영역들을 형성하는 단계를 포함하는 반도체 소자의 형성 방법.
- 제4항에 있어서, 상기 소자 분리 패턴들을 형성하는 단계는,상기 기판 상에 마스크 패턴(mask pattern)을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 제거하여 트렌치(trench)를 형성하는 단계;상기 트렌치를 매립하도록 상기 마스크 패턴 상에 소자 분리막을 형성하는 단계;상기 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막의 상부를 제거하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제4항에 있어서, 상기 기판은 단결정 실리콘 또는 단결정 실리콘 게르마늄을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제6항에 있어서, 상기 소스/드레인 영역을 형성하는 단계는,상기 스페이서들과 상기 소자 분리 패턴들 사이의 액티브 영역 표면 부위에 불순물을 주입하여 제1 부위들을 형성하는 단계; 및상기 제1 부위들에 선택적 에피텍시얼 성장(selective epitaxial growth; SEG) 공정을 수행하여 융기된 제2 부위들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281208B2 (en) | 2013-03-15 | 2016-03-08 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices using hard mask layers |
-
2006
- 2006-11-16 KR KR1020060113344A patent/KR20080044455A/ko not_active Application Discontinuation
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