CN110880455A - 半导体结构的形成方法 - Google Patents
半导体结构的形成方法 Download PDFInfo
- Publication number
- CN110880455A CN110880455A CN201811038105.0A CN201811038105A CN110880455A CN 110880455 A CN110880455 A CN 110880455A CN 201811038105 A CN201811038105 A CN 201811038105A CN 110880455 A CN110880455 A CN 110880455A
- Authority
- CN
- China
- Prior art keywords
- semiconductor structure
- oxide layer
- substrate
- ozone
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000003647 oxidation Effects 0.000 claims abstract description 25
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims abstract description 16
- 239000002253 acid Substances 0.000 claims abstract description 14
- 230000007797 corrosion Effects 0.000 claims abstract description 7
- 238000005260 corrosion Methods 0.000 claims abstract description 7
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 claims description 44
- 239000000243 solution Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 14
- 238000005507 spraying Methods 0.000 claims description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 239000011259 mixed solution Substances 0.000 claims description 5
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 5
- 239000008367 deionised water Substances 0.000 claims description 4
- 229910021641 deionized water Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 54
- 229910052710 silicon Inorganic materials 0.000 abstract description 53
- 239000010703 silicon Substances 0.000 abstract description 53
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 25
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 150000004767 nitrides Chemical class 0.000 description 21
- 238000010586 diagram Methods 0.000 description 16
- -1 spacer nitride Chemical class 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000004969 ion scattering spectroscopy Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000007723 transport mechanism Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及半导体制造技术领域,提出一种半导体结构的形成方法,该方法可以去除半导体结构在生产制造过程中因为先前工艺制程或其他原因造成的硅表面的损伤层,该方法包括:对衬底表面的损伤部分进行完全氧化处理形成氧化层;对氧化硅层进行酸腐蚀处理去除氧化层。该方法将衬底表面的损伤部分转化成氧化层,再通过酸腐蚀处理去除氧化层,以得到半导体结构含有无损伤的衬底表面,为后续工艺提供良好的基础,进而优化了半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构的形成方法。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory,DRAM)技术的发展过程中线宽越来越小,使得连接部分的工艺变得越来越重要。半导体器件在生产制造过程中因为先前工艺制程或其他原因造成连接部分的硅表面产生损伤层,硅损伤层使连接部分的连接电阻过大,影响器件访问速度或者其他电气性能。
因此,有必要研究一种新的半导体结构的形成方法能够去除硅损伤层。
发明内容
本发明的目的在于克服上述现有技术的无法去除硅损伤层的不足,提供一种能够去除硅损伤层的半导体结构的形成方法。
本发明的额外方面和优点将部分地在下面的描述中阐述,并且部分地将从描述中变得显然,或者可以通过本发明的实践而习得。
根据本公开的一个方面,提供一种半导体结构的形成方法,包括:
提供衬底,所述衬底上形成有若干突起结构,相邻所述突起结构之间具有开口,所述开口暴露所述衬底的表面,所述开口的侧壁形成有侧墙;
对所述侧墙之间的所述衬底的表面进行完全氧化处理,形成氧化层;
对所述氧化层进行酸腐蚀处理以去除所述氧化层。
在本公开的一种示例性实施例中,所述完全氧化处理采用臭氧氧化处理。
在本公开的一种示例性实施例中,所述臭氧氧化处理的臭氧溶液为臭氧与去离子水形成的混合液,所述臭氧溶液中臭氧的浓度大于等于3%且小于等于40%。
在本公开的一种示例性实施例中,所述臭氧溶液通过喷嘴喷于所述衬底的表面,且所述喷嘴的喷速大于等于150毫升每分钟且小于等于2500毫升每分钟。
在本公开的一种示例性实施例中,所述臭氧氧化处理的温度大于等于10摄氏度且小于等于60摄氏度。
在本公开的一种示例性实施例中,还包括:在对所述衬底的表面进行氧化处理的过程中,使所述半导体结构转动。
在本公开的一种示例性实施例中,所述半导体结构的转速大于等于300转每分钟(rpm)且小于等于1800转每分钟(rpm)。
在本公开的一种示例性实施例中,对所述氧化层进行酸腐蚀处理的腐蚀液为稀释的氢氟酸溶液。
在本公开的一种示例性实施例中,所述突起结构包含晶体管中的栅极。
在本公开的一种示例性实施例中,还包括:在所述酸腐蚀处理后的衬底表面上形成接触孔。
由上述技术方案可知,本发明具备以下优点和积极效果中的至少之一:
本发明的半导体结构的形成方法,先对硅损伤层进行氧化处理将硅损伤层转化成氧化硅层,再对氧化硅层进行酸腐蚀处理去除氧化硅层。需要特别说明的是,使用酸腐蚀处理氧化层而非使用干法刻蚀去除氧化层,是因为干法刻蚀会再次对氧化层下的硅衬底表面造成二次损伤,从而无法根除衬底表面的损伤。
附图说明
通过参照附图详细描述其示例实施方式,本发明的上述和其它特征及优点将变得更加明显。
图1是动态随机存取存储器的连接部分的立体结构示意图;
图2是动态随机存取存储器中在字线和位线的洞两边形成间隔氮化物后的结构示意图;
图3是图2中I所指部分的局部放大示意图;
图4是在图2的基础上将间隔氮化物刻蚀后的结构示意图;
图5是图4中H所指部分的局部放大示意图;
图6是图5的微观结构示意图;
图7是在图5的基础上去除自然氧化膜后的结构示意图;
图8是图7中K所指部分的微观结构示意图;
图9是在图7的基础上进行多晶硅沉积后的结构示意图;
图10是对氮化物层进行干蚀刻会对硅层产生损伤的原理示意图;
图11是对氮化物层进行干蚀刻会对硅层产生的微沟槽的局部放大示意图;
图12是动态随机存取存储器的原理结构示意图。
图13是本发明半导体结构的形成方法一示例实施方式的流程示意框图;
图14是臭氧氧化硅层的原理示意图;
图15是通过中等能量离子散射光谱检测的通过热处理生成的氧化硅层在硅层界面的差异性与通过臭氧生成的氧化硅层在硅层界面的差异性的比较示意图;
图16是测试金属-氧化物半导体场效应晶体管的电流与电压特性示意图;
图17是动态随机存取存储器中在字线和位线的洞两边形成间隔氮化物后的结构示意图;
图18是图17中M所指部分的局部放大示意图;
图19是在图17的基础上将间隔氮化物刻蚀后的结构示意图;
图20是图19中N所指部分的微观结构示意图;
图21是在图19的基础上形成硅氧化层后的结构示意图;
图22是图21中L所指部分的微观结构示意图;
图23是在图21的基础上去除硅氧化层后的结构示意图;
图24是图23中P所指部分的微观结构示意图;
图25是在图23的基础上进行多晶硅沉积后的结构示意图;
图26是图25中Q所指部分的微观结构示意图;
图27是半导体结构的制备装置的结构示意图;
图28是半导体结构的制备系统的结构示意图。
图中主要元件附图标记说明如下:
1、字线;2、位线;3、电容;4、硅层;5、间隔氮化物;6、硅损伤层;7、自然氧化膜;8、栅极;9、多晶硅;10、等离子体;11、微沟槽;12、氧化硅层;
13、蓄水池;14、臭氧发生器;15、混合器;
16、处理室;161、旋转夹头;162、喷淋机构;
17、半导体结构的制备装置;18、传输机构;19、载入口;
20、连接部分;
21、突起结构;22、开口;23、源极;24、漏极;25、氮化物层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本发明将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。
本发明首先提供了一种半导体结构的形成方法,该半导体结构的形成方法可以去除半导体结构上的硅损伤层,参照图13所示的本发明半导体结构的形成方法的流程示意框图,该半导体结构的形成方法可以包括以下步骤:
步骤S10,提供衬底,所述衬底上形成有若干突起结构,相邻所述突起结构之间具有开口,所述开口暴露所述衬底的表面,所述开口的侧壁形成有侧墙。
步骤S20,对所述侧墙之间的所述衬底的表面进行完全氧化处理,形成氧化层。
步骤S30,对所述氧化层进行酸腐蚀处理以去除所述氧化层。
下面对该半导体结构的形成方法进行详细说明。
步骤S10,提供衬底,所述衬底上形成有若干突起结构,相邻所述突起结构之间具有开口,所述开口暴露所述衬底的表面,所述开口的侧壁形成有侧墙。
以动态随机存取存储器为例进行说明,参照图1~图9所示的连接部分各个制程的结构示意图;衬底为硅衬底,即硅层4。在硅层4上形成字线1(Word Line,WL),字线1即晶体管中的栅极8,在字线1上覆盖氮化物层25以构成突起结构21,相邻突起结构21之间具有开口22,刻蚀氮化物层25以暴露位于开口22底部的硅层4的表面,同时保留氮化物层25在开口22的侧壁部分以形成侧墙(side wall),侧墙为间隔氮化物5(Spacer Nitride),至此定义出位于开口22内后续制作连接部分的位置。
参照图10以及图11所示的对氮化物层进行干蚀刻会对硅层产生损伤的原理示意图,等离子体10轰击氮化物层25去除字线1顶部的氮化物以及开口22底部的氮化物,以保留开口22侧壁部分的氮化物作为间隔氮化物5,同时部分等离子体10会进入开口22底部的氮化物被去除后暴露出来的硅层4部分,对该部分进行轰击使硅层损伤,在部分区域可能形成微沟槽11。氮化物干法蚀刻(Nitride Dry Etch)的过程中会对开口22底部的硅层产生1nm至2nm左右的硅损伤层6,并且在下一个制程之前硅损伤层6的表面也会产生1nm左右的自然氧化膜7。目前的制程只考虑了去除自然氧化膜7和制程过程中产生的不需要的微尘颗粒(particle),而没有很好的方法去除自然氧化膜7下方的硅损伤层6。无论是硅损伤层6还是自然氧化膜7都会影响DRAM的性能。如果继续使用一般的氧化硅干法蚀刻(Oxide DryEtch)的方式去除自然氧化膜7和硅损伤层6,更深层的硅层4同样会被损伤。参照图12所示的动态随机存取存储器的原理结构示意图。在中间位置形成有栅极8,在栅极8的两侧分别形成有源极23和漏极24,从图中可以得到连接部分20的性能对整个动态随机存取存储器的性能影响很大,连接部分存在自然氧化膜7和硅损伤层6的情况下使连接部分的连接电阻过大,影响半导体器件的访问速度或其他电气性能。
步骤S20,对所述侧墙之间的所述衬底的表面进行完全氧化处理,形成氧化层。
在本示例实施方式中,在上述对氮化物层25的刻蚀去除开口22底部的氮化物暴露硅层4之后,采用臭氧对暴露的硅层进行完全氧化处理,将硅损伤层6完全氧化为氧化硅层。具体为采用臭氧溶液进行臭氧氧化处理,臭氧氧化处理的温度大于等于10℃且小于等于60℃。臭氧溶液为臭氧与去离子水形成的混合液。其中,臭氧溶液的臭氧的溶度大于等于3%且小于等于40%,即该溶液中臭氧的含量大于等于3%且小于等于40%。臭氧溶液通过喷嘴喷于硅损伤层,喷嘴的喷速大于等于150ml/min且小于等于2500ml/min。在对所述硅损伤层进行氧化处理的过程中,可以使半导体结构转动,目的是使臭氧溶液喷涂均匀。半导体结构的转速大于等于300rpm且小于等于1800rpm。另外,臭氧溶液的溶度、喷嘴的喷速以及半导体结构的转速均可以根据实际产品的需要和具体的工艺步骤进行适当的调整。
臭氧氧化处理能够在较低的温度下快速氧化。参照图14所示的臭氧氧化硅层12的原理示意图,在硅层4表面臭氧分解生成氧气和氧离子,氧气不会进入氧化硅层12,只有氧离子进入氧化硅层12,在氧化硅层12氧离子扩散,在氧化硅层12与硅层的界面氧离子掺入硅层4对硅层4进行氧化,氧化过程不影响硅层4与氧化硅层12表面的原子排列,更少的硅原子移位,减少界面过渡层。
参照图15所示的通过中等能量离子散射光谱检测的通过热处理生成的氧化硅层12在硅层界面的差异性与通过臭氧生成的氧化硅层12在硅层界面的差异性的比较示意图,从图中可以得到通过热处理生成的氧化硅层12在硅层界面有差异,通过臭氧生成的氧化硅层12在硅层界面几乎没有差异。
参照图16所示的测试金属-氧化物半导体场效应晶体管的电流与电压特性示意图,从图中可以得到存在硅损伤层6的半导体结构的开关速度会降低,因此,在动态随机存取存储器中也会存在此类问题。去除硅损伤层6后将不会出现此类问题,使开关速度及其他电气性能提高。
当然,本领域技术人员可以理解的是,还可以采用一般氧气对硅损伤层进行氧化。
步骤S30,对所述氧化层进行酸腐蚀处理以去除所述氧化层。
在本示例实施方式中,在连接部分的制程中,对氮化物层25进行干法蚀刻之后会利用稀释氢氟酸(Diluted HF,DHF)溶液酸腐蚀去除暴露出来的硅层4表面因暴露在空气中而产生的自然氧化膜7(native oxide)以及上述氧化步骤后经臭氧完全氧化后形成的氧化层12,然后于开口内沉积多晶硅9,后续再制作位线(Bit Line,BL)的接触孔(contacthole)和电容(capacitor)的接触孔以作为连接部分。DHF溶液是包含HF、H2O的混合溶液,其中,HF与H2O的比例为1比90~110。另外,进行酸腐蚀处理的腐蚀液也可以是其他配比的氢氟酸混合溶液或者缓冲氧化物刻蚀液(Buffered Oxide Etch,BOE)。
参照图17~图26所示的半导体结构的形成的各个过程的结构示意图。如图17和图18所示,在字线1上形成氮化物层25,在本实施例中,氮化物为氮化硅,也可以为氮氧化硅或者其他氮化物材料;如图19和图20所示,去除氮化物层25位于开口22底部的部分后暴露的硅层4表面形成硅损伤层6和自然氧化层7;如图21和图22所示,对硅损伤层6进行氧化后形成氧化硅层12,氧化硅层12和自然氧化层7混合为一体;如图23和图24所示,去除氧化硅层12和自然氧化层7后,露出硅层4;如图25和图26所示,在硅层4上进行多晶硅9沉积。
参照图27所示的半导体结构的制备装置的结构示意图,该半导体结构的制备装置可以包括蓄水池13、臭氧发生器14、混合器15以及处理室16,在处理室16内设置有旋转夹头161和喷淋机构162。蓄水池13和臭氧发生器14连接至混合器15,去离子水和臭氧在混合器15内混合形成臭氧溶液。旋转夹头161上夹持半导体结构,旋转夹头161能够转动,从而带动半导体结构转动。喷淋机构162设置在旋转夹头161的正上方,臭氧溶液通过喷淋机构161喷淋在半导体结构上。臭氧发生器14可以采用屏障排放臭氧发生器、臭氧喷射发生器、紫外光臭氧发生器等等。
参照图28所示的半导体结构的制备系统的结构示意图,该半导体结构的制备系统可以包括多个半导体结构的制备装置17,多个半导体结构的制备装置17依次排列为两列,在中间设置有传输机构18,前端设置有多个载入口19。需要加工的半导体结构通过载入口19进入,然后通过传输机构18转移至各个半导体结构的制备装置17。
进一步的,本发明还提供了一种半导体结构,该半导体结构按照上述所述的半导体结构的形成方法制备,在该半导体结构中没有硅损伤层6,因此,该半导体结构具有较快的开关速度以及访问速度,较低漏电流和较高击穿电压的等特性。
上述所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中,如有可能,各实施例中所讨论的特征是可互换的。在上面的描述中,提供许多具体细节从而给出对本发明的实施方式的充分理解。然而,本领域技术人员将意识到,可以实践本发明的技术方案而没有所述特定细节中的一个或更多,或者可以采用其它的方法、组件、材料等。在其它情况下,不详细示出或描述公知结构、材料或者操作以避免模糊本发明的各方面。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
本说明书中,用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等;用语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。
应可理解的是,本发明不将其应用限制到本说明书提出的部件的详细结构和布置方式。本发明能够具有其他实施方式,并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本发明的范围内。应可理解的是,本说明书公开和限定的本发明延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本发明的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本发明的最佳方式,并且将使本领域技术人员能够利用本发明。
Claims (10)
1.一种半导体结构的形成方法,其特征在于,包括:
提供衬底,所述衬底上形成有若干突起结构,相邻所述突起结构之间具有开口,所述开口暴露所述衬底的表面,所述开口的侧壁形成有侧墙;
对所述侧墙之间的所述衬底的表面进行完全氧化处理,形成氧化层;
对所述氧化层进行酸腐蚀处理以去除所述氧化层。
2.根据权利要求1所述的半导体结构的形成方法,其特征在于,所述完全氧化处理采用臭氧氧化处理。
3.根据权利要求2所述的半导体结构的形成方法,其特征在于,所述臭氧氧化处理的臭氧溶液为臭氧与去离子水形成的混合液,所述臭氧溶液中臭氧的浓度大于等于3%且小于等于40%。
4.根据权利要求3所述的半导体结构的形成方法,其特征在于,所述臭氧溶液通过喷嘴喷于所述衬底的表面,且所述喷嘴的喷速大于等于150毫升每分钟且小于等于2500毫升每分钟。
5.根据权利要求2所述的半导体结构的形成方法,其特征在于,所述臭氧氧化处理的温度大于等于10摄氏度且小于等于60摄氏度。
6.根据权利要求1所述的半导体结构的形成方法,其特征在于,还包括:在对所述衬底的表面进行氧化处理的过程中,使所述半导体结构转动。
7.根据权利要求6所述的半导体结构的形成方法,其特征在于,所述半导体结构的转速大于等于300转每分钟且小于等于1800转每分钟。
8.根据权利要求1所述的半导体结构的形成方法,其特征在于,对所述氧化层进行酸腐蚀处理的腐蚀液为稀释的氢氟酸溶液。
9.根据权利要求1所述的半导体结构的形成方法,其特征在于,所述突起结构包含晶体管中的栅极。
10.根据权利要求1所述的半导体结构的形成方法,其特征在于,还包括:在所述酸腐蚀处理后的衬底表面上形成接触孔。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811038105.0A CN110880455A (zh) | 2018-09-06 | 2018-09-06 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201811038105.0A CN110880455A (zh) | 2018-09-06 | 2018-09-06 | 半导体结构的形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN110880455A true CN110880455A (zh) | 2020-03-13 |
Family
ID=69727153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201811038105.0A Pending CN110880455A (zh) | 2018-09-06 | 2018-09-06 | 半导体结构的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110880455A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113889404A (zh) * | 2020-07-02 | 2022-01-04 | 长鑫存储技术有限公司 | 半导体结构的处理方法及形成方法 |
CN118401004A (zh) * | 2024-06-14 | 2024-07-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
CN105097457A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN105206530A (zh) * | 2014-06-27 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
-
2018
- 2018-09-06 CN CN201811038105.0A patent/CN110880455A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446766A (zh) * | 2010-10-12 | 2012-05-09 | 中芯国际集成电路制造(北京)有限公司 | Mosfet形成方法 |
CN105097457A (zh) * | 2014-05-04 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN105206530A (zh) * | 2014-06-27 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113889404A (zh) * | 2020-07-02 | 2022-01-04 | 长鑫存储技术有限公司 | 半导体结构的处理方法及形成方法 |
CN118401004A (zh) * | 2024-06-14 | 2024-07-26 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
CN118401004B (zh) * | 2024-06-14 | 2024-08-30 | 合肥晶合集成电路股份有限公司 | 半导体器件的制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7402499B2 (en) | Semiconductor device and method of manufacturing the same | |
US7439183B2 (en) | Method of manufacturing a semiconductor device, and a semiconductor substrate | |
KR100985284B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20050186803A1 (en) | Method of manufacturing semiconductor device | |
KR20040005314A (ko) | 반도체 장치의 콘택홀 형성방법 | |
CN110880455A (zh) | 半导体结构的形成方法 | |
KR100342641B1 (ko) | 반도체 장치의 제조 방법 | |
JP2011523227A (ja) | 2重ハードマスク層を使用したcmosイメージセンサの製造方法 | |
US6720233B2 (en) | Process for producing trench insulation in a substrate | |
CN102709307A (zh) | 一种集成阻变存储器器件的隧穿晶体管结构及其制造方法 | |
US7262141B2 (en) | Methods for cleaning a semiconductor substrate having a recess channel region | |
US7235445B2 (en) | Methods of forming device with recessed gate electrodes | |
US7132368B2 (en) | Method for repairing plasma damage after spacer formation for integrated circuit devices | |
KR20110126301A (ko) | 소자 분리막 형성 방법, 소자 분리막을 갖는 반도체 장치 및 그 제조 방법 | |
US20070004188A1 (en) | Method for fabricating semiconductor device | |
TW201926431A (zh) | 半導體裝置的製作方法 | |
KR20120098295A (ko) | 반도체장치 제조방법 | |
KR100513051B1 (ko) | 반도체 소자의 게이트 전극 형성 방법_ | |
KR100456579B1 (ko) | 마스크 롬 장치 및 그 제조 방법 | |
JP2008135765A (ja) | 半導体装置 | |
JP2009170729A (ja) | 半導体装置の製造方法 | |
KR20050067485A (ko) | 삼중 게이트스페이서를 구비한 반도체소자의 제조 방법 | |
JP2008124523A (ja) | 半導体装置 | |
KR100382549B1 (ko) | 반도체 소자의 제조방법 | |
KR100688061B1 (ko) | 반도체 소자의 플러그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200313 |