JP3492860B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP3492860B2 JP3492860B2 JP20943596A JP20943596A JP3492860B2 JP 3492860 B2 JP3492860 B2 JP 3492860B2 JP 20943596 A JP20943596 A JP 20943596A JP 20943596 A JP20943596 A JP 20943596A JP 3492860 B2 JP3492860 B2 JP 3492860B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置の製造方法に関する。
記憶装置の製造方法に関する。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭに代表される不揮発
性半導体記憶装置の需要は、衰えることなく、益々高ま
りを見せている。このようなＥＥＰＲＯＭを、さらに発
展させていくには、高密度、高信頼性、高性能の要求を
満たすことである。この要求を満たすため、ＥＥＰＲＯ
Ｍは複雑化している。特に製造プロセスの複雑化は、歩
留りの低下を助長し、製造コストを押し上げる要因とな
っている。
性半導体記憶装置の需要は、衰えることなく、益々高ま
りを見せている。このようなＥＥＰＲＯＭを、さらに発
展させていくには、高密度、高信頼性、高性能の要求を
満たすことである。この要求を満たすため、ＥＥＰＲＯ
Ｍは複雑化している。特に製造プロセスの複雑化は、歩
留りの低下を助長し、製造コストを押し上げる要因とな
っている。
【０００３】また、ＥＥＰＲＯＭのメモリトランジスタ
が微細化されていくにつれて、ソース／ドレイン領域と
基板との接合部付近に、衝突電離によって発生したホー
ルの影響が顕著になってきた。
が微細化されていくにつれて、ソース／ドレイン領域と
基板との接合部付近に、衝突電離によって発生したホー
ルの影響が顕著になってきた。
【０００４】第１に、衝突電離によって発生したホール
が基板に流れ、基板抵抗による電圧降下によって、ソー
ス〜基板〜ドレインからなる寄生バイポーラが導通し、
ソース〜ドレイン間が降伏する可能性が高くなる。これ
は、一般にスナップバック現象と呼ばれる現象である。
が基板に流れ、基板抵抗による電圧降下によって、ソー
ス〜基板〜ドレインからなる寄生バイポーラが導通し、
ソース〜ドレイン間が降伏する可能性が高くなる。これ
は、一般にスナップバック現象と呼ばれる現象である。
【０００５】第２に、衝突電離によって発生したホール
が基板に流れ、基板の電位が上昇し、基板〜ソース間が
順バイアスとなる。このため、ソースの電位が上昇し、
ソース〜ドレイン間の電位差が小さくなる。これは、デ
ータを書き込み難くする。
が基板に流れ、基板の電位が上昇し、基板〜ソース間が
順バイアスとなる。このため、ソースの電位が上昇し、
ソース〜ドレイン間の電位差が小さくなる。これは、デ
ータを書き込み難くする。
【０００６】
【発明が解決しようとする課題】この発明は、上記の事
情に鑑み為されたもので、その目的は、特にスナップバ
ック現象を抑制でき、メモリトランジスタの微細化を図
ることが可能な不揮発性半導体記憶装置を、製造工程数
を増加させずに形成可能な不揮発性半導体記憶装置の製
造方法を提供することにある。
情に鑑み為されたもので、その目的は、特にスナップバ
ック現象を抑制でき、メモリトランジスタの微細化を図
ることが可能な不揮発性半導体記憶装置を、製造工程数
を増加させずに形成可能な不揮発性半導体記憶装置の製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明では、第１導電型の半導体基板
内に、第２導電型の第１のウェルを形成する工程と、前
記第１のウェル内に第１導電型の第２のウェルを形成す
ると同時に、前記半導体基板内に、この半導体基板より
も不純物濃度が高いメモリトランジスタ形成領域を形成
する工程と、前記メモリトランジスタ形成領域に第２導
電型のチャネルを持つ不揮発性メモリトランジスタを、
前記第１のウェルに第１導電型のチャネルを持つトラン
ジスタを、前記第２のウェルに第２導電型のチャネルを
持つトランジスタをそれぞれ形成する工程とを具備する
ことを特徴とする。
に、請求項１に係る発明では、第１導電型の半導体基板
内に、第２導電型の第１のウェルを形成する工程と、前
記第１のウェル内に第１導電型の第２のウェルを形成す
ると同時に、前記半導体基板内に、この半導体基板より
も不純物濃度が高いメモリトランジスタ形成領域を形成
する工程と、前記メモリトランジスタ形成領域に第２導
電型のチャネルを持つ不揮発性メモリトランジスタを、
前記第１のウェルに第１導電型のチャネルを持つトラン
ジスタを、前記第２のウェルに第２導電型のチャネルを
持つトランジスタをそれぞれ形成する工程とを具備する
ことを特徴とする。
【０００８】請求項１に係る発明では、半導体基板内
に、この半導体基板よりも不純物濃度が高いメモリトラ
ンジスタ形成領域を持つので、半導体基板の、メモリト
ランジスタが形成される部分の抵抗を下げることができ
る。このため、スナップバック現象を抑制することがで
きる。
に、この半導体基板よりも不純物濃度が高いメモリトラ
ンジスタ形成領域を持つので、半導体基板の、メモリト
ランジスタが形成される部分の抵抗を下げることができ
る。このため、スナップバック現象を抑制することがで
きる。
【０００９】さらに、上記メモリトランジスタ形成領域
は、第２のウェルとほぼ同程度の深さを有するので、半
導体基板の、メモリトランジスタが形成される部分の抵
抗を、基板表面から、より深い領域に及んで低くなる。
半導体基板の抵抗を、より深い領域に及んで低くなるこ
とで、上記スナップバック現象を抑制する効果は、より
高まる。したがって、スナップバック現象を、より充分
に抑制でき、メモリトランジスタの微細化を図ることが
可能な不揮発性半導体記憶装置を得ることができる。
は、第２のウェルとほぼ同程度の深さを有するので、半
導体基板の、メモリトランジスタが形成される部分の抵
抗を、基板表面から、より深い領域に及んで低くなる。
半導体基板の抵抗を、より深い領域に及んで低くなるこ
とで、上記スナップバック現象を抑制する効果は、より
高まる。したがって、スナップバック現象を、より充分
に抑制でき、メモリトランジスタの微細化を図ることが
可能な不揮発性半導体記憶装置を得ることができる。
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】 さらに、請求項１に係る発明であると、
半導体基板よりも不純物濃度が高いメモリトランジスタ
形成領域を、第２のウェルと同時に形成する。したがっ
て、スナップバック現象を抑制でき、メモリトランジス
タの微細化を図ることが可能な不揮発性半導体記憶装置
を、製造工程数を増加させずに形成できる。
半導体基板よりも不純物濃度が高いメモリトランジスタ
形成領域を、第２のウェルと同時に形成する。したがっ
て、スナップバック現象を抑制でき、メモリトランジス
タの微細化を図ることが可能な不揮発性半導体記憶装置
を、製造工程数を増加させずに形成できる。
【００１８】 上記目的を達成するために、請求項２に
係る発明では、第１導電型の半導体基板内に第２導電型
の不純物をイオン注入し、注入された不純物を、前記半
導体基板内に拡散させて第２導電型の第１のウェルを形
成する工程と、前記半導体基板内および前記第１のウェ
ル内に、第１導電型の不純物を同時にイオン注入し、注
入された不純物を、前記半導体基板内および前記第１の
ウェル内に同時に拡散させて、第１導電型の第２のウェ
ルおよび前記半導体基板よりも不純物濃度が高いメモリ
トランジスタ形成領域を同時に形成する工程と、前記メ
モリトランジスタ形成領域に第２導電型のチャネルを持
つ不揮発性メモリトランジスタを、前記第１のウェルに
第１導電型のチャネルを持つトランジスタを、前記第２
のウェルに第２導電型のチャネルを持つトランジスタを
それぞれ形成する工程とを具備することを特徴とする。
係る発明では、第１導電型の半導体基板内に第２導電型
の不純物をイオン注入し、注入された不純物を、前記半
導体基板内に拡散させて第２導電型の第１のウェルを形
成する工程と、前記半導体基板内および前記第１のウェ
ル内に、第１導電型の不純物を同時にイオン注入し、注
入された不純物を、前記半導体基板内および前記第１の
ウェル内に同時に拡散させて、第１導電型の第２のウェ
ルおよび前記半導体基板よりも不純物濃度が高いメモリ
トランジスタ形成領域を同時に形成する工程と、前記メ
モリトランジスタ形成領域に第２導電型のチャネルを持
つ不揮発性メモリトランジスタを、前記第１のウェルに
第１導電型のチャネルを持つトランジスタを、前記第２
のウェルに第２導電型のチャネルを持つトランジスタを
それぞれ形成する工程とを具備することを特徴とする。
【００１９】 請求項２に係る発明であると、半導体基
板よりも不純物濃度が高いメモリトランジスタ形成領域
を、第２のウェルと同時に形成する。このため、スナッ
プバック現象を抑制でき、メモリトランジスタの微細化
を図ることが可能な不揮発性半導体記憶装置を、製造工
程数を増加させずに形成できる。
板よりも不純物濃度が高いメモリトランジスタ形成領域
を、第２のウェルと同時に形成する。このため、スナッ
プバック現象を抑制でき、メモリトランジスタの微細化
を図ることが可能な不揮発性半導体記憶装置を、製造工
程数を増加させずに形成できる。
【００２０】しかも、上記メモリトランジスタ形成領域
は、半導体基板内および第１のウェル内に、第１導電型
の不純物を同時にイオン注入し、注入された不純物を、
半導体基板内および第１のウェル内に同時に拡散させる
ことで形成される。このため、メモリトランジスタ形成
領域の深さを、第２のウェルとほぼ同程度とすることが
できる。したがって、スナップバック現象を、より充分
に抑制でき、メモリトランジスタの微細化を図ることが
可能な不揮発性半導体記憶装置を、製造工程数を増加さ
せずに形成できる。
は、半導体基板内および第１のウェル内に、第１導電型
の不純物を同時にイオン注入し、注入された不純物を、
半導体基板内および第１のウェル内に同時に拡散させる
ことで形成される。このため、メモリトランジスタ形成
領域の深さを、第２のウェルとほぼ同程度とすることが
できる。したがって、スナップバック現象を、より充分
に抑制でき、メモリトランジスタの微細化を図ることが
可能な不揮発性半導体記憶装置を、製造工程数を増加さ
せずに形成できる。
【００２１】
【発明の実施の形態】以下、この発明を、一実施の形態
により説明する。図１乃至図７はそれぞれ、この発明の
一実施の形態に係るＥＥＰＲＯＭを、主要な工程毎に示
した断面図である。
により説明する。図１乃至図７はそれぞれ、この発明の
一実施の形態に係るＥＥＰＲＯＭを、主要な工程毎に示
した断面図である。
【００２２】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の、Ｎ型ウェルの形成が予定される領域上に
応じた窓１０１を有するホトレジスト膜１０２を、基板
１上に形成する。次いで、ホトレジスト膜１０２をマス
クに用いて、Ｎ型不純物であるリン１０３を、加速電圧
１６０ＫｅＶ、ドーズ量２×１０13ｃｍ-2の条件で基板
１内にイオン注入する。
コン基板１の、Ｎ型ウェルの形成が予定される領域上に
応じた窓１０１を有するホトレジスト膜１０２を、基板
１上に形成する。次いで、ホトレジスト膜１０２をマス
クに用いて、Ｎ型不純物であるリン１０３を、加速電圧
１６０ＫｅＶ、ドーズ量２×１０13ｃｍ-2の条件で基板
１内にイオン注入する。
【００２３】次に、図１（ｂ）に示すように、ホトレジ
スト膜１０２を除去した後、基板１を、温度１１９０℃
で１８０分間熱処理することにより、注入されたリン１
０３を基板１内に拡散させ、基板１内に、Ｎ型ウェル２
を形成する。
スト膜１０２を除去した後、基板１を、温度１１９０℃
で１８０分間熱処理することにより、注入されたリン１
０３を基板１内に拡散させ、基板１内に、Ｎ型ウェル２
を形成する。
【００２４】次に、図２（ａ）に示すように、基板１
の、メモリトランジスタの形成が予定される領域上に応
じた窓１０４と、Ｎ型ウェル２の、Ｐ型ウェルの形成が
予定される領域上に応じた窓１０５とを有するホトレジ
スト膜１０６を、基板１上に形成する。次いで、ホトレ
ジスト膜１０６をマスクに用いて、Ｐ型不純物であるボ
ロン１０７を、加速電圧１００ＫｅＶ、ドーズ量３×１
０13ｃｍ-2の条件でイオン注入する。
の、メモリトランジスタの形成が予定される領域上に応
じた窓１０４と、Ｎ型ウェル２の、Ｐ型ウェルの形成が
予定される領域上に応じた窓１０５とを有するホトレジ
スト膜１０６を、基板１上に形成する。次いで、ホトレ
ジスト膜１０６をマスクに用いて、Ｐ型不純物であるボ
ロン１０７を、加速電圧１００ＫｅＶ、ドーズ量３×１
０13ｃｍ-2の条件でイオン注入する。
【００２５】次に、図２（ｂ）に示すように、ホトレジ
スト膜１０６を除去した後、基板１を、温度１１９０℃
で１６０分間熱処理することにより、注入されたボロン
１０７を基板１内およびＮ型ウェル２内にそれぞれ拡散
させ、基板１内に、基板１よりも不純物濃度が高いＰ+
型メモリトランジスタ形成領域３と、Ｎ型ウェル２内
に、基板１から分離されたＰ型ウェル４とをそれぞれ同
時に形成する。
スト膜１０６を除去した後、基板１を、温度１１９０℃
で１６０分間熱処理することにより、注入されたボロン
１０７を基板１内およびＮ型ウェル２内にそれぞれ拡散
させ、基板１内に、基板１よりも不純物濃度が高いＰ+
型メモリトランジスタ形成領域３と、Ｎ型ウェル２内
に、基板１から分離されたＰ型ウェル４とをそれぞれ同
時に形成する。
【００２６】次に、図３（ａ）に示すように、基板１上
に、窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積し、窒化膜を形
成する。次いで、窒化膜をパターニングし、Ｐ+ 型メモ
リトランジスタ形成領域３の、メモリトランジスタ用素
子領域上に対応した窒化膜パターン１０８、Ｎ型ウェル
２の、Ｐチャネル型トランジスタ用素子領域上に対応し
た窒化膜パターン１０９、Ｐ型ウェル４の、Ｎチャネル
型トランジスタ用素子領域上に対応した窒化膜パターン
１１０を形成する。
に、窒化シリコン（Ｓｉ3 Ｎ4 ）を堆積し、窒化膜を形
成する。次いで、窒化膜をパターニングし、Ｐ+ 型メモ
リトランジスタ形成領域３の、メモリトランジスタ用素
子領域上に対応した窒化膜パターン１０８、Ｎ型ウェル
２の、Ｐチャネル型トランジスタ用素子領域上に対応し
た窒化膜パターン１０９、Ｐ型ウェル４の、Ｎチャネル
型トランジスタ用素子領域上に対応した窒化膜パターン
１１０を形成する。
【００２７】次に、図３（ｂ）に示すように、Ｎ型ウェ
ル２のＮ型表面上に応じた窓１１１を有するホトレジス
ト膜１１２を、基板１上に形成する。次いで、ホトレジ
スト膜１１２および窒化膜パターン１０９をマスクに用
いて、Ｎ型不純物であるリンまたはヒ素１１３を、Ｎ型
ウェル２内にイオン注入する。
ル２のＮ型表面上に応じた窓１１１を有するホトレジス
ト膜１１２を、基板１上に形成する。次いで、ホトレジ
スト膜１１２および窒化膜パターン１０９をマスクに用
いて、Ｎ型不純物であるリンまたはヒ素１１３を、Ｎ型
ウェル２内にイオン注入する。
【００２８】次に、図４（ａ）に示すように、ホトレジ
スト膜１１２を除去した後、Ｐ型基板１のＰ型表面上お
よびＰ型ウェル４のＰ型表面上に応じた窓１１４を有す
るホトレジスト膜１１５を、基板１上に形成する。次い
で、ホトレジスト膜１１５および窒化膜パターン１１０
をマスクに用いて、Ｐ型不純物であるボロン１１６を、
Ｐ+ 型メモリトランジスタ形成領域３を除いたＰ型基板
１内およびＰ型ウェル４内にイオン注入する。
スト膜１１２を除去した後、Ｐ型基板１のＰ型表面上お
よびＰ型ウェル４のＰ型表面上に応じた窓１１４を有す
るホトレジスト膜１１５を、基板１上に形成する。次い
で、ホトレジスト膜１１５および窒化膜パターン１１０
をマスクに用いて、Ｐ型不純物であるボロン１１６を、
Ｐ+ 型メモリトランジスタ形成領域３を除いたＰ型基板
１内およびＰ型ウェル４内にイオン注入する。
【００２９】次に、図４（ｂ）に示すように、ホトレジ
スト膜１１５を除去した後、窒化膜パターン１０８、１
０９、１１０をそれぞれマスクに用いて、基板１の表面
を熱酸化し、約６００ｎｍの厚みを持つ素子分離用のフ
ィールド酸化膜（ＳｉＯ2 ）５を形成する。この時、リ
ンまたはヒ素１１３、およびボロン１１６は活性化さ
れ、フィールド酸化膜５の下に、それぞれＮ+ 型チャネ
ルストッパ６、Ｐ+ 型チャネルストッパ７が形成され
る。
スト膜１１５を除去した後、窒化膜パターン１０８、１
０９、１１０をそれぞれマスクに用いて、基板１の表面
を熱酸化し、約６００ｎｍの厚みを持つ素子分離用のフ
ィールド酸化膜（ＳｉＯ2 ）５を形成する。この時、リ
ンまたはヒ素１１３、およびボロン１１６は活性化さ
れ、フィールド酸化膜５の下に、それぞれＮ+ 型チャネ
ルストッパ６、Ｐ+ 型チャネルストッパ７が形成され
る。
【００３０】次に、図５（ａ）に示すように、窒化膜パ
ターン１０８、１０９、１１０を除去する。これによ
り、Ｐ+ 型メモリトランジスタ形成領域３にＮチャネル
型メモリトランジスタ用素子領域１１７、Ｎ型ウェル２
にＰチャネル型トランジスタ用素子領域１１８、Ｐ型ウ
ェル４にＮチャネル型トランジスタ用素子領域１１９が
それぞれ得られる。次に、素子領域１１７、１１８、１
１９の表面を熱酸化し、犠牲酸化膜（ＳｉＯ2 ）１２０
を形成する。
ターン１０８、１０９、１１０を除去する。これによ
り、Ｐ+ 型メモリトランジスタ形成領域３にＮチャネル
型メモリトランジスタ用素子領域１１７、Ｎ型ウェル２
にＰチャネル型トランジスタ用素子領域１１８、Ｐ型ウ
ェル４にＮチャネル型トランジスタ用素子領域１１９が
それぞれ得られる。次に、素子領域１１７、１１８、１
１９の表面を熱酸化し、犠牲酸化膜（ＳｉＯ2 ）１２０
を形成する。
【００３１】次に、図５（ｂ）に示すように、犠牲酸化
膜１２０を素子領域１１７のみ除去し、シリコン表面を
露出させる。次いで、素子領域１１７の表面を再度、熱
酸化し、約１００ｎｍの厚みを有するゲート酸化膜８を
形成する。次いで、基板１上に、ＬＰＣＶＤ法を用い
て、シリコンを堆積し、約１００ｎｍの厚みを有するポ
リシリコン膜１２１を形成する。次いで、基板１を、リ
ンを含むガス雰囲気中、温度８００℃で２０分間熱処理
することにより、ポリシリコン膜１２１にリンをドープ
する。
膜１２０を素子領域１１７のみ除去し、シリコン表面を
露出させる。次いで、素子領域１１７の表面を再度、熱
酸化し、約１００ｎｍの厚みを有するゲート酸化膜８を
形成する。次いで、基板１上に、ＬＰＣＶＤ法を用い
て、シリコンを堆積し、約１００ｎｍの厚みを有するポ
リシリコン膜１２１を形成する。次いで、基板１を、リ
ンを含むガス雰囲気中、温度８００℃で２０分間熱処理
することにより、ポリシリコン膜１２１にリンをドープ
する。
【００３２】次に、図６（ａ）に示すように、ポリシリ
コン膜１２１をパターニングし、メモリトランジスタ用
素子領域１１７上に残置され、紙面に垂直な方向に延び
るストライプ状のポリシリコン膜パターン１２２を形成
する。
コン膜１２１をパターニングし、メモリトランジスタ用
素子領域１１７上に残置され、紙面に垂直な方向に延び
るストライプ状のポリシリコン膜パターン１２２を形成
する。
【００３３】次に、図６（ｂ）に示すように、ポリシリ
コン膜パターン１２２を熱酸化し、約６ｎｍの厚みを有
する熱酸化膜（ＳｉＯ2 ）を形成する。続いて、ＬＰＣ
ＶＤ法を用いて、窒化シリコン（Ｓｉ3 Ｎ4 ）および二
酸化シリコン（ＳｉＯ2 ）をそれぞれ約６ｎｍずつ堆積
し、熱酸化膜／ＣＶＤシリコン窒化膜／ＣＶＤシリコン
酸化膜の３層構造から成るＯＮＯ絶縁膜１２３を形成す
る。
コン膜パターン１２２を熱酸化し、約６ｎｍの厚みを有
する熱酸化膜（ＳｉＯ2 ）を形成する。続いて、ＬＰＣ
ＶＤ法を用いて、窒化シリコン（Ｓｉ3 Ｎ4 ）および二
酸化シリコン（ＳｉＯ2 ）をそれぞれ約６ｎｍずつ堆積
し、熱酸化膜／ＣＶＤシリコン窒化膜／ＣＶＤシリコン
酸化膜の３層構造から成るＯＮＯ絶縁膜１２３を形成す
る。
【００３４】次に、図７（ａ）に示すように、Ｐ+ 型メ
モリトランジスタ形成領域３上を被覆する図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜をマスク
に用いて、ＯＮＯ絶縁膜１２３および犠牲酸化膜１２０
を除去する。次いで、図示せぬホトレジスト膜を除去し
た後、素子領域１１８および素子領域１１９それぞれ
に、形成されるトランジスタのしきい値を、設計しきい
値に合わせ込むためのチャネルイオン注入を行う。これ
により、Ｎ型ウェル２とは不純物濃度が異なるチャネル
領域２０１、およびＰ型ウェル４とは不純物濃度が異な
るチャネル領域２０２がそれぞれ得られる。次いで、素
子領域１１８、１１９表面を熱酸化し、約２００ｎｍの
厚みを有するゲート酸化膜９を形成する。次いで、基板
１上に、ＬＰＣＶＤ法を用いて、シリコンを堆積し、約
２００ｎｍの厚みを有するポリシリコン膜１２４を形成
する。次いで、基板１を、リンを含むガス雰囲気中、温
度９００℃で１５分間熱処理することにより、ポリシリ
コン膜１２４にリンをドープする。
モリトランジスタ形成領域３上を被覆する図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜をマスク
に用いて、ＯＮＯ絶縁膜１２３および犠牲酸化膜１２０
を除去する。次いで、図示せぬホトレジスト膜を除去し
た後、素子領域１１８および素子領域１１９それぞれ
に、形成されるトランジスタのしきい値を、設計しきい
値に合わせ込むためのチャネルイオン注入を行う。これ
により、Ｎ型ウェル２とは不純物濃度が異なるチャネル
領域２０１、およびＰ型ウェル４とは不純物濃度が異な
るチャネル領域２０２がそれぞれ得られる。次いで、素
子領域１１８、１１９表面を熱酸化し、約２００ｎｍの
厚みを有するゲート酸化膜９を形成する。次いで、基板
１上に、ＬＰＣＶＤ法を用いて、シリコンを堆積し、約
２００ｎｍの厚みを有するポリシリコン膜１２４を形成
する。次いで、基板１を、リンを含むガス雰囲気中、温
度９００℃で１５分間熱処理することにより、ポリシリ
コン膜１２４にリンをドープする。
【００３５】次に、図７（ｂ）に示すように、ポリシリ
コン膜１２４、ＯＮＯ絶縁膜１２３、およびポリシリコ
ン膜パターン１２２をパターニングし、メモリトランジ
スタの浮遊ゲート１０、制御ゲート１２、浮遊ゲート１
０と制御ゲート１２とを絶縁するＯＮＯ絶縁膜１１を形
成し、さらにＰチャネル型トランジスタのゲート１３、
Ｎチャネル型トランジスタのゲート１４を形成する。次
いで、Ｐチャネル型ＭＯＳＦＥＴ上を覆う図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜およびフ
ィールド酸化膜５をマスクに用いて、リンまたはヒ素を
素子領域１１７、１１９にイオン注入し、メモリトラン
ジスタのＮ型ソース／ドレイン領域（図示せず）、およ
びＮチャネル型トランジスタのＮ型ソース／ドレイン領
域１５を形成する。次いで、メモリセルトランジスタ上
およびＮチャネル型ＭＯＳＦＥＴ上を覆う図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜およびフ
ィールド酸化膜５をマスクに用いて、ボロンを素子領域
１１８にイオン注入し、Ｐチャネル型トランジスタのＰ
型ソース／ドレイン領域１６を形成する。
コン膜１２４、ＯＮＯ絶縁膜１２３、およびポリシリコ
ン膜パターン１２２をパターニングし、メモリトランジ
スタの浮遊ゲート１０、制御ゲート１２、浮遊ゲート１
０と制御ゲート１２とを絶縁するＯＮＯ絶縁膜１１を形
成し、さらにＰチャネル型トランジスタのゲート１３、
Ｎチャネル型トランジスタのゲート１４を形成する。次
いで、Ｐチャネル型ＭＯＳＦＥＴ上を覆う図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜およびフ
ィールド酸化膜５をマスクに用いて、リンまたはヒ素を
素子領域１１７、１１９にイオン注入し、メモリトラン
ジスタのＮ型ソース／ドレイン領域（図示せず）、およ
びＮチャネル型トランジスタのＮ型ソース／ドレイン領
域１５を形成する。次いで、メモリセルトランジスタ上
およびＮチャネル型ＭＯＳＦＥＴ上を覆う図示せぬホト
レジスト膜を形成し、図示せぬホトレジスト膜およびフ
ィールド酸化膜５をマスクに用いて、ボロンを素子領域
１１８にイオン注入し、Ｐチャネル型トランジスタのＰ
型ソース／ドレイン領域１６を形成する。
【００３６】この後、特に図示しないが、層間絶縁膜の
形成、コンタクト孔の形成、配線の形成、パッシベーシ
ョン膜の形成を行うことにより、ＥＥＰＲＯＭが完成す
る。上記一実施の形態に係るＥＥＰＲＯＭでは、Ｎ型ウ
ェル２内に、基板１から分離されたＰ型ウェル４を有
し、Ｐ型ウェル４に形成されたＮチャネル型トランジス
タを有している。このため、例えばデータ書き込み時、
あるいは消去時などに、正の電位と負の電位との両極性
の電位を使うことができる構造となっている。さらにメ
モリセルトランジスタは、基板１よりも不純物濃度が高
いＰ+ 型メモリトランジスタ形成領域３に形成するよう
にしている。これにより、スナップバック現象を抑制し
つつ、メモリトランジスタの微細化が可能になる。Ｐ+
型メモリトランジスタ形成領域３の抵抗が下がるためで
ある。
形成、コンタクト孔の形成、配線の形成、パッシベーシ
ョン膜の形成を行うことにより、ＥＥＰＲＯＭが完成す
る。上記一実施の形態に係るＥＥＰＲＯＭでは、Ｎ型ウ
ェル２内に、基板１から分離されたＰ型ウェル４を有
し、Ｐ型ウェル４に形成されたＮチャネル型トランジス
タを有している。このため、例えばデータ書き込み時、
あるいは消去時などに、正の電位と負の電位との両極性
の電位を使うことができる構造となっている。さらにメ
モリセルトランジスタは、基板１よりも不純物濃度が高
いＰ+ 型メモリトランジスタ形成領域３に形成するよう
にしている。これにより、スナップバック現象を抑制し
つつ、メモリトランジスタの微細化が可能になる。Ｐ+
型メモリトランジスタ形成領域３の抵抗が下がるためで
ある。
【００３７】このようなスナップバック現象を抑制しつ
つ、メモリトランジスタの微細化が可能なＥＥＰＲＯＭ
を、上記一実施の形態に係る製造方法では、Ｐ型ウェル
４を形成するためのボロンを、基板１の、メモリトラン
ジスタの形成が予定される領域にも同時にドーピングす
ることで得ている。これにより、スナップバック現象を
抑制できる構造を、製造工程数を増加させずに得ること
ができる。
つ、メモリトランジスタの微細化が可能なＥＥＰＲＯＭ
を、上記一実施の形態に係る製造方法では、Ｐ型ウェル
４を形成するためのボロンを、基板１の、メモリトラン
ジスタの形成が予定される領域にも同時にドーピングす
ることで得ている。これにより、スナップバック現象を
抑制できる構造を、製造工程数を増加させずに得ること
ができる。
【００３８】また、上記一実施の形態に係る製造方法に
より製造されたＥＥＰＲＯＭでは、メモリトランジスタ
が形成される領域において、Ｐ+ 型チャネルストッパ７
を省略するようにしている。これは、Ｐ+ 型メモリトラ
ンジスタ形成領域３の不純物濃度を、寄生リークパスの
発生を抑制できる程度の濃度にできるためである。メモ
リトランジスタが形成される領域から、Ｐ+ 型チャネル
ストッパ７を省略すると、メモリトランジスタのＮ型ソ
ース／ドレインと基板１との接合耐圧が向上する、とい
う効果が得られる。また、フィールド酸化膜５下の領域
から、メモリトランジスタのチャネルに、不純物が拡散
してくることもないので、ナローチャネル効果も抑制さ
れる。
より製造されたＥＥＰＲＯＭでは、メモリトランジスタ
が形成される領域において、Ｐ+ 型チャネルストッパ７
を省略するようにしている。これは、Ｐ+ 型メモリトラ
ンジスタ形成領域３の不純物濃度を、寄生リークパスの
発生を抑制できる程度の濃度にできるためである。メモ
リトランジスタが形成される領域から、Ｐ+ 型チャネル
ストッパ７を省略すると、メモリトランジスタのＮ型ソ
ース／ドレインと基板１との接合耐圧が向上する、とい
う効果が得られる。また、フィールド酸化膜５下の領域
から、メモリトランジスタのチャネルに、不純物が拡散
してくることもないので、ナローチャネル効果も抑制さ
れる。
【００３９】このようにメモリトランジスタを、充分に
濃度が高いＰ+ 型メモリトランジスタ形成領域３に形成
するとともに、かつチャネルストッパの形成を省略する
ことで、スナップバック現象の抑制と、ナローチャネル
効果の抑制とを同時に達成することができ、メモリトラ
ンジスタの微細化に、より適した構造とすることができ
る。
濃度が高いＰ+ 型メモリトランジスタ形成領域３に形成
するとともに、かつチャネルストッパの形成を省略する
ことで、スナップバック現象の抑制と、ナローチャネル
効果の抑制とを同時に達成することができ、メモリトラ
ンジスタの微細化に、より適した構造とすることができ
る。
【００４０】また、上記一実施の形態に係る製造方法に
より製造されたＥＥＰＲＯＭでは、メモリトランジスタ
が形成される領域の不純物濃度が、基板１の不純物濃度
よりも高いので、従来必要であった、しきい値を調整す
るためのチャネル領域に対するイオン注入（チャネルイ
オン注入）も省略することができる。そして、さらにメ
モリトランジスタのチャネル領域に対するイオン注入を
省略すれば、メモリトランジスタが形成される基板部分
への不純物の導入は、図２（ａ）に示すＰ+ 型メモリト
ランジスタ形成領域３を形成するためのイオン注入の一
回のみとなる。メモリトランジスタが形成される基板部
分への不純物の導入を、Ｐ+ 型メモリトランジスタ形成
領域３を形成するためのイオン注入のみとすると、メモ
リトランジスタが形成される基板部分の不純物プロファ
イルは、Ｐ+ 型メモリトランジスタ形成領域３の不純物
プロファイルのみで決定される。このため、不純物プロ
ファイルに乱れが少なくなる。不純物プロファイルに乱
れが少なくなると、Ｐ+ 型メモリトランジスタ形成領域
３に多数形成されるメモリトランジスタの特性バラツ
キ、例えば書き込み特性のバラツキや、消去特性のバラ
ツキを、より小さくすることができる。これは、ＥＥＰ
ＲＯＭの性能の向上に役立つ効果がある。
より製造されたＥＥＰＲＯＭでは、メモリトランジスタ
が形成される領域の不純物濃度が、基板１の不純物濃度
よりも高いので、従来必要であった、しきい値を調整す
るためのチャネル領域に対するイオン注入（チャネルイ
オン注入）も省略することができる。そして、さらにメ
モリトランジスタのチャネル領域に対するイオン注入を
省略すれば、メモリトランジスタが形成される基板部分
への不純物の導入は、図２（ａ）に示すＰ+ 型メモリト
ランジスタ形成領域３を形成するためのイオン注入の一
回のみとなる。メモリトランジスタが形成される基板部
分への不純物の導入を、Ｐ+ 型メモリトランジスタ形成
領域３を形成するためのイオン注入のみとすると、メモ
リトランジスタが形成される基板部分の不純物プロファ
イルは、Ｐ+ 型メモリトランジスタ形成領域３の不純物
プロファイルのみで決定される。このため、不純物プロ
ファイルに乱れが少なくなる。不純物プロファイルに乱
れが少なくなると、Ｐ+ 型メモリトランジスタ形成領域
３に多数形成されるメモリトランジスタの特性バラツ
キ、例えば書き込み特性のバラツキや、消去特性のバラ
ツキを、より小さくすることができる。これは、ＥＥＰ
ＲＯＭの性能の向上に役立つ効果がある。
【００４１】
【発明の効果】以上説明したように、この発明によれ
ば、スナップバック現象を抑制でき、メモリトランジス
タの微細化を図ることが可能な不揮発性半導体記憶装置
を、製造工程数を増加させずに形成可能な不揮発性半導
体記憶装置の製造方法を提供できる。
ば、スナップバック現象を抑制でき、メモリトランジス
タの微細化を図ることが可能な不揮発性半導体記憶装置
を、製造工程数を増加させずに形成可能な不揮発性半導
体記憶装置の製造方法を提供できる。
【図１】図１（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図２】図２（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図３】図３（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図４】図４（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図５】図５（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図６】図６（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
【図７】図７（ａ）および（ｂ）は一実施の形態に係る
ＥＥＰＲＯＭの断面図。
ＥＥＰＲＯＭの断面図。
１…Ｐ型シリコン基板、
２…Ｎ型ウェル領域、
３…Ｐ+ 型メモリトランジスタ形成領域、
４…Ｐ型ウェル、
５…フィールド酸化膜、
６…Ｎ+ 型チャネルストッパ、
７…Ｐ+ 型チャネルストッパ、
８…ゲート酸化膜、
９…ゲート酸化膜、
１０…浮遊ゲート、
１１…ＯＮＯ絶縁膜
１２…制御ゲート、
１３…ゲート、
１４…ゲート、
１５…Ｎ型ソース／ドレイン領域、
１６…Ｐ型ソース／ドレイン領域、
１１７…Ｎチャネル型メモリトランジスタ用素子領域、
１１８…Ｐチャネル型トランジスタ用素子領域、
１１９…Ｎチャネル型トランジスタ用素子領域、
２０１…チャネル領域、
２０２…チャネル領域。
フロントページの続き
(56)参考文献 特開 平７−245352（ＪＰ，Ａ)
特開 平２−231760（ＪＰ，Ａ)
特開 平３−194967（ＪＰ，Ａ)
特開 平８−329690（ＪＰ，Ａ)
特開 平５−145045（ＪＰ，Ａ)
特開 平５−183171（ＪＰ，Ａ)
特開 平６−140634（ＪＰ，Ａ)
特開 平５−251661（ＪＰ，Ａ)
特開 平３−245566（ＪＰ，Ａ)
特開 平９−27560（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/115
H01L 29/788
H01L 29/792
Claims (2)
- 【請求項１】 第１導電型の半導体基板内に、第２導電
型の第１のウェルを形成する工程と、 前記第１のウェル内に第１導電型の第２のウェルを形成
すると同時に、前記半導体基板内に、この半導体基板よ
りも不純物濃度が高いメモリトランジスタ形成領域を形
成する工程と、 前記メモリトランジスタ形成領域に第２導電型のチャネ
ルを持つ不揮発性メモリトランジスタを、前記第１のウ
ェルに第１導電型のチャネルを持つトランジスタを、前
記第２のウェルに第２導電型のチャネルを持つトランジ
スタをそれぞれ形成する工程とを具備することを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項２】 第１導電型の半導体基板内に第２導電型
の不純物をイオン注入し、注入された不純物を、前記半
導体基板内に拡散させて第２導電型の第１のウェルを形
成する工程と、 前記半導体基板内および前記第１のウェル内に、第１導
電型の不純物を同時にイオン注入し、注入された不純物
を、前記半導体基板内および前記第１のウェル内に同時
に拡散させて、第１導電型の第２のウェルおよび前記半
導体基板よりも不純物濃度が高いメモリトランジスタ形
成領域を同時に形成する工程と、 前記メモリトランジスタ形成領域に第２導電型のチャネ
ルを持つ不揮発性メモリトランジスタを、前記第１のウ
ェルに第１導電型のチャネルを持つトランジスタを、前
記第２のウェルに第２導電型のチャネルを持つトランジ
スタをそれぞれ形成する工程とを具備することを特徴と
する不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20943596A JP3492860B2 (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20943596A JP3492860B2 (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056158A JPH1056158A (ja) | 1998-02-24 |
| JP3492860B2 true JP3492860B2 (ja) | 2004-02-03 |
Family
ID=16572820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20943596A Expired - Fee Related JP3492860B2 (ja) | 1996-08-08 | 1996-08-08 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3492860B2 (ja) |
-
1996
- 1996-08-08 JP JP20943596A patent/JP3492860B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1056158A (ja) | 1998-02-24 |
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