JPS61170066A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS61170066A JPS61170066A JP1010385A JP1010385A JPS61170066A JP S61170066 A JPS61170066 A JP S61170066A JP 1010385 A JP1010385 A JP 1010385A JP 1010385 A JP1010385 A JP 1010385A JP S61170066 A JPS61170066 A JP S61170066A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000605 extraction Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 26
- 229920005591 polysilicon Polymers 0.000 abstract description 20
- 230000005684 electric field Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 230000003313 weakening effect Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 7
- 239000005360 phosphosilicate glass Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 101000617708 Homo sapiens Pregnancy-specific beta-1-glycoprotein 1 Proteins 0.000 description 1
- 101000617725 Homo sapiens Pregnancy-specific beta-1-glycoprotein 2 Proteins 0.000 description 1
- 102100022019 Pregnancy-specific beta-1-glycoprotein 2 Human genes 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にシリコンゲートＭＯＳトラン
ジスタおよびその製法に関する。
ジスタおよびその製法に関する。
従来、この種のトランジスタは、第２図に示すようにし
て製造されている。すなわち、第一導電型半導体基板２
０１の一生面に一部が埋設されたフィールド酸化膜２０
２を選択酸化により選択的に形成する（第２図（ａ））
。次に、ゲー）［化膜２０３および第一導電型ポリシリ
コン２０４を順次形成し、ゲート部分のポリシリコン２
０４を残して他の部分を除去する。ゲートポリシリコン
２０４の上部及び側面に酸化膜２０６を形成し第二導電
型不純物をイオン注入により導入してソース・ドレイン
領域２０５を形成する（第２図（ｂ））。
て製造されている。すなわち、第一導電型半導体基板２
０１の一生面に一部が埋設されたフィールド酸化膜２０
２を選択酸化により選択的に形成する（第２図（ａ））
。次に、ゲー）［化膜２０３および第一導電型ポリシリ
コン２０４を順次形成し、ゲート部分のポリシリコン２
０４を残して他の部分を除去する。ゲートポリシリコン
２０４の上部及び側面に酸化膜２０６を形成し第二導電
型不純物をイオン注入により導入してソース・ドレイン
領域２０５を形成する（第２図（ｂ））。
次にリンシリケートガラス（Ｐ２Ｏ）２０７を形成しく
第２図（Ｃ））、Ｐ８Ｇ２０７にコンタクトホールを開
はアルミニウム電極２０８を形成する（第２図（ｄ））
。
第２図（Ｃ））、Ｐ８Ｇ２０７にコンタクトホールを開
はアルミニウム電極２０８を形成する（第２図（ｄ））
。
上述した従来の製造方法はソース・ドレイン電＆２０８
を形成する時、ソース・ドレイン領域２０５上のＰＳＧ
２０７にコンタクトホールを開けており、このため、ゲ
ート側面とコンタクトホール及びフィールド領域とコン
タクトホールの間に１合せずれを見込んだマージンを必
要とする。
を形成する時、ソース・ドレイン領域２０５上のＰＳＧ
２０７にコンタクトホールを開けており、このため、ゲ
ート側面とコンタクトホール及びフィールド領域とコン
タクトホールの間に１合せずれを見込んだマージンを必
要とする。
この結果、ソース・ドレイン面積を小さくできない。ま
たソ・−ス・ドレイン間にかかる高電界のためゲート長
を短くすると、閾値電圧の変動が起こるため、微細化・
高速化に適さないという欠点がある。
たソ・−ス・ドレイン間にかかる高電界のためゲート長
を短くすると、閾値電圧の変動が起こるため、微細化・
高速化に適さないという欠点がある。
本発明は、微細化、高速化のトランジスタを得るために
、一部が半導体基板に埋設されたフィールド絶縁膜と多
結晶シリコンゲートの側面を覆う絶縁膜とで区画された
部分全体をコンタクトホールとし、このコンタクトホー
ルを介して多結晶シリコンでなる電極を形成したことを
特徴とする。
、一部が半導体基板に埋設されたフィールド絶縁膜と多
結晶シリコンゲートの側面を覆う絶縁膜とで区画された
部分全体をコンタクトホールとし、このコンタクトホー
ルを介して多結晶シリコンでなる電極を形成したことを
特徴とする。
さらに、本発明による製法は、多結晶シリコンゲートと
フィールド絶縁膜とをマスクとして浅いソース・ドレイ
ン領域を形成し、多結晶シリコンゲートの少なくとも側
面を絶縁膜で榎い、この絶縁膜とフィールド絶縁膜とを
マスクとして深いソース・ドレイン領域を形成し、さら
に多結晶シリコンでなる電極を形成することを特徴とす
る。
フィールド絶縁膜とをマスクとして浅いソース・ドレイ
ン領域を形成し、多結晶シリコンゲートの少なくとも側
面を絶縁膜で榎い、この絶縁膜とフィールド絶縁膜とを
マスクとして深いソース・ドレイン領域を形成し、さら
に多結晶シリコンでなる電極を形成することを特徴とす
る。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す製造工程断面図である
。まず、第一導電型半導体１０１に一部が埋設されたフ
ィールド酸化膜１０２を８０００〜１０００Ａ傅さに選
択酸化技術によって選択的に形成する（第１図（ａ）
）、基板１０１全面に、３００〜６００Ａの厚さのゲー
ト酸化膜１０３を、 ４０００〜６０００Ａ厚さのノン
ドープポリシリコン１０４を、２０００〜４０００Ａ厚
さのＰ８Ｇ１０５をこの順次に形成する（第１図（ｂ）
）。次にゲートとなるポリシリコン１０４上のＰＳＧ１
０５とゲートとなるポリシリコン１０４を残して他の部
分を除去する。ゲートポリシリコン１０４の側面に酸化
膜１０６を形成し、イオン注入により低濃度の第二導′
ＩＩＬ型ソース・ドレイン不純物領域１０７を形成する
（第１図（Ｃ））。全面に、酸化膜１０８を３０００〜
１００ＯＯＡの厚さにＣＶＤにより形成しく集１図（ｄ
Ｊ ） 、異方性エツチングによりゲート１０４とゲー
ト上ｏｐｓｏｔｏｓとの側面に酸化ｍ１０８を残して他
を除去する。全面にノンビー１ポリシリ”ン１０９を２
０００〜５０００Ａ形成し丸後、９００℃〜１０００℃
の熱処理を行ない、Ｐ８Ｇ１０５からノンドープポリシ
リコン１０４にリンを拡散する（第１図（ｅ））。この
時、ポリシリコン１０９においてＰＳＧ１０５上に位置
する部分にもリンが導入逼れる。したがって、第１図（
ｆ）のように、エツチングレートの違いを利用してＰ８
Ｇ１０５上部のポリシリコン１０９を除去する。次に残
りたポリシリコン１０９に第二導電型不純物を導入し、
９００〜１０００℃の熱処理を行ない高濃度の第二導電
型ソース・ドレイン不純物領域１１０を形成する（第１
図（ｆ））。全面ＫＰ８Ｇ１１１を８０００〜１２００
０Ａ形成し、コンタクトホールを開けてアルミニウム電
極１１２を形成する（第１図（ω）。
。まず、第一導電型半導体１０１に一部が埋設されたフ
ィールド酸化膜１０２を８０００〜１０００Ａ傅さに選
択酸化技術によって選択的に形成する（第１図（ａ）
）、基板１０１全面に、３００〜６００Ａの厚さのゲー
ト酸化膜１０３を、 ４０００〜６０００Ａ厚さのノン
ドープポリシリコン１０４を、２０００〜４０００Ａ厚
さのＰ８Ｇ１０５をこの順次に形成する（第１図（ｂ）
）。次にゲートとなるポリシリコン１０４上のＰＳＧ１
０５とゲートとなるポリシリコン１０４を残して他の部
分を除去する。ゲートポリシリコン１０４の側面に酸化
膜１０６を形成し、イオン注入により低濃度の第二導′
ＩＩＬ型ソース・ドレイン不純物領域１０７を形成する
（第１図（Ｃ））。全面に、酸化膜１０８を３０００〜
１００ＯＯＡの厚さにＣＶＤにより形成しく集１図（ｄ
Ｊ ） 、異方性エツチングによりゲート１０４とゲー
ト上ｏｐｓｏｔｏｓとの側面に酸化ｍ１０８を残して他
を除去する。全面にノンビー１ポリシリ”ン１０９を２
０００〜５０００Ａ形成し丸後、９００℃〜１０００℃
の熱処理を行ない、Ｐ８Ｇ１０５からノンドープポリシ
リコン１０４にリンを拡散する（第１図（ｅ））。この
時、ポリシリコン１０９においてＰＳＧ１０５上に位置
する部分にもリンが導入逼れる。したがって、第１図（
ｆ）のように、エツチングレートの違いを利用してＰ８
Ｇ１０５上部のポリシリコン１０９を除去する。次に残
りたポリシリコン１０９に第二導電型不純物を導入し、
９００〜１０００℃の熱処理を行ない高濃度の第二導電
型ソース・ドレイン不純物領域１１０を形成する（第１
図（ｆ））。全面ＫＰ８Ｇ１１１を８０００〜１２００
０Ａ形成し、コンタクトホールを開けてアルミニウム電
極１１２を形成する（第１図（ω）。
ソース・ドレイン領域１１０の引出し電極となるポリシ
リコン層１０９は、フィールド酸化膜１０２と絶縁膜１
０８とで区画された部分をそのままコンタクトホールと
してこれらの領域に接触しているから、コンタクトのた
めの目合せマージンを必要とせず、高集積化、高速化が
実現される。
リコン層１０９は、フィールド酸化膜１０２と絶縁膜１
０８とで区画された部分をそのままコンタクトホールと
してこれらの領域に接触しているから、コンタクトのた
めの目合せマージンを必要とせず、高集積化、高速化が
実現される。
また、ソース・ドレインはグー）１０４の側面絶縁膜１
０８の下に低濃度領域１０７を有するので、ソース・ド
レイン間の電界集中が弱まる。さらに、ノンドープポリ
シリコンをパターニングしてゲートを形成しているので
、ゲートのバターニング制御性が向上する。
０８の下に低濃度領域１０７を有するので、ソース・ド
レイン間の電界集中が弱まる。さらに、ノンドープポリ
シリコンをパターニングしてゲートを形成しているので
、ゲートのバターニング制御性が向上する。
以上のとおり１本発明によれば、高集積化・高速化でＩ
＞ってさらにデバイス特性も向上するシリコンゲートト
ランジスタが提供される。
＞ってさらにデバイス特性も向上するシリコンゲートト
ランジスタが提供される。
第１図（ａ）乃至（ｇ）は本発明の一実施例による製造
方法を示す工程断面図、第２図は従来例の工程断面図で
ある。 １０１・・・・・・第一導電型半導体基板、１０２・・
・・・・酸化膜、１０３°°゛°°酸化膜、１０４・・
・・・・ポリシリコン、１０５・・・・・・ＰＳＧ、１
０６・・・・・・酸化膜、１０７・・・・・・低濃度第
二導電型不純物領域、１０８・・・・・・酸化膜、１ｏ
９・・・・・・ポリシリコン、１１０°°。 ・・・高濃度第二導電型不純物領域、１１１・・・・・
・ＰＳＧ、１１２・・・・・・アルミ電極、２０１・・
・・・・第一導電型半導体、２０２・・・・・・酸化膜
、２０３・・・・−・酸化膜、２０４・・・・・・第一
導電型ポリシリコン、２０５・・・・・・第二導電型不
純物領域、２０６・・°・・・酸化膜、２０７・・・・
・・ＰＥＧ、２０８・・・・・・アルミ電極。 第 １ 面 （ル 第 １ 乏 ｒ（１） 篤 Ｚ 図
方法を示す工程断面図、第２図は従来例の工程断面図で
ある。 １０１・・・・・・第一導電型半導体基板、１０２・・
・・・・酸化膜、１０３°°゛°°酸化膜、１０４・・
・・・・ポリシリコン、１０５・・・・・・ＰＳＧ、１
０６・・・・・・酸化膜、１０７・・・・・・低濃度第
二導電型不純物領域、１０８・・・・・・酸化膜、１ｏ
９・・・・・・ポリシリコン、１１０°°。 ・・・高濃度第二導電型不純物領域、１１１・・・・・
・ＰＳＧ、１１２・・・・・・アルミ電極、２０１・・
・・・・第一導電型半導体、２０２・・・・・・酸化膜
、２０３・・・・−・酸化膜、２０４・・・・・・第一
導電型ポリシリコン、２０５・・・・・・第二導電型不
純物領域、２０６・・°・・・酸化膜、２０７・・・・
・・ＰＥＧ、２０８・・・・・・アルミ電極。 第 １ 面 （ル 第 １ 乏 ｒ（１） 篤 Ｚ 図
Claims (1)
- 【特許請求の範囲】 １）ゲート側面を覆う酸化膜と基体に一部が埋設された
フィールド絶縁膜とで区画された部分をコンタクトホー
ルとして、該コンタクトホールを介し多結晶半導体でな
る引出電極が形成されていることを特徴とする半導体装
置。 （２）基体に一部が埋設されたフィールド絶縁膜とゲー
トとを形成し、これをマスクとして前記基体に低濃度の
反対導電型の領域を形成し、前記ゲートの少なくとも側
面を絶縁膜で覆ってこの絶縁膜と前記フィールド絶縁膜
とをマスクとして高濃度の前記反対導電型の領域を形成
し、多結晶半導体でなる引出電極を形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010385A JPS61170066A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010385A JPS61170066A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170066A true JPS61170066A (ja) | 1986-07-31 |
Family
ID=11740978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010385A Pending JPS61170066A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736770A (en) * | 1993-05-25 | 1998-04-07 | Nippondenso Co., Ltd. | Semiconductor device with conductive connecting layer and abutting insulator section made of oxide of same material |
-
1985
- 1985-01-23 JP JP1010385A patent/JPS61170066A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736770A (en) * | 1993-05-25 | 1998-04-07 | Nippondenso Co., Ltd. | Semiconductor device with conductive connecting layer and abutting insulator section made of oxide of same material |
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