KR20080061024A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
공정 비용을 절감하고 성능을 향상시킬 수 있는 반도체 소자 및 그 제조 방법이 개시된다.
반도체 소자는, 반도체 기판 상에 형성된 폴리실리콘막과, 폴리실리콘막의 하부에 형성된 노치 영역과, 반도체 기판과 폴리실리콘막 사이에 형성되고 노치 영역에 의해 채널 길이가 감소된 게이트 옥사이드막을 포함한다.
반도체 소자, 노치, 채널 길이, CD, 게이트 옥사이드막
Description
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 2: 게이트 옥사이드막
3: 폴리실리콘막 4: 실리콘 옥사이드막
5: 노치 영역 6: 스페이서
7: 소오스/드레인 영역 8: 실리사이드막
본 발명은 반도체 소자에 관한 것으로, 특히 공정 비용을 절감하고 성능을 향상시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 성능은 게이트의 CD(critical dimension)에 영향을 크게 받는다. 즉, 게이트 CD가 작아질수록 게이트 신호가 잘 전달되어, 원하는 소자의 기능을 에러 없이 수행될 수 있다. 또한, 게이트 CD가 작아질수록 소자의 사이즈를 줄여주어 보다 고집적화가 가능하게 된다.
이에 따라, 반도체 소자의 게이트의 CD를 작게 하기 위한 연구가 활발하게 진행되고 있다.
게이트 CD는 포토리소그라피(phtolithigraphy) 공정 기술과 폴리실리콘의 에칭 공정 기술의 능력(capability)에 의해 결정될 수 있다.
따라서, 포토리소그라피 공정 기술과 폴리실리콘의 에칭 공정 기술에 새로운 변화가 주어지고 있다. 예컨대, 포토리소그라피 공정 기술에서 기존에 KrF 광원(248nm 파장)을 갖는 포토리소그라피 공정 장비에서 ArF 광원(193nm 파장)을 갖는 포토리소그라피 공정 장비가 사용되어질 수 있다. 아울러, 폴리실리콘의 에칭 공정 기술에서 에칭 공정 후의 프로파일(profile)에 대해 작은 LER(line edge roughness) 특성을 만족시키면서도 작아진 게이트 CD를 만족시킬 수 있는 보다 진보된 공정 조건에 대한 연구가 활발히 진행되고 있다.
하지만, ArF 광원(193nm 파장)을 갖는 포토리소그라피 공정 장비는 고가이므로 비용의 증가를 야기시키는 문제가 있다.
또한, 앞서 설명한 바와 같이, 여러 가지 연구가 진행되고 있지만 아직까지 소자의 성능을향상시키는 데에는 한계가 있다.
본 발명은 기존의 공정 장비를 이용함으로써 공정 비용을 절감할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 게이트 CD를 줄여 성능을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체 소자는, 반도체 기판 상에 형성된 폴리실리콘막; 상기 폴리실리콘막의 하부에 형성된 노치 영역; 및 상기 반도체 기판과 상기 폴리실리콘막 사이에 형성되고 상기 노치 영역에 의해 채널 길이가 감소된 게이트 옥사이드막을 포함한다.
본 발명의 제2 실시예에 따르면, 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트 옥사이드막, 폴리실리콘 물질 및 실리콘 옥사이드(SiO2) 물질을 연속적으로 형성하는 단계; 제1 건식 식각 공정을 수행하여 게이트 옥사이드막, 폴리실리콘막 및 실리콘 옥사이드막을 형성하는 단계; 제2 건식 식각 공정을 수행하여 상기 폴리실리콘막의 하부 영역과 상기 게이트 옥사이드막에 노치 영역을 형성하는 단계; 상기 폴리실리콘막의 양 측에 스페이서를 형성하는 단계; 상기 스페이서와 상기 폴리실리콘막을 제외한 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 및 상기 폴리실리콘막 및 상기 소오스/드레인 영역에 실리사이드막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 옥사이드막(2)과 폴리실리콘막(3)이 형성된다.
상기 폴리실리콘막(3)의 하부에는 노치(notch) 영역(5)이 형성된다. 상기 노치 영역(5)은 상기 폴리실리콘막(3)의 하부에서 상부에 비해 폭이 줄어들도록 형성된다. 상기 노치 영역(5)은 내부로 경사진 형태로 형성된다. 상기 폴리실리콘막(3)의 하부의 양측에 각각 노치 영역(5)이 형성되므로, 상기 폴리실리콘막(3)은 하부의 폭이 현저하게 줄어들 수 있다. 아울러, 상기 노치 영역(5)에 의해 상기 폴리실리콘막(3)과 동일한 폭으로 게이트 옥사이드막(2)이 형성될 수 있다. 상기 게이트 옥사이드막(2)의 폭이 채널 길이(L)로 정의된다. 따라서, 상기 게이트 옥사이드막(2)의 채널 길이(L)는 상기 노치 영역(5)의 형성에 의해 현저하게 줄어들 수 있다.
이와 같이 상기 게이트 옥사이드막(2)의 패널 길이(L)가 현저하게 줄어들게 되어, 게이트 신호가 보다 더 잘 전달되게 되어 원하는 소자의 기능을 에러 없이 수행될 수 있다. 이에 따라 소자의 성능이 현저하게 향상될 수 있다.
상기 노치 영역(5)을 포함한 폴리실리콘막(3)의 양 측면에 스페이서(6)가 형성된다. 상기 스페이서(6)는 실리콘옥사이드(SiO2)막과 실리콘나이트라이드(Si3N4)막의 2층 구조나 제1 실리콘옥사이드막, 실리콘나이트라이드막 및 제2 실리콘옥사이드막의 3층 구조로 이루어질 수 있다.
상기 스페이서(6)은 상기 폴리실리콘막(3)을 지지하는 동시에 상기 폴리실리콘막(3)으로 공급된 게이트 신호의 누설을 방지하는 역할을 한다.
상기 폴리실리콘막(3)과 상기 스페이서(6)를 제외한 상기 반도체 기판(1) 상에 소오스/드레인 영역(7)이 형성된다.
상기 소오스/드레인 영역(7)과 상기 폴리실리콘막(3) 상에는 배선과의 접촉 저항을 줄여주기 위한 실리사이드(silicide)막(8)이 형성된다. 상기 실리사이드막(8)은 코발트실리콘(CoSi2)으로 이루어질 수 있다.
이에 따라 박막트랜지스터를 갖는 반도체 소자가 형성될 수 있다.
따라서, 본 발명은 폴리실리콘막과 게이트 옥사이드막으로 이루어진 폴리실리콘막(3)의 CD 및 게이트 옥사이드막(2)의 채널 길이를 줄여 주어 소자의 성능을 향상시킬 수 있다.
또한, 본 발명은 기존의 공정 장비를 그대로 이용할 수 있으므로, 제조 비용을 줄일 수 있다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 공정을 도시한 단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(1)의 표면을 열산화시켜 게이트 옥사이드막(2)을 형성한다. 상기 게이트 옥사이드막(2)을 형성하기 전에 상기 기판(1)에 소자 영역을 구분하기 위한 소자분리막(STI, 미도시)이 형성될 수 있다. 상기 소자분리막에 의해 단위 소자가 정의될 수 있다.
상기 게이트 옥사이드막(2) 상에 폴리실리콘 물질과 실리콘 옥사이드(SiO2) 물질을 연속 증착시킨다. 포토리소그라피 공정을 이용하여 상기 실리콘 옥사이드 물질 상에 포토레지스트 패턴(미도시)을 형성한다.
상기 포토레지스트 패턴을 마스크로 하여 건식 식각 공정을 수행하여 상기 실리콘 옥사이드 물질, 상기 폴리실리콘 물질 및 게이트 옥사이드막(2)을 연속하여 패터닝하여 상기 반도체 기판(1) 상에 게이트 옥사이드막(2), 폴리실리콘막(3) 및 실리콘 옥사이드막(4)을 형성한다. 상기 건식 식각 공정은 RIE(reactive ion etching)에 의해 수행될 수 있다. RIE의 공정 조건은 55mTorr 내지 85mTorr의 범위를 갖는 압력, 550W 내지 900W의 범위를 갖는 소오스 파워, 50W 내지 70W의 범위를 갖는 바이어스 파워, HBr, He 및 O2를 포함하는 가스를 포함할 수 있다. 상기 HBr는 320sccm 내지 480sccm의 범위를 가지며, He/O2는 12sccm 내지 18sccm의 범위를 가질 수 있다.
이와 같이 높은 소오스 파워와 He 가스에 의해 이방성 식각이 이루어질 수 있다.
이후 포토레지스트 패턴은 스트립되어 제거된다.
도 2b에 도시한 바와 같이, 상기 실리콘 옥사이드막(4)을 마스크로 하여 건식 식각 공정을 수행하여 상기 폴리실리콘막(3)과 게이트 옥사이드막(2)을 연속하여 패터닝하여 상기 폴리실리콘막(3)의 하부 영역과 게이트 옥사이드막(2)에 노치 영역(5)을 형성한다.
상기 건식 식각 공정은 RIE에 의해 수행될 수 있다. RIE의 공정 조건은 10mTorr 내지 14mTorr의 범위를 갖는 압력, 140W 내지 210W의 범위를 갖는 소오스 파워, 50W 내지 60W의 범위를 갖는 바이어스 파워, HBr와 O2를 포함하는 가스를 포함할 수 있다. 상기 HBr는 120sccm 내지 180sccm의 범위를 가지며, O2는 3sccm 내지 5sccm의 범위를 가질 수 있다.
이와 같이, 비교적 낮은 압력과 낮은 소오스 파워와 He을 사용하지 않게 됨으로써, 상기 폴리실리콘막(3)의 하부에 노치 영역(5)이 형성될 수 있다.
상기 노치 영역(5)은 내부로 경사진 형태로 형성된다. 상기 폴리실리콘막(3)의 하부의 양측에 각각 노치 영역(5)이 형성되므로, 상기 폴리실리콘막(3)은 하부의 폭이 현저하게 줄어들 수 있다. 아울러, 상기 노치 영역(5)에 의해 상기 폴리실리콘막(3)과 동일한 폭으로 게이트 옥사이드막(2)이 형성될 수 있다. 상기 게이트 옥사이드막(2)의 폭은 도 1의 게이트 옥사이드막(2)에 비해 더욱 더 줄어들게 된다. 상기 게이트 옥사이드막(2)의 폭이 채널 길이(L)로 정의된다. 따라서, 상기 게이트 옥사이드막(2)의 채널 길이(L)는 상기 노치 영역(5)의 형성에 의해 현저하게 줄어들 수 있다.
이와 같이 상기 게이트 옥사이드막(2)의 패널 길이(L)가 현저하게 줄어들게 되어, 게이트 신호가 보다 더 잘 전달되게 되어 원하는 소자의 기능을 에러 없이 수행될 수 있다. 이에 따라 소자의 성능이 현저하게 향상될 수 있다.
이후 실리콘 옥사이드막(4)은 제거된다.
도 2c에 도시한 바와 같이, 상기 노치 영역(5)을 포함하는 반도체 기판(1) 상에 절연 물질을 형성하고 패터닝하여 상기 폴리실리콘막(3)의 양 측면에 스페이서(6)를 형성한다.
도 2d에 도시한 바와 같이, 상기 폴리실리콘막(3)과 상기 스페이서(6)를 제외한 상기 반도체 기판(1) 상에 소오스/드레인 영역(7)이 형성된다. 상기 소오스/드레인 영역(7)은 이온 주입 공정을 이용하여 분순물 물질이 도핑되어 형성된다. 이러한 불순물 물질에 의해 상기 소오스/드레인 영역(7)은 도전성을 갖게 된다.
상기 소오스/드레인 영역(7)을 포함하는 반도체 기판(1) 상에 코발트실리콘을 형성하고 패터닝하여 상기 소오스/드레인 영역(7)과 상기 폴리실리콘막(3)에 배선과의 접촉 저항을 줄여주기 위한 실리사이드(silicide)막(8)을 형성한다.
이에 따라 박막트랜지스터를 갖는 반도체 소자가 제조될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 실리콘실리콘막의 하부에 노치 영역을 형성하여 채널 길이를 정의하는 게이트 옥사이드막의 폭을 현저하게 줄여주어, 소자의 성능을 향상시킬 수 있다.
본 발명에 의하면, 기존의 공정 장비를 그대로 사용할 수 있으므로, 제조 비용을 현저히 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (16)
- 반도체 기판 상에 형성된 폴리실리콘막;상기 폴리실리콘막의 하부에 형성된 노치 영역; 및상기 반도체 기판과 상기 폴리실리콘막 사이에 형성되고 상기 노치 영역에 의해 채널 길이가 감소된 게이트 옥사이드막을 포함하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 옥사이드막은 상기 노치 영역이 형성된 상기 폴리실리콘막의 하부와 동일한 폭을 갖는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 노치 영역은 내부로 경사진 형태로 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 노치 영역은 상기 폴리실리콘막의 양측에 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 폴리실리콘의 양 측에 형성된 스페이서;상기 반도체 기판 상에 형성된 소오스/드레인 영역; 및상기 폴리실리콘막 및 상기 소오스/드레인 영역에 형성된 실리사이드막을 더 포함하는 반도체 소자.
- 제5항에 있어서, 상기 스페이서는 실리콘옥사이드막과 실리콘나이트라이드막의 2층 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제5항에 있어서, 상기 스페이서는 제1 실리콘옥사이드막, 실리콘나이트라이드막 및 제2 실리콘옥사이드막의 3층 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 게이트 옥사이드막, 폴리실리콘 물질 및 실리콘 옥사이드(SiO2) 물질을 연속적으로 형성하는 단계;제1 건식 식각 공정을 수행하여 게이트 옥사이드막, 폴리실리콘막 및 실리콘 옥사이드막을 형성하는 단계;제2 건식 식각 공정을 수행하여 상기 폴리실리콘막의 하부 영역과 상기 게이트 옥사이드막에 노치 영역을 형성하는 단계;상기 폴리실리콘막의 양 측에 스페이서를 형성하는 단계;상기 스페이서와 상기 폴리실리콘막을 제외한 상기 반도체 기판 상에 소오스/드레인 영역을 형성하는 단계; 및상기 폴리실리콘막 및 상기 소오스/드레인 영역에 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 제1 건식 식각 공정의 조건은 55mTorr 내지 85mTorr의 범위를 갖는 압력, 550W 내지 900W의 범위를 갖는 소오스 파워, 50W 내지 70W의 범위를 갖는 바이어스 파워, HBr, He 및 O2를 포함하는 가스를 포함하는 반도체 소자의 제조 방법.
- 제9항에 있어서, 상기 HBr는 320sccm 내지 480sccm의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9항에 있어서, 상기 He/O2는 12sccm 내지 18sccm의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 제2 건식 식각 공정의 조건은 10mTorr 내지 14mTorr의 범위를 갖는 압력, 140W 내지 210W의 범위를 갖는 소오스 파워, 50W 내지 60W의 범위를 갖는 바이어스 파워, HBr와 O2를 포함하는 가스를 포함하는 반도체 소자의 제조 방법.
- 제12항에 있어서, 상기 HBr는 120sccm 내지 180sccm의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12항에 있어서, 상기 O2는 3sccm 내지 5sccm의 범위를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서, 상기 노치 영역에 의해 상기 폴리실리콘막의 하부의 폭은 감소되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제15항에 있어서, 상기 게이트 옥사이드막은 상기 폴리실리콘의 하부와 동일한 폭을 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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