CN114746997A - 包含虚设金属焊盘的半导体管芯及其形成方法 - Google Patents

包含虚设金属焊盘的半导体管芯及其形成方法 Download PDF

Info

Publication number
CN114746997A
CN114746997A CN202080080031.6A CN202080080031A CN114746997A CN 114746997 A CN114746997 A CN 114746997A CN 202080080031 A CN202080080031 A CN 202080080031A CN 114746997 A CN114746997 A CN 114746997A
Authority
CN
China
Prior art keywords
pad
metal
level
edge seal
structures
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080080031.6A
Other languages
English (en)
Inventor
翁照男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Technologies LLC
Original Assignee
SanDisk Technologies LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Technologies LLC filed Critical SanDisk Technologies LLC
Publication of CN114746997A publication Critical patent/CN114746997A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05676—Ruthenium [Ru] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568—Molybdenum [Mo] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/206—Length ranges
    • H01L2924/2064—Length ranges larger or equal to 1 micron less than 100 microns

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

第一半导体管芯包括：第一半导体器件，该第一半导体器件位于第一衬底上方；第一互连层级介电层，该第一互连层级介电层嵌入第一金属互连结构并位于该第一半导体器件上方；第一焊盘层级介电层，该第一焊盘层级介电层嵌入第一接合焊盘并位于该第一互连层级介电层上方；以及第一边缘密封结构，该第一边缘密封结构横向地包围该第一半导体器件。该第一边缘密封结构中的每个第一边缘密封结构从该第一衬底竖直地延伸到该第一焊盘层级介电层的远侧表面，并且包括相应第一焊盘层级环结构，该相应第一焊盘层级环结构围绕该第一半导体器件连续地延伸。至少一行第一虚设金属焊盘在一对相应第一边缘密封结构之间嵌入在该第一焊盘层级介电层中。嵌入在第二半导体管芯中的第二焊盘层级环结构可接合到该行第一虚设金属焊盘。

Description

包含虚设金属焊盘的半导体管芯及其形成方法
相关申请
本申请要求提交于2020年5月20日的美国非临时申请号16/879,146的优先权的权益，该非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地涉及一种包括虚设金属焊盘以用于边缘密封增强的半导体管芯及其形成方法。
背景技术
半导体存储器器件可包括位于同一衬底上的存储器阵列和驱动器电路。然而，驱动器电路占据了衬底上的宝贵空间，由此减少了存储器阵列的可用空间。
发明内容
根据本公开的一方面，提供了一种结构，该结构包括第一半导体管芯。该第一半导体管芯包括：第一半导体器件，该第一半导体器件位于第一衬底上方；第一互连层级介电层，该第一互连层级介电层嵌入第一金属互连结构并位于第一半导体器件上方；第一焊盘层级介电层，该第一焊盘层级介电层嵌入第一接合焊盘并位于第一互连层级介电层上方；第一边缘密封结构，该第一边缘密封结构横向地包围第一半导体器件，其中第一边缘密封结构中的每个第一边缘密封结构从第一衬底竖直地延伸到包括第一接合焊盘的接合表面的水平平面，并且包括相应第一焊盘层级环结构，该相应第一焊盘层级环结构围绕第一半导体器件连续地延伸；和至少一行第一虚设金属焊盘，该至少一行第一虚设金属焊盘嵌入在第一焊盘层级介电层中，其中第一虚设金属焊盘未电连接到第一边缘密封结构或第一金属互连结构。
根据本公开的另一方面，提供了一种形成结构的方法。该方法包括通过以下操作来形成第一半导体管芯：在第一衬底上方形成第一半导体器件；在第一半导体器件上方形成嵌入第一金属互连结构的第一互连层级介电层；以及在第一互连层级介电层上方形成嵌入第一接合焊盘的第一焊盘层级介电层、包括第一焊盘层级环结构的第一边缘密封结构和至少一行第一虚设金属焊盘。第一边缘密封结构横向地包围第一半导体器件；第一边缘密封结构中的每个第一边缘密封结构从第一衬底竖直地延伸到包括第一接合焊盘的接合表面的水平平面；并且一行第一虚设金属焊盘形成在一对第一边缘密封结构之间。
附图说明
图1A是根据本公开的实施方案的在形成互连层级介电层之后的第一半导体管芯的器件区的示意性竖直剖面图。
图1B是图1A的第一半导体管芯的俯视图。竖直平面A-A'表示图1A中所示的器件区。
图1C是沿图1B的竖直平面C-C'的图1A和图1B的第一半导体管芯的区的示意性竖直剖面图。
图1D是沿图1C的水平平面D-D'的图1A至图1C的第一半导体管芯的水平剖面图。
图1E是沿图1C的水平平面E-E'的图1A至图1C的第一半导体管芯的水平剖面图。
图1F是沿图1C的水平平面F-F'的图1A至图1C的第一半导体管芯的水平剖面图。
图1G是沿图1C的水平平面G-G'的图1A至图1C的第一半导体管芯的水平剖面图。
图2A是根据本公开的实施方案的在形成第一焊盘连接层级介电层和第一焊盘连接通孔结构之后的第一半导体管芯的器件区的示意性竖直剖面图。
图2B是图2A的第一半导体管芯的周边区的竖直剖面图。
图2C是图2A和图2B的第一半导体管芯的俯视图。
图3A是根据本公开的实施方案的在形成第一接合焊盘、第一焊盘层级环结构和至少一行第一虚设金属焊盘之后的第一半导体管芯的器件区的示意性竖直剖面图。
图3B是图3A的第一半导体管芯的周边区的竖直剖面图。
图3C是图3A和图3B的第一半导体管芯的俯视图。
图4A是根据本公开的实施方案的在形成第二接合焊盘、第二焊盘层级环结构和至少一行第二虚设金属焊盘之后的第二半导体管芯的器件区的示意性竖直剖面图。
图4B是图4A的第二半导体管芯的周边区的竖直剖面图。
图4C是图4A和图4B的第二半导体管芯的俯视图。
图5是示出根据本公开的实施方案的包括第一半导体管芯的多个实例的第一晶片和包括第二半导体管芯的多个实例的第二晶片的对准的透视图。
图6A是根据本公开的实施方案的第一半导体管芯和第二半导体管芯的接合组件的竖直剖面图。
图6B是图6A的接合组件的周边区的竖直剖面图。
图6C是图6A和图6B的接合组件在接合界面处的平面图。
图6D是图6A至图6C的接合组件的周边区的透视图。
图6E是图6A至图6D的接合组件的周边区的另一个竖直剖面图。
图7是根据本公开的实施方案的在使第一半导体管芯的背侧变薄之后的接合组件的竖直剖面图。
图8是根据本公开的实施方案的在形成背侧介电层、外部接合焊盘和焊球之后的接合组件的竖直剖面图。
图9A至图9J是根据本公开的各种实施方案的接合组件的周边区的另选构型。
具体实施方式
驱动器电路可形成在来自存储器器件的单独半导体管芯上，并且半导体管芯可通过在两组金属接合焊盘之间的金属到金属接合彼此接合。位于半导体管芯的接合表面上的连续延伸的金属焊盘的存在因在平坦化之后焊盘的凹形变形而对接合有不利影响，这导致空隙和减小的接合强度。因此，现有技术接合焊盘不是连续的，以避免凹形变形。然而，不连续接合焊盘使焊盘之间留下区，该区易于湿气和污染物从两个管芯的接合组件外部进入。本公开的实施方案提供了一种半导体管芯，该半导体管芯包含在边缘密封结构中的虚设金属焊盘，该虚设金属焊盘更有效地阻挡湿气和/或污染物扩散，而不会显著地削弱在接合组件的边缘处的接合强度。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此不直接接触，则这两个元件彼此“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
如本文所用，“半导体材料”是指具有在1.0×10-5S/m至1.0×105S/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0×10-5S/m至1.0S/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0S/m至1.0×105S/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0×105S/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0×10-5S/m的电导率的材料。
如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0×105S/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0×10-5S/m至1.0×105S/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1A至图1G，示出了呈第一构型的第一半导体管芯900。图1B和图1D至图1G对应于第一半导体管芯900的整个区域和随后在管芯切割过程期间移除的相邻切口区域的视图。第一半导体管芯900包括第一衬底908、上覆于第一衬底908的第一半导体器件920、上覆于第一半导体器件的第一互连层级介电材料层(290,960)和嵌入在第一互连层级介电材料层(290,960)中的第一金属互连结构980。在一个实施方案中，第一衬底908可以是第一衬底，诸如具有在500微米至2mm的范围内的厚度的可商购的硅晶片。
通过在第一衬底908的顶表面上方施加光致抗蚀剂层、光刻地图案化该光致抗蚀剂层以形成离散开口阵列并通过执行各向异性蚀刻过程将离散开口阵列的图案转移到第一衬底的上部部分中，可在第一衬底908的上部部分中形成离散衬底凹陷腔。随后可以例如通过灰化移除光致抗蚀剂层。每个离散衬底凹陷腔的深度可在500nm至10,000nm的范围内，但是也可采用更小和更大的深度。贯穿衬底衬里386和贯穿衬底通孔结构388可形成在每个离散衬底凹陷腔内。
一般来讲，第一半导体器件920可包括本领域已知的任何半导体器件。在一个实施方案中，第一半导体管芯900包括存储器管芯，并且可包括存储器器件诸如三维NAND存储器器件。在例示性示例中，第一半导体器件920可包括绝缘层32和导电层46的竖直交替堆叠，以及竖直地延伸穿过竖直交替堆叠(32,46)的二维存储器开口阵列。导电层46可包括三维NAND存储器器件的字线。
存储器开口填充结构58可形成在每个存储器开口内。存储器开口填充结构58可包括存储器膜和接触该存储器膜的竖直半导体沟道。存储器膜可包括阻挡电介质、隧穿电介质和位于阻挡电介质与隧穿电介质之间的电荷存储材料。该电荷存储材料可包括电荷俘获层(诸如氮化硅层)或多个离散电荷俘获区(诸如电荷俘获层的浮栅或离散部分)。在这种情况下，每个存储器开口填充结构58以及导电层46的相邻部分构成竖直NAND串。另选地，存储器开口填充结构58可包括任何类型的非易失性存储器元件，诸如电阻存储器元件、铁电存储器元件、相变存储器元件等。存储器器件可包括连接到每个竖直半导体沟道的底端的任选的水平半导体沟道层10，以及在第一衬底908与水平半导体沟道层10之间提供电隔离的任选的介电间隔物层910。
导电层46可被图案化以提供平台区，其中每个上覆导电层46具有比任何下层导电层46小的横向范围。可在导电层46上的平台区中形成接触通孔结构(未示出)，以提供到导电层46的电连接。介电材料部分65可围绕每个竖直交替堆叠(32,46)形成，以在相邻的竖直交替堆叠(32,46)之间提供电隔离。
可穿过介电材料部分65、任选的介电间隔物层910和水平半导体沟道层10形成贯穿存储器层级通孔腔。可在每个贯穿存储器层级通孔腔内形成任选的贯穿存储器层级介电衬里486和贯穿存储器层级通孔结构488。每个贯穿存储器层级介电衬里486包含介电材料，诸如氧化硅。每个贯穿存储器层级通孔结构488可直接形成在贯穿衬底通孔结构388中的相应一个贯穿衬底通孔结构上。
第一互连层级介电材料层(290,960)可包括嵌入接触通孔结构和位线982的第一近侧互连层级介电材料层290，以及嵌入位于第一近侧互连层级介电材料层290上方的第一金属互连结构980的子组的第一远侧互连层级介电材料层960。位线982是第一金属互连结构980的子组并可电接触位于存储器开口填充结构58的顶部的半导体沟道上方的漏极区。接触通孔结构接触第一半导体器件的各个节点。一般来讲，第一金属互连结构980可电连接到第一半导体器件920。第一金属互连结构980的近侧子组可位于第一远侧互连层级介电材料层960内。作为第一金属互连结构980的子组的互连金属线和互连金属通孔结构可嵌入在第一远侧互连层级介电材料层960中。在例示性示例中，第一金属互连结构980可包括第一存储器侧金属层级M1和第二存储器侧金属层级M2，该第一存储器侧金属层级包括存储器侧第一层级金属线，该第二存储器侧金属层级包括存储器侧第二层级金属线。
第一近侧互连层级介电材料层290和第一远侧互连层级介电材料层960中的每一者可包含介电材料，诸如未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、介电金属氧化物或它们的组合。第一远侧互连层级介电材料层960可包括一个或多个介电扩散阻挡层(未明确示出)。在这种情况下，嵌入在第一远侧互连层级介电材料层960中的每个介电扩散阻挡层可包含硅碳氮化物(即，碳氮化硅“SiCN”，其也称为碳化硅氮化物)、氮化硅(Si3N4)、氮氧化硅或有效阻挡铜的扩散的任何其他介电材料。在一个实施方案中，嵌入在第一远侧互连层级介电材料层960中的每个介电扩散阻挡层可包含介电常数小于5的介电材料，诸如介电常数为约3.8的SiCN，以减小第一金属互连结构980的RC延迟。每个介电扩散阻挡层可具有在10nm至300nm的范围内的厚度。
至少一个第一边缘密封结构(688,984,986)可穿过介电材料部分65和第一互连层级介电材料层(290,960)围绕第一半导体管芯900的周边形成。例如，可形成竖直地延伸穿过介电材料部分65并任选地穿过第一互连层级介电材料层(290,960)的较低层级的至少一个壕沟沟槽，并且随后可用至少一种金属材料填充该至少一个壕沟沟槽以形成至少一个第一金属壕沟通孔结构688。可形成多个嵌套第一金属壕沟通孔结构688。每个第一金属壕沟通孔结构688沿第一半导体管芯900的周边连续地延伸并完全横向地包封第一半导体器件920。第一金属壕沟通孔结构688中的每个第一金属壕沟通孔结构的整个底表面可接触第一衬底908的顶表面。
至少一个第一边缘密封结构(688,984,986)中的每个第一边缘密封结构可包括金属环结构(984,986)。金属环结构(984,986)可包括至少一个第一通孔层级环结构984，该至少一个第一通孔层级环结构上覆于至少一个第一金属壕沟通孔结构688中的相应一个第一金属壕沟通孔结构并形成在相应金属通孔层级处。另外，每个第一边缘密封结构(688,984,986)中的金属环结构(984,986)可包括至少一个第一线层级环结构986。每个第一线层级环结构986上覆于至少一个第一金属壕沟通孔结构688的相应一个第一金属壕沟通孔结构并形成在相应金属线层级处。一般来讲，每个第一边缘密封结构(688,984,986)包括至少一组连续导电材料部分，该至少一组连续导电材料部分从第一衬底908竖直地延伸到第一互连层级介电材料层(290,960)的顶表面。每个第一边缘密封结构(688,984,986)包括一组连续导电材料部分，该组连续导电材料部分横向地包围第一半导体器件920而没有从中穿过的任何开口。
在一个实施方案中，至少一个第一边缘密封结构(688,984,986)中的每个第一边缘密封结构可包括第一金属壕沟通孔结构688以及提供横向地包围第一半导体器件920的相应连续阻挡层而没有任何横向开口的环结构(984,986)的相应子组。至少一个第一边缘密封结构(688,984,986)中的每个第一边缘密封结构从第一衬底908竖直地延伸到第一远侧互连层级介电材料层980的最顶部表面。在第一边缘密封结构(688,984,986)内的第一金属互连结构980的每个子组可包括至少一个第一线层级环结构986和至少一个第一通孔层级环结构984。每个第一线层级环结构986可在金属线层级处形成为单个连续环形结构，其横向地包封整个第一半导体结构920。每个通孔层级环结构984可在金属通孔层级处形成为单个连续环形结构，其横向地包封整个第一半导体结构920。
第一金属壕沟通孔结构688接触第一衬底908的顶表面的相应环形周边部分并横向地包围第一半导体器件920。金属环结构(984,986)的竖直堆叠从第一金属壕沟通孔结构688中的相应一个第一金属壕沟通孔结构的环形顶表面竖直地延伸到第一互连层级介电材料层(290,960)的最顶部表面。第一边缘密封结构(688,984,986)中的每个第一边缘密封结构可包括：相应第一金属壕沟通孔结构688，该相应第一金属壕沟通孔结构接触第一衬底908的顶表面的相应环形周边部分；以及金属环结构的相应竖直堆叠(984,986)，该相应竖直堆叠从相应第一金属壕沟通孔结构688的环形顶表面竖直地延伸到第一互连层级介电材料层(290,260)的最顶部表面。金属环结构(984,986)中的每个金属环结构可与在相同层级形成的第一金属互连结构980的相应子组同时地形成，并且可具有与第一金属互连结构980中的具有距第一衬底908的相同的竖直分隔距离(即，位于相同层级处)的相应一个第一金属互连结构相同的竖直厚度和相同的材料组成。
参考图2A至图2C，可形成包括第一互连封盖介电扩散阻挡层962和第一焊盘连接层级介电层964的层堆叠。第一互连封盖介电扩散阻挡层962可包含阻挡铜扩散的介电材料。在一个实施方案中，第一互连封盖介电扩散阻挡层962可包含氮化硅、硅碳氮化物、氮氧化硅或它们的堆叠。在一个实施方案中，第一互连封盖介电扩散阻挡层962可包含介电常数小于5的介电材料，诸如介电常数为约3.8的碳化硅氮化物。第一互连封盖介电扩散阻挡层962的厚度可在5nm至50nm的范围内，但是也可采用更小和更大的厚度。
第一焊盘连接层级介电层964可包括未掺杂硅酸盐玻璃(即，氧化硅)、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅或介电金属氧化物，并且/或者基本上由以上项组成。第一焊盘连接层级介电层964的厚度可在100nm至3,000nm的范围内，但是也可采用更小和更大的厚度。第一焊盘连接层级介电层964可具有平坦顶表面。
光致抗蚀剂层(未示出)可施加在第一焊盘连接层级介电层964上方，并且可被光刻地图案化以在上覆于第一金属互连结构980的最顶部金属互连结构的区域中形成离散开口。此外，环形开口可形成在光致抗蚀剂层中的上覆于第一边缘密封结构(688,984,986)的区域中。每个环形开口可形成在金属环结构(984,986)的相应竖直堆叠上方。
可执行各向异性蚀刻过程以将光致抗蚀剂层中的开口的图案转移通过第一焊盘连接层级介电层964和第一互连封盖介电扩散阻挡层962。第一焊盘连接通孔腔穿过第一焊盘连接层级介电层964和第一互连封盖介电扩散阻挡层962在上覆于金属互连结构980和第一边缘密封结构(688,984,986)的区域中形成。第一金属互连结构980中的最顶部金属互连结构的顶表面可在每个第一焊盘连接通孔腔的底部处物理地暴露。可穿过在金属环结构(984,986)的每个竖直堆叠上方的第一焊盘连接层级介电层964和第一互连封盖介电扩散阻挡层962形成壕沟腔。金属环结构(984,986)的顶表面可在每个壕沟腔的底部处物理地暴露。
在一个实施方案中，每个接合焊盘可具有矩形形状或圆角矩形形状，该形状具有平行于第一水平方向hd1和第二水平方向hd2的侧边。每个接合焊盘的沿第一水平方向hd1的尺寸和每个接合焊盘的沿第二水平方向hd2的尺寸在2微米至60微米的范围内。每个第一焊盘连接通孔腔形成在最顶部金属互连结构980中的相应一个最顶部金属互连结构的区域内。
焊盘连接层级金属阻挡层和焊盘连接层级金属填充材料可顺序地沉积在第一焊盘连接通孔腔中。焊盘连接层级金属阻挡层包含导电金属阻挡材料，诸如TiN、TaN和/或WN。导电金属阻挡材料可阻挡铜扩散。焊盘连接层级金属阻挡层的厚度可在4nm至80nm的范围内，诸如8nm至40nm，但是也可采用更小和更大的厚度。焊盘连接层级金属填充材料可包括铜，其可通过采用物理气相沉积的铜晶种层沉积过程与填充第一焊盘连接通孔腔的剩余体积的镀铜过程的组合来沉积。
可通过平坦化过程诸如化学机械平坦化移除上覆于包括第一焊盘连接层级介电层964的顶表面的水平平面的焊盘连接层级金属填充材料和焊盘连接层级金属阻挡层的多余部分。填充第一焊盘连接通孔腔的焊盘连接层级金属填充材料和焊盘连接层级金属阻挡层的剩余部分构成第一焊盘连接通孔结构968。每个第一焊盘连接通孔结构968可包括焊盘连接层级金属阻挡衬里968A和焊盘连接层级金属填充材料部分968B。焊盘连接层级金属阻挡衬里968A是焊盘连接层级金属阻挡层的图案化剩余部分，并且焊盘连接层级金属填充材料部分968B是焊盘连接层级金属填充材料的图案化剩余部分。第一焊盘连接通孔结构968的顶表面可在与第一焊盘连接层级介电层964的顶表面相同的水平平面内。
填充壕沟腔的焊盘连接层级金属填充材料和焊盘连接层级金属阻挡层的剩余部分构成第一焊盘连接层级环结构994。每个第一焊盘连接层级环结构994可包括焊盘连接层级环衬里994A和焊盘连接层级环填充材料部分994B。焊盘连接层级环衬里994A是焊盘连接层级金属阻挡层的图案化剩余部分，并且焊盘连接层级环填充材料部分994B是焊盘连接层级金属填充材料的图案化剩余部分。第一焊盘连接层级环结构994的顶表面可在与第一焊盘连接层级介电层964的顶表面相同的水平平面内。每个第一焊盘连接层级环结构994可结合到第一边缘密封结构(688,984,986)中的下层的一个第一边缘密封结构中。因此，每个第一边缘密封结构(688,984,986,994)可包括第一金属壕沟通孔结构688、至少一个第一通孔层级环结构984、至少一个第一线层级环结构986和第一焊盘连接层级环结构994。
参考图3A至图3C，第一焊盘层级介电层974和任选的第一焊盘层级扩散阻挡层976可形成在第一焊盘连接层级介电层964上方。第一焊盘层级介电层974可包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅或介电金属氧化物，并且/或者基本上由以上项组成。第一焊盘层级介电层974的厚度可在300nm至3,000nm的范围内，但是也可使用更小和更大的厚度。第一焊盘层级介电层974可具有平坦的顶表面。第一焊盘层级扩散阻挡层976包含介电扩散阻挡材料，诸如氮化硅或硅碳氮化物。第一焊盘层级扩散阻挡层976的厚度可在5nm至50nm的范围内，但是也可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加在第一焊盘层级扩散阻挡层976上方并可被光刻地图案化以在第一焊盘连接通孔结构968的每个区域中形成离散开口。换句话说，光致抗蚀剂层中的每个离散开口上覆于第一焊盘连接通孔结构968中的相应一个第一焊盘连接通孔结构。光致抗蚀剂层中的每个离散开口的面积可大于上覆第一焊盘连接通孔结构968的面积。光致抗蚀剂层中的每个离散开口可具有将随后形成的接合焊盘的形状。例如，光致抗蚀剂层中的每个离散开口可具有矩形形状或圆角矩形形状，该形状具有平行于第一水平方向hd1和第二水平方向hd2的侧边。每个开口的沿第一水平方向hd1的尺寸和每个开口的沿第二水平方向hd2的尺寸在2微米至60微米的范围内。
此外，环形开口可形成在光致抗蚀剂层中上覆于第一焊盘连接层级环结构994的区域中。任选地，可穿过光致抗蚀剂层形成多个嵌套环形开口。另外，焊盘形开口可穿过光致抗蚀剂层在光致抗蚀剂层中的每对相邻环形开口之间形成，并且任选地在最内环形开口内部且任选地在最外环形开口外部形成。焊盘形开口可具有与在第一边缘密封结构(688,984,986,994)内部在第一焊盘连接通孔结构968上方形成的离散开口大致相同的尺寸。在一个实施方案中，一行焊盘形开口可形成在每对相邻嵌套环形开口之间。另外，一行焊盘形开口可在第一边缘密封结构(688,984,986,994)中的最内一个第一边缘密封结构内部形成，并且一行焊盘形开口可在第一边缘密封结构(688,984,986,994)中的最外一个第一边缘密封结构外部形成。每行焊盘形开口可沿半导体管芯的周边布置，使得半导体管芯的第一半导体器件920由每行焊盘形开口横向地包封。
可执行各向异性蚀刻过程以将光致抗蚀剂层中的开口的图案转移穿过第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974。第一焊盘腔在由第一边缘密封结构(688,984,986,994)包封的区域内在光致抗蚀剂层中的离散开口下方穿过第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974形成。单个焊盘连接通孔结构968的顶表面可在每个第一焊盘腔的底部处物理地暴露。每个第一焊盘腔可具有矩形或圆角矩形的水平横截面形状，使得每个第一焊盘腔的沿第一水平方向hd1的尺寸在2微米至60微米的范围内，并且每个第一焊盘腔的沿第二水平方向hd2的尺寸在2微米至60微米的范围内。在一个实施方案中，每个第一焊盘腔可具有正方形或圆角正方形的水平横截面形状，使得每个第一焊盘腔的沿第一水平方向hd1的尺寸和每个第一焊盘腔的沿第二水平方向hd2的尺寸是相同的。在这种情况下，每个第一焊盘腔的沿第一水平方向hd1和沿第二水平方向hd2的尺寸可在2微米至60微米的范围内，诸如4微米至30微米。第一焊盘腔的侧壁可以是竖直的，或者可具有相对于竖直方向大于0度且小于30度的锥角(诸如在3度至10度的范围内的锥角)。
可穿过在光致抗蚀剂层中的每个环形开口下方的第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974形成环形腔。环形腔可延伸到第一焊盘连接层级环结构994中的相应一个第一焊盘连接层级环结构的顶表面。第一焊盘连接层级环结构994的环形顶表面可在每个环形腔的底部处物理地暴露。可穿过第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974形成多个嵌套环形腔。另外，可穿过在光致抗蚀剂层中的每个焊盘形开口下方的第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974形成虚设焊盘形腔。一行虚设焊盘形腔可穿过第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974在每对相邻环形腔之间形成，并且任选地在最内环形腔内部且任选地在最外环形腔外部形成。虚设焊盘形腔可具有与在第一边缘密封结构(688,984,986,994)内部在第一焊盘连接通孔结构968上方形成的离散腔大致相同的尺寸。在一个实施方案中，一行虚设焊盘形腔可形成在每对相邻嵌套环形腔之间。另外，一行虚设焊盘形腔可在第一边缘密封结构(688,984,986,994)中的最内一个第一边缘密封结构内部形成，并且一行虚设焊盘形腔可在第一边缘密封结构(688,984,986,994)中的最外一个第一边缘密封结构外部形成。每行虚设焊盘形腔可沿半导体管芯的周边布置，使得半导体管芯的第一半导体器件920由每行虚设焊盘形腔横向地包封。随后可以例如通过灰化移除光致抗蚀剂层。
第一接合焊盘衬里层和第一金属焊盘填充材料可顺序地沉积在第一焊盘腔、环形腔和虚设焊盘形腔中。第一接合焊盘衬里层包含金属氮化物材料，诸如TiN、TaN和/或WN。导电金属阻挡材料可阻挡铜扩散。第一接合焊盘衬里层形成在第一焊盘连接通孔结构968的顶表面上、形成在第一焊盘连接层级环结构994的顶表面上、形成在第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974的侧壁上以及形成在围绕每个虚设焊盘形腔的焊盘连接层级介电层964的顶表面的部分上。第一接合焊盘衬里层的厚度可在4nm至80nm的范围内，诸如8nm至40nm，但是也可采用更小和更大的厚度。第一金属焊盘填充材料可包括铜，其可通过采用物理气相沉积的铜晶种层沉积过程与填充第一焊盘腔的剩余体积的镀铜过程的组合来沉积。
可通过平坦化过程诸如化学机械平坦化移除上覆于包括第一焊盘层级扩散阻挡层976的顶表面的水平平面的第一金属焊盘填充材料和第一接合焊盘衬里层的多余部分。填充第一焊盘腔的第一金属焊盘填充材料和第一接合焊盘衬里层的剩余部分构成第一接合焊盘988。填充环形腔的第一金属焊盘填充材料和第一接合焊盘衬里层的剩余部分构成第一焊盘层级环结构989。填充虚设焊盘形腔的第一金属焊盘填充材料和第一接合焊盘衬里层的每个剩余部分构成第一虚设金属焊盘987。第一虚设金属焊盘987未连接到任何第一金属互连结构980或第一边缘密封结构(688,984,986,994)，并且不接触任何其他金属结构。因此，第一虚设金属焊盘987在该处理步骤处是电浮置的。
每个第一接合焊盘988可包括第一接合焊盘衬里988A和第一金属焊盘填充材料部分988B。第一接合焊盘衬里988A是第一接合焊盘衬里层的图案化剩余部分，并且第一金属焊盘填充材料部分988B是第一金属焊盘填充材料的图案化剩余部分。第一接合焊盘988的顶表面可在与第一焊盘层级扩散阻挡层976的顶表面相同的水平平面内。每个第一焊盘层级环结构989可包括焊盘层级环衬里(未明确示出)和焊盘层级环填充材料部分(未明确示出)。每个第一虚设金属焊盘987可包括第一虚设焊盘衬里(未明确示出)和第一虚设焊盘填充材料部分(未明确示出)。焊盘层级环衬里和第一虚设焊盘衬里可与第一接合焊盘衬里988A具有相同的材料组成和相同的厚度。焊盘层级环填充材料部分和第一虚设焊盘填充材料部分可与第一金属焊盘填充材料部分988B具有相同的材料组成和相同的厚度。
一般来讲，第一接合焊盘988直接在第一焊盘连接通孔结构966的顶表面上形成在第一焊盘腔的剩余体积中。第一接合焊盘988中的每个第一接合焊盘包括第一接合焊盘衬里988A和第一金属焊盘填充材料部分988B并且/或者由以上项组成，该第一接合焊盘衬里包含金属氮化物材料，该第一金属焊盘填充材料部分嵌入在接合焊盘衬里988A中。
每个第一焊盘层级环结构989直接形成在第一边缘密封结构(688,984,986,994)中的相应一个第一边缘密封结构上并与该相应一个第一边缘密封结构电接触，并且结合到第一边缘密封结构(688,984,986,994)中的相应一个第一边缘密封结构中。至少一个第一边缘密封结构(688,984,986,994,989)形成在第一半导体管芯900中。至少一个第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构可从第一衬底908的顶表面竖直地延伸到第一焊盘层级介电层974的最顶部表面，并且可延伸到第一焊盘层级扩散阻挡层976的最顶部表面。嵌入在第一焊盘层级扩散阻挡层976和第一焊盘层级介电层974中的至少一行第一虚设金属焊盘987可位于每对相邻第一边缘密封结构(688,984,986,994,989)之间。一行第一虚设金属焊盘987可形成在第一边缘密封结构(688,984,986,994,989)中的最内一个第一边缘密封结构内部。附加地或另选地，一行第一虚设金属焊盘987可形成在第一边缘密封结构(688,984,986,994,989)中的最外一个第一边缘密封结构外部。
一般来讲，可通过在第一焊盘层级介电层974中形成腔、在腔中的每个腔中同时地沉积至少一种金属材料并从包括第一焊盘层级介电层974的远侧表面的水平平面上方移除该至少一种材料的多余部分来形成第一焊盘层级环结构989、第一虚设金属焊盘987和第一接合焊盘988。这些步骤形成第一边缘密封结构(688,984,986,994,989)，该第一边缘密封结构横向地包围第一半导体器件920并包括第一焊盘层级环结构989。第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构从第一衬底908竖直地延伸到包括第一焊盘层级介电层974的远侧表面和第一接合焊盘988的接合表面的水平平面。一行第一虚设金属焊盘987形成在一对相应第一边缘密封结构(688,984,986,994,989)之间。
在一个实施方案中，第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构包括金属壕沟通孔结构688中的相应一个金属壕沟通孔结构和在金属环结构的竖直堆叠(984,986,994,989)中的相应竖直堆叠。在一个实施方案中，第一边缘密封结构(688,984,986,994,989)横向地包围第一半导体器件920。第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构从第一衬底908竖直地延伸到包括第一焊盘层级介电层974的远侧表面和第一接合焊盘988的接合表面的至少一个水平平面。第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构包括相应第一焊盘层级环结构989，该相应第一焊盘层级环结构围绕第一半导体器件920连续地延伸。至少一行第一虚设金属焊盘987嵌入在第一焊盘层级介电层974中。一行第一虚设金属焊盘987位于一对第一边缘密封结构(688,984,986,994,989)之间。
在一个实施方案中，第一焊盘层级环结构989和第一虚设金属焊盘987具有相同的竖直厚度并具有相同的材料组成。在一个实施方案中，第一接合焊盘988可与第一虚设金属焊盘987具有相同的竖直厚度。在一个实施方案中，第一虚设金属焊盘987的所有侧壁接触第一焊盘层级介电层974，并且第一虚设金属焊盘987的所有底表面接触相应介电表面，该相应介电表面可以是第一焊盘连接层级介电层964的顶表面。
在一个实施方案中，第一焊盘层级环结构989中的每个第一焊盘层级环结构包括平行于第一半导体管芯900的侧壁中的相应一个侧壁的多个直的横向延伸的节段。例如，该直的横向延伸的节段可平行于第一水平方向hd1或第二水平方向hd2。在一个实施方案中，第一接合焊盘988中的每个第一接合焊盘具有相应矩形形状，该相应矩形形状具有在2微米到60微米的范围内的相应长度的侧边，并且第一焊盘层级环结构989中的每个第一焊盘层级环结构具有在第一接合焊盘988的矩形形状的侧边长度平均值的50％至第一接合焊盘988的矩形形状的侧边长度平均值的200％的范围内的均匀宽度。在一个实施方案中，第一边缘密封结构(688,984,986,994,989)电接地到第一衬底908。在一个实施方案中，第一边缘密封结构(688,984,986,994,989)彼此嵌套，而它们之间没有直接接触。
参考图4A至图4C，示出了根据本公开的实施方案的第二半导体管芯700。第二半导体管芯700包括第二衬底708、上覆于第二衬底708的第二半导体器件720、上覆于第二半导体器件720的第二互连层级介电材料层760和嵌入在第二互连层级介电材料层760中的第二金属互连结构780。在一个实施方案中，第二半导体器件720可包括至少一个互补金属氧化物半导体(CMOS)电路，其包括场效应晶体管。在一个实施方案中，第二衬底708可以是第二衬底，诸如具有在500微米至1mm的范围内的厚度的可商购的硅衬底。
一般来讲，第二半导体器件可包括可结合第一半导体管芯900中的第一半导体器件操作以提供增强功能的任何半导体器件。在一个实施方案中，第一半导体管芯900包括存储器管芯，并且第二半导体管芯700包括逻辑管芯，该逻辑管芯包括用于操作存储器管芯内的存储器器件(诸如三维存储器元件阵列)的支持电路(即，周边电路)。在一个实施方案中，第一半导体管芯900可包括三维存储器器件，该三维存储器器件包括三维存储器元件阵列、字线(其可包括导电层46的子组)和位线982，并且第二半导体管芯700的第二半导体器件720可包括用于操作三维存储器元件阵列的周边电路。周边电路可包括：一个或多个字线驱动器电路，该一个或多个字线驱动器电路驱动第一半导体管芯900的三维存储器元件阵列的字线；一个或多个位线驱动器电路，该一个或多个位线驱动器电路驱动第一半导体管芯900的位线982；一个或多个字线解码器电路，该一个或多个字线解码器电路对字线的地址进行解码；一个或多个位线解码器电路，该一个或多个位线解码器电路对位线982的地址进行解码；一个或多个感测放大器电路，该一个或多个感测放大器电路感测第一半导体管芯900的存储器开口填充结构58内的存储器元件的状态；源极电源电路，该源极电源电路向第一半导体管芯900中的水平半导体沟道层10提供电力；数据缓冲器和/或锁存器；以及/或者可用于操作第一半导体管芯900的三维存储器器件的任何其他半导体电路。
第二互连层级介电材料层760可包含介电材料，诸如未掺杂硅酸盐玻璃(例如，氧化硅)、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、介电金属氧化物或它们的组合。在例示性示例中，第二金属互连结构780可包括第一逻辑侧金属层级D1和第二逻辑侧金属层级D2，该第一逻辑侧金属层级包括逻辑侧第一层级金属线，该第二逻辑侧金属层级包括逻辑侧第二层级金属线。
第二互连层级介电材料层760可包括一个或多个介电扩散阻挡层(未明确示出)。在这种情况下，嵌入在第二互连层级介电材料层760中的每个介电扩散阻挡层可包含硅碳氮化物(SiCN)、氮化硅(Si3N4)、氮氧化硅或有效阻挡铜的扩散的任何其他介电材料。在一个实施方案中，嵌入在第二互连层级介电材料层760中的每个介电扩散阻挡层可包含介电常数小于5的介电材料(诸如介电常数为约3.8的SiCN)，以减小第一金属互连结构980的RC延迟。每个介电扩散阻挡层可具有在10nm至300nm的范围内的厚度。可以与第一半导体管芯900相同的方式穿过第二互连层级介电材料层760围绕第二半导体管芯700的周边形成至少一个边缘密封结构(未示出)。第二半导体管芯700中的至少一个边缘密封结构中的每个边缘密封结构可包括金属壕沟通孔结构、至少一个通孔层级环结构和至少一个线层级环结构。第二半导体管芯700中的每个边缘密封结构包括一组连续导电材料部分，该组连续导电材料部分横向地包围第二半导体器件720而没有从中穿过的任何开口。第二半导体管芯700中的至少一个边缘密封结构中的每个边缘密封结构从第二衬底708竖直地延伸到第二互连层级介电材料层780的顶表面。
至少一个第二边缘密封结构(588,784,786)可穿过第二互连层级介电材料层760围绕第二半导体管芯700的周边形成。可执行用于形成第一边缘密封结构(688,984,986)的处理步骤，同时进行任何所需的修改以形成第二边缘密封结构(588,784,786)。每个第二边缘密封结构(588,784,786)可包括第二金属壕沟通孔结构588、至少一个第二通孔层级环结构784和至少一个第二线层级环结构786。
可在第二半导体管芯700上执行图2A至图2C的处理步骤，其中对光刻图案进行修改以形成焊盘连接层级结构。具体地，包括第二互连封盖介电扩散阻挡层762和第二焊盘连接层级介电层764的层堆叠可形成在第二互连层级介电材料层760上方。
可穿过第二互连封盖介电扩散阻挡层762和第二焊盘连接层级介电层764的层堆叠形成第二焊盘连接通孔结构768和第二焊盘连接层级环结构794。每个第二焊盘连接通孔结构768可包括焊盘连接层级金属阻挡衬里768A和焊盘连接层级金属填充材料部分768B。每个第二焊盘连接通孔结构768可形成在第二金属互连结构780中的最顶部金属互连结构中的相应一个最顶部金属互连结构上。
至少一个第二焊盘连接层级环结构794可形成在相应第二边缘密封结构(588,784,786)上，并且可结合到相应第二边缘密封结构(588,784,786)中。因此，每个第二边缘密封结构(588,784,786,794)可包括第二金属壕沟通孔结构588、至少一个第二通孔层级环结构784、至少一个第二线层级环结构786和第二焊盘连接层级环结构794。
随后，第二焊盘层级介电层774和任选的第二焊盘层级扩散阻挡层776可形成在第二焊盘连接层级介电层764上。第二焊盘层级介电层774可包括未掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅或介电金属氧化物，并且/或者基本上由以上项组成。第二焊盘层级介电层774的厚度可在300nm至3,000nm的范围内，但是也可使用更小和更大的厚度。第二焊盘层级介电层774可具有平坦的顶表面。第二焊盘层级扩散阻挡层776包含介电扩散阻挡材料，诸如氮化硅或硅碳氮化物。第二焊盘层级扩散阻挡层776的厚度可在5nm至50nm的范围内，但是也可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可施加在第二焊盘层级扩散阻挡层776上方并可被光刻地图案化以在第二焊盘连接通孔结构768的每个区域中形成离散开口。换句话说，光致抗蚀剂层中的每个离散开口上覆于第二焊盘连接通孔结构768中的相应一个第二焊盘连接通孔结构。光致抗蚀剂层中的每个离散开口的面积可大于上覆第二焊盘连接通孔结构768的面积。光致抗蚀剂层中的每个离散开口可具有将随后形成的接合焊盘的形状。例如，光致抗蚀剂层中的每个离散开口可具有矩形形状或圆角矩形形状，该形状具有平行于第二水平方向hd1和第二水平方向hd2的侧边。每个开口的沿第二水平方向hd1的尺寸和每个开口的沿第二水平方向hd2的尺寸在2微米至50微米的范围内。
此外，环形开口可形成在光致抗蚀剂层中上覆于第二焊盘连接层级环结构794的区域中。可穿过光致抗蚀剂层形成多个嵌套环形开口。另外，焊盘形开口可穿过光致抗蚀剂层在光致抗蚀剂层中的每对相邻环形开口之间形成，并且任选地在最内环形开口内部且任选地在最外环形开口外部形成。焊盘形开口可具有与在第二边缘密封结构(588,784,786,794)内部在第二焊盘连接通孔结构768上方形成的离散开口大致相同的尺寸。在一个实施方案中，一行焊盘形开口可形成在每对相邻嵌套环形开口之间。另外，一行焊盘形开口可在第二边缘密封结构(588,784,786,794)中的最内一个第二边缘密封结构内部形成，并且一行焊盘形开口可在第二边缘密封结构(588,784,786,794)中的最外一个第二边缘密封结构外部形成。每行焊盘形开口可沿半导体管芯的周边布置，使得半导体管芯的第二半导体器件720由每行焊盘形开口横向地包封。
可执行各向异性蚀刻过程以将光致抗蚀剂层中的开口的图案转移穿过第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774。第二焊盘腔在由第二边缘密封结构(588,784,786,794)包封的区域内在光致抗蚀剂层中的离散开口下方穿过第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774形成。单个焊盘连接通孔结构768的顶表面可在每个第二焊盘腔的底部处物理地暴露。每个第二焊盘腔可具有矩形或圆角矩形的水平横截面形状，使得每个第二焊盘腔的沿第二水平方向hd1的尺寸在2微米至50微米的范围内，并且每个第二焊盘腔的沿第二水平方向hd2的尺寸在2微米至50微米的范围内。在一个实施方案中，每个第二焊盘腔可具有正方形或圆角正方形的水平横截面形状，使得每个第二焊盘腔的沿第二水平方向hd1的尺寸和每个第二焊盘腔的沿第二水平方向hd2的尺寸是相同的。在这种情况下，每个第二焊盘腔的沿第二水平方向hd1和沿第二水平方向hd2的尺寸可在2微米至50微米的范围内，诸如4微米至30微米。第二焊盘腔的侧壁可以是竖直的，或者可具有相对于竖直方向大于0度且小于30度的锥角(诸如在3度至10度的范围内的锥角)。
可穿过在光致抗蚀剂层中的每个环形开口下方的第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774形成环形腔。环形腔可延伸到第二焊盘连接层级环结构794中的相应一个第二焊盘连接层级环结构的顶表面。第二焊盘连接层级环结构794的环形顶表面可在每个环形腔的底部处物理地暴露。可穿过第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774形成多个嵌套环形腔。另外，可穿过在光致抗蚀剂层中的每个焊盘形开口下方的第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774形成虚设焊盘形腔。一行虚设焊盘形腔可穿过第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774在每对相邻环形腔之间形成，并且任选地在最内环形腔内部且任选地在最外环形腔外部形成。虚设焊盘形腔可具有与在第二边缘密封结构(588,784,786,794)内部在第二焊盘连接通孔结构768上方形成的离散腔大致相同的尺寸。在一个实施方案中，一行虚设焊盘形腔可形成在每对相邻嵌套环形腔之间。另外，一行虚设焊盘形腔可在第二边缘密封结构(588,784,786,794)中的最内一个第二边缘密封结构内部形成，并且一行虚设焊盘形腔可在第二边缘密封结构(588,784,786,794)中的最外一个第二边缘密封结构外部形成。每行虚设焊盘形腔可沿半导体管芯的周边布置，使得半导体管芯的第二半导体器件720由每行虚设焊盘形腔横向地包封。随后可以例如通过灰化移除光致抗蚀剂层。
第二接合焊盘衬里层和第二金属焊盘填充材料可顺序地沉积在第二焊盘腔、环形腔和虚设焊盘形腔中。第二接合焊盘衬里层包含金属氮化物材料，诸如TiN、TaN和/或WN。导电金属阻挡材料可阻挡铜扩散。第二接合焊盘衬里层形成在第二焊盘连接通孔结构768的顶表面上、形成在第二焊盘连接层级环结构794的顶表面上、形成在第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774的侧壁上以及形成在围绕每个虚设焊盘形腔的第二焊盘连接层级介电层764的顶表面的部分上。第二接合焊盘衬里层的厚度可在4nm至80nm的范围内，诸如8nm至40nm，但是也可采用更小和更大的厚度。第二金属焊盘填充材料可包括铜，其可通过采用物理气相沉积的铜晶种层沉积过程与填充第二焊盘腔的剩余体积的镀铜过程的组合来沉积。
可通过平坦化过程诸如化学机械平坦化移除上覆于包括第二焊盘层级扩散阻挡层776的顶表面的水平平面的第二金属焊盘填充材料和第二接合焊盘衬里层的多余部分。填充第二焊盘腔的第二金属焊盘填充材料和第二接合焊盘衬里层的剩余部分构成第二接合焊盘788。填充环形腔的第二金属焊盘填充材料和第二接合焊盘衬里层的剩余部分构成第二焊盘层级环结构789。填充焊盘腔的第二金属焊盘填充材料和第二接合焊盘衬里层的每个剩余部分构成第二虚设金属焊盘787。第二虚设金属焊盘787未连接到任何第二金属互连结构780或第二边缘密封结构(588,784,786,794)，并且不接触任何其他金属结构。因此，第二虚设金属焊盘787在该处理步骤处是电浮置的。
每个第二接合焊盘788可包括第二接合焊盘衬里788A和第二金属焊盘填充材料部分788B。第二接合焊盘衬里788A是第二接合焊盘衬里层的图案化剩余部分，并且第二金属焊盘填充材料部分788B是第二金属焊盘填充材料的图案化剩余部分。第二接合焊盘788的顶表面可在与第二焊盘层级扩散阻挡层776的顶表面相同的水平平面内。每个第二焊盘层级环结构789可包括焊盘层级环衬里(未明确示出)和焊盘层级环填充材料部分(未明确示出)。每个第二虚设金属焊盘787可包括第二虚设焊盘衬里(未明确示出)和第二虚设焊盘填充材料部分(未明确示出)。焊盘层级环衬里和第二虚设焊盘衬里可与第二接合焊盘衬里788A具有相同的材料组成和相同的厚度。焊盘层级环填充材料部分和第二虚设焊盘填充材料部分可与第二金属焊盘填充材料部分788B具有相同的材料组成和相同的厚度。
一般来讲，第二接合焊盘788直接在第二焊盘连接通孔结构766的顶表面上形成在第二焊盘腔的剩余体积中。第二接合焊盘788中的每个第二接合焊盘包括第二接合焊盘衬里788A和第二金属焊盘填充材料部分788B并且/或者由以上项组成，该第二接合焊盘衬里包含金属氮化物材料，该第二金属焊盘填充材料部分嵌入在第二接合焊盘衬里788A中。
每个第二焊盘层级环结构789直接形成在第二边缘密封结构(588,784,786,794)中的相应一个第二边缘密封结构上并与该相应一个第二边缘密封结构电接触，并且结合到第二边缘密封结构(588,784,786,794)中的相应一个第二边缘密封结构中。至少一个第二边缘密封结构(588,784,786,794,789)形成在第二半导体管芯700中。至少一个第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构可从第二衬底708的顶表面至少竖直地延伸到第二焊盘层级介电层774的最顶部表面，并且可延伸到第二焊盘层级扩散阻挡层776的最顶部表面。嵌入在第二焊盘层级扩散阻挡层776和第二焊盘层级介电层774中的至少一行第二虚设金属焊盘787可位于每对相邻第二边缘密封结构(588,784,786,794,789)之间。一行第二虚设金属焊盘787可形成在第二边缘密封结构(588,784,786,794,789)中的最内一个第二边缘密封结构内部。附加地或另选地，一行第二虚设金属焊盘787可形成在第二边缘密封结构(588,784,786,794,789)中的最外一个第二边缘密封结构外部。
一般来讲，可通过在第二焊盘层级介电层774中形成腔、在腔中的每个腔中同时地沉积至少一种金属材料并从包括第二焊盘层级介电层774的远侧表面的水平平面上方移除该至少一种材料的多余部分来形成第二焊盘层级环结构789、第二虚设金属焊盘787和第二接合焊盘788。这些步骤形成第二边缘密封结构(588,784,786,794,789)，该第二边缘密封结构横向地包围第二半导体器件720并包括第二焊盘层级环结构789。第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构从第二衬底708竖直地延伸到包括第二焊盘层级介电层774的远侧表面和第二接合焊盘788的接合表面的水平平面。一行第二虚设金属焊盘787形成在一对相应第二边缘密封结构(588,784,786,794,789)之间。
在一个实施方案中，第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构包括金属壕沟通孔结构588中的相应一个金属壕沟通孔结构和在金属环结构的竖直堆叠(784,786,794,789)中的相应竖直堆叠。在一个实施方案中，第二边缘密封结构(588,784,786,794,789)横向地包围第二半导体器件720。第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构从第二衬底708至少竖直地延伸到包括第二焊盘层级介电层774的远侧表面和第二接合焊盘788的接合表面的水平平面。第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构包括相应第二焊盘层级环结构789，该相应第二焊盘层级环结构围绕第二半导体器件720连续地延伸。至少一行第二虚设金属焊盘787嵌入在第二焊盘层级介电层774中。一行第二虚设金属焊盘787位于一对第二边缘密封结构(588,784,786,794,789)之间。
在一个实施方案中，第二焊盘层级环结构789和第二虚设金属焊盘787具有相同的竖直厚度并具有相同的材料组成。在一个实施方案中，第二接合焊盘788可与第二虚设金属焊盘787具有相同的竖直厚度。在一个实施方案中，第二虚设金属焊盘787的所有侧壁接触第二焊盘层级介电层774，并且第二虚设金属焊盘787的所有底表面接触相应介电表面，该相应介电表面可以是第二焊盘连接层级介电层764的顶表面。
在一个实施方案中，第二焊盘层级环结构789中的每个第二焊盘层级环结构包括平行于第二半导体管芯700的侧壁中的相应一个侧壁的多个直的横向延伸的节段。例如，该直的横向延伸的节段可平行于第二水平方向hd1或第二水平方向hd2。在一个实施方案中，第二接合焊盘788中的每个第二接合焊盘具有相应矩形形状，该相应矩形形状具有在2微米到50微米的范围内的相应长度的侧边，并且第二焊盘层级环结构789中的每个第二焊盘层级环结构具有在第二接合焊盘788的矩形形状的侧边长度平均值的50％至第二接合焊盘788的矩形形状的侧边长度平均值的200％的范围内的均匀宽度。在一个实施方案中，第二边缘密封结构(588,784,786,794,789)电接地到第二衬底708。在一个实施方案中，第二边缘密封结构(588,784,786,794,789)彼此嵌套，而彼此之间没有直接接触。
第二接合焊盘788可以第一接合焊盘988的图案的镜像图案布置。每个第二焊盘层级环结构789可形成在对应于一行相应第一虚设金属焊盘987的镜像区域的相应区域内。每行第二虚设金属焊盘787可形成在对应于相应第一焊盘层级环结构989的镜像区域的相应区域内。
参考图5，包括多个第一半导体管芯900的第一晶片1900和包括多个第二半导体管芯700的第二晶片1700可彼此对准以进行接合。每个第二接合焊盘788面对第一接合焊盘988中的相应一个第一接合焊盘。每对相面对的第一接合焊盘988和第二接合焊盘788可对准以使第一接合焊盘988与第二接合焊盘788之间的面积重叠最大化。如果第一接合焊盘988和第二接合焊盘788具有不同面积，则在一对相面对的第一接合焊盘988和第二接合焊盘788之间的每个重叠面积可与在一对相面对的第一接合焊盘988和第二接合焊盘788之间的更小接合焊盘的面积相同。如果第一接合焊盘988和第二接合焊盘788具有相同面积，则在一对相面对的第一接合焊盘988和第二接合焊盘788之间的重叠面积可在第一接合焊盘988的面积(其与第二接合焊盘788的面积相同)的90％至100％的范围内，诸如95％至100％。
另外，每对相面对的第一半导体管芯900和第二半导体管芯700可对准，使得每个第二焊盘层级环结构789面对一行相应第一虚设金属焊盘987，并且每行第二虚设金属焊盘787面对相应第一焊盘层级环结构989。
参考图6A至图6E，每对相面对的第一半导体管芯900和第二半导体管芯700可彼此接触，使得每个第一接合焊盘988接触第二接合焊盘788中的相应一个第二接合焊盘，在两者间具有相应面积重叠。第一半导体管芯900和第二半导体管芯700的组件在250摄氏度到400摄氏度的范围内的高温下退火，以在成对相面对的相应第一接合焊盘988和相应第二接合焊盘788之间的每个界面上引起铜扩散。在高温下的退火过程的持续时间可在5分钟至2小时的范围内，但是也可采用更短或更长的退火持续时间。每对相面对的第一接合焊盘988和第二接合焊盘788在高温下的退火过程期间彼此接合。可形成包括第一半导体管芯900和第二半导体管芯700的第一示例性接合结构。
根据本公开的方面，每行第一虚设金属焊盘987接合到第二边缘密封结构(588,784,786,794,789)中的相应一个第二边缘密封结构。例如，每行第一虚设金属焊盘987可接合到第二焊盘层级环结构789。每个第一边缘密封结构(688,984,986,994,989)可接合到一行相应第二虚设金属焊盘787。例如，每个第一焊盘层级环结构989可接合到相应第二虚设金属焊盘787。每个第一焊盘层级环结构989可接触第二焊盘层级介电层974的水平表面。每个第二焊盘层级环结构789可接触第一焊盘层级介电层974的水平表面。
第一边缘密封结构(688,984,986,994,989)可电连接到(即，电短接到)第一衬底908。第二边缘密封结构(588,784,786,794,789)可电连接到第二衬底708。在图6E中所示的另选实施方案中，第一衬底908可用第一背侧介电层930、导电材料层932、第二背侧介电层940和第三背侧介电层950的组合替换。在这种情况下，第一边缘密封结构(688,984,986,994,989)可电连接到导电材料层932。在例示性示例中，第一背侧介电层930可包含氧化硅，导电材料层932可包含重掺杂半导体材料或金属材料(诸如TiN、TaN、WN、W、Mo、Ru、Co和/或它们的组合)，第二背侧介电层940可包含氧化硅和氮化硅的组合，并且第三背侧介电层950可包含聚酰亚胺(PI)。
参考图7，可通过研磨、抛光、各向异性蚀刻或各向同性蚀刻从背侧使第一衬底908减薄。减薄过程可继续，直到移除贯穿衬底衬里386的水平部分，并且物理地暴露贯穿衬底通孔结构388的水平表面。一般来讲，通过减薄可以为存储器管芯的衬底的第一衬底908的背侧，可物理地暴露贯穿衬底通孔结构388的端表面。在减薄之后的第一衬底908的厚度可在1微米至30微米的范围内，诸如2微米至15微米，但是也可采用更小和更大的厚度。
参考图8，背侧绝缘层934可形成在第一衬底908的背侧上。背侧绝缘层934包含绝缘材料，诸如氧化硅。背侧绝缘层934的厚度可在50nm至500nm的范围内，但是也可采用更小和更大的厚度。光致抗蚀剂层(未示出)可施加在背侧绝缘层934上方，并且可被光刻地图案化以在贯穿衬底通孔结构388的区域上方形成开口。可执行蚀刻过程以穿过在光致抗蚀剂层中的每个开口下方的背侧绝缘层934形成通孔腔。贯穿衬底通孔结构388的顶表面可穿过背侧绝缘层934在每个通孔腔的底部处物理地暴露。
至少一种金属材料可沉积到穿过背侧绝缘层934的开口中并沉积在背侧绝缘层934的平坦表面上方以形成金属材料层。至少一种金属材料可包括铜、铝、钌、钴、钼和/或可通过物理气相沉积、化学气相沉积、电镀、真空蒸发或其他沉积方法沉积的任何其他金属材料。例如，金属氮化物衬里材料(诸如TiN、TaN或WN)可直接沉积在贯穿衬底通孔结构388的物理暴露的表面上、沉积在穿过背侧绝缘层934的开口的侧壁上以及沉积在背侧绝缘层934的物理暴露的平坦表面上方。金属氮化物衬里材料的厚度可在10nm至100nm的范围内，但是也可采用更小和更大的厚度。可在金属氮化物衬里材料上方沉积至少一种金属填充材料，诸如铜或铝。在一个实施方案中，至少一种金属填充材料可包括高导电金属层(诸如铜层或铝层)的堆叠和用于将焊球接合在其上的凸块下冶金(UBM)层堆叠。示例性UBM层堆叠包括但不限于Al/Ni/Au堆叠、Al/Ni/Cu堆叠、Cu/Ni/Au堆叠、Cu/Ni/Pd堆叠、Ti/Ni/Au堆叠、Ti/Cu/Ni/Au堆叠、Ti-W/Cu堆叠、Cr/Cu堆叠和Cr/Cu/Ni堆叠。在背侧绝缘层934的平坦水平表面上方的金属材料层的厚度可在0.5微米至10微米的范围内，诸如1微米至5微米，但是也可采用更小和更大的厚度。
至少一种金属填充材料和金属材料层随后可被图案化以形成离散背侧接合焊盘936，从而接触贯穿衬底通孔结构388中的相应一个贯穿衬底通孔结构。背侧接合焊盘936可用作外部接合焊盘，其可用于将第一半导体管芯900和第二半导体管芯700内的各个节点电连接到外部节点，诸如封装衬底上的接合焊盘或另一个半导体管芯的C4接合焊盘。例如，焊料材料部分938可形成在背侧接合焊盘936上，并且可执行C4接合过程或引线接合过程以将背侧接合焊盘936电连接到外部电有源节点。
一般来讲，背侧接合焊盘936可形成在第一半导体管芯900(其可以是存储器管芯)的背侧表面上，该背侧表面位于第一接合焊盘988与第二接合焊盘788之间的接合界面的相对侧上。贯穿衬底通孔结构388可竖直地延伸穿过第一半导体管芯900，并且可在背侧接合焊盘936与接合焊盘(988,788)的子组之间提供电连接。
图9A至图9J示出了根据本公开的各种实施方案的接合组件的周边区域的另选构型。图9A至图9J中的各个箭头指示阻挡湿气或污染物从第一半导体管芯900和第二半导体管芯700的接合组件外部进入到包含第一半导体器件920或第二半导体器件720的区域中的第一焊盘层级扩散阻挡层976和第二焊盘层级扩散阻挡层776的部分。接合组件的各种构型通过采用虚设金属焊盘(987,787)来减少湿气和污染物的侵入，采用该虚设金属焊盘会增加用于湿气和污染物的扩散路径。接合组件的各种构型还减小高频操作的噪声效应。
参考图9A，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的三个第二边缘密封结构并通过省略第一虚设金属焊盘987来从图8的示例性结构得到示例性结构的第一另选构型。在这种情况下，第二焊盘层级环结构789的水平表面可接触第一焊盘层级扩散阻挡层976。
参考图9B，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的三个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构并通过省略第一虚设金属焊盘987来从图8的示例性结构得到示例性结构的第二另选构型。在这种情况下，第二焊盘层级环结构789的水平表面可接触第一焊盘层级扩散阻挡层976。
参考图9C，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构、不包括第一焊盘层级环结构的一个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的三个第二边缘密封结构并通过省略第一虚设金属焊盘987来从图8的示例性结构得到示例性结构的第三另选构型。
参考图9D，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的三个第一边缘密封结构、包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构和不包括第二焊盘层级环结构并接触一行第二虚设金属焊盘787的第二边缘密封结构并通过省略第一虚设金属焊盘987来从图8的示例性结构得到示例性结构的第四另选构型。
参考图9E，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构、不包括第一焊盘层级环结构并接触一行相应第一虚设金属焊盘987的第一边缘密封结构中的两个第一边缘密封结构、包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构和不包括第二焊盘层级环结构的第二边缘密封结构中的两个第二边缘密封结构并通过省略第二虚设金属焊盘787来从图8的示例性结构得到示例性结构的第五另选构型。
参考图9F，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的三个第二边缘密封结构并通过省略第二虚设金属焊盘787来从图8的示例性结构得到示例性结构的第六另选构型。在这种情况下，第一焊盘层级环结构989的水平表面可接触第二焊盘层级扩散阻挡层776。
参考图9G，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的三个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构并通过省略第二虚设金属焊盘787来从图8的示例性结构得到示例性结构的第七另选构型。在这种情况下，第一焊盘层级环结构989的水平表面可接触第二焊盘层级扩散阻挡层776。
参考图9H，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构、不包括第一焊盘层级环结构并接触一行第一虚设金属焊盘987的一个第一边缘密封结构和包括相应第二焊盘层级环结构789的第二边缘密封结构中的三个第二边缘密封结构并通过省略第二虚设金属焊盘787来从图8的示例性结构得到示例性结构的第八另选构型。
参考图9I，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的三个第一边缘密封结构、包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构和不包括第二焊盘层级环结构的第二边缘密封结构并通过省略第二虚设金属焊盘787来从图8的示例性结构得到示例性结构的第九另选构型。
参考图9J，可通过采用包括相应第一焊盘层级环结构989的第一边缘密封结构中的两个第一边缘密封结构、不包括第一焊盘层级环结构的第一边缘密封结构中的两个第一边缘密封结构、包括相应第二焊盘层级环结构789的第二边缘密封结构中的两个第二边缘密封结构和不包括第二焊盘层级环结构并接触一行相应第二虚设金属焊盘787的第二边缘密封结构中的两个第二边缘密封结构并通过省略第一虚设金属焊盘987来从图8的示例性结构得到示例性结构的第十另选构型。
参考所有附图并根据本公开的各种实施方案，提供了包括第一半导体管芯(其可以是如上所述的第一半导体管芯900或第二半导体管芯700)的结构。序数仅指类似元素的叙述次序，并且不是任何元素的专有名词的部分。第一半导体管芯(900或700)包括：第一半导体器件(920或720)，该第一半导体器件位于第一衬底(908或708)上方；第一互连层级介电层{(290,960)或760}，该第一互连层级介电层嵌入第一金属互连结构(980或780)并位于第一半导体器件(920或720)上方；第一焊盘层级介电层(974或774)，该第一焊盘层级介电层嵌入第一接合焊盘(988或788)并位于第一互连层级介电层{(290,960)或760}上方；第一边缘密封结构{(688,984,986,994,989)或(588,784,786,794,789)}，该第一边缘密封结构横向地包围第一半导体器件(920或720)，其中第一边缘密封结构{(688,984,986,994,989)或(588,784,786,794,789)}中的每个第一边缘密封结构从第一衬底(908或708)竖直地延伸到包括第一接合焊盘(988或788)的接合表面的水平平面，并且包括围绕第一半导体器件(920或720)连续地延伸的相应第一焊盘层级环结构(989或789)；以及至少一行第一虚设金属焊盘(987或787)，该至少一行第一虚设金属焊盘嵌入第一焊盘层级介电层(974或774)中。第一虚设金属焊盘未电连接到第一边缘密封结构或第一金属互连结构。
在一个实施方案中，每行第一虚设金属焊盘(987或787)位于一对相应第一边缘密封结构{(688,984,986,994,989)或(588,784,786,794,789)}之间。
第一半导体管芯900和第二半导体管芯700的接合组件中的第一半导体管芯900内的第一边缘密封结构(688,984,986,994,989)中的每个第一边缘密封结构从第一衬底908竖直地延伸到包括第一接合焊盘988与第二接合焊盘788之间的接合界面的水平平面。第一半导体管芯900和第二半导体管芯700的接合组件中的第二半导体管芯700内的第二边缘密封结构(588,784,786,794,789)中的每个第二边缘密封结构从第二衬底{708或(730,732,740,750)}竖直地延伸到包括第一接合焊盘988与第二接合焊盘788之间的接合界面的水平平面。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种结构，所述结构包括第一半导体管芯，其中所述第一半导体管芯包括：
第一半导体器件，所述第一半导体器件位于第一衬底上；
第一互连层级介电层，所述第一互连层级介电层嵌入第一金属互连结构并位于所述第一半导体器件上方；
第一焊盘层级介电层，所述第一焊盘层级介电层嵌入第一接合焊盘并位于所述第一互连层级介电层上方；
第一边缘密封结构，所述第一边缘密封结构横向地包围所述第一半导体器件，其中所述第一边缘密封结构中的每个第一边缘密封结构从所述第一衬底竖直地延伸到包括所述第一接合焊盘的接合表面的水平平面，并且包括相应第一焊盘层级环结构，所述相应第一焊盘层级环结构围绕所述第一半导体器件连续地延伸；和
至少一行第一虚设金属焊盘，所述至少一行第一虚设金属焊盘嵌入在所述第一焊盘层级介电层中，其中所述第一虚设金属焊盘未电连接到所述第一边缘密封结构或所述第一金属互连结构。
2.根据权利要求1所述的结构，其中每行第一虚设金属焊盘位于一对相应第一边缘密封结构之间。
3.根据权利要求1所述的结构，其中：
所述第一焊盘层级环结构和所述第一虚设金属焊盘具有相同的竖直厚度并具有相同的材料组成；并且
所述第一接合焊盘具有与所述第一虚设金属焊盘相同的竖直厚度。
4.根据权利要求1所述的结构，其中所述第一边缘密封结构中的每个第一边缘密封结构包括：
相应金属壕沟通孔结构，所述相应金属壕沟通孔结构接触所述第一衬底的顶表面的相应环形周边部分；和
金属环结构的相应竖直堆叠，所述相应竖直堆叠从所述相应金属壕沟通孔结构的环形顶表面竖直地延伸到所述相应第一焊盘层级环结构的底表面。
5.根据权利要求4所述的结构，其中所述金属环结构中的每个金属环结构与所述第一金属互连结构中的具有距所述第一衬底的相同的竖直分隔距离的相应一个第一金属互连结构具有相同的竖直厚度和相同的材料组成。
6.根据权利要求1所述的结构，其中所述第一边缘密封结构彼此嵌套，而它们之间没有直接接触。
7.根据权利要求1所述的结构，其中：
所述第一虚设金属焊盘的所有侧壁接触所述第一焊盘层级介电层；并且
所述第一虚设金属焊盘的所有底表面接触相应介电表面。
8.根据权利要求1所述的结构，其中所述第一焊盘层级环结构中的每个第一焊盘层级环结构包括平行于所述第一半导体管芯的侧壁中的相应一个侧壁的多个直的横向延伸的节段。
9.根据权利要求1所述的结构，其中：
所述第一接合焊盘中的每个第一接合焊盘具有相应矩形形状，所述相应矩形形状具有在2微米至60微米的范围内的相应长度的侧边；并且
所述第一焊盘层级环结构中的每个第一焊盘层级环结构具有在所述第一接合焊盘的所述矩形形状的侧边长度平均值的50％至所述第一接合焊盘的所述矩形形状的所述侧边长度平均值的200％的范围内的均匀宽度。
10.根据权利要求1所述的结构，其中所述第一边缘密封结构电接地到所述第一衬底。
11.根据权利要求1所述的结构，还包括第二半导体管芯，所述第二半导体管芯包括：
第二半导体器件，所述第二半导体器件位于第二衬底上方；
第二焊盘层级介电层，所述第二焊盘层级介电层嵌入第二接合焊盘并位于所述第二衬底上方；
至少一行第二虚设金属焊盘，所述至少一行第二虚设金属焊盘嵌入在所述第二焊盘层级介电层中，其中每行第二虚设金属焊盘通过金属到金属接合接合到所述第一边缘密封结构中的相应一个第一边缘密封结构。
12.根据权利要求11所述的结构，其中所述第二半导体管芯包括第二边缘密封结构，所述第二边缘密封结构横向地包围所述第二半导体器件并包括相应第二焊盘层级环结构，所述相应第二焊盘层级环结构围绕所述第二半导体器件连续地延伸，其中所述第二边缘密封结构中的每个第二边缘密封结构从所述第二衬底竖直地延伸到包括所述第一接合焊盘与所述第二接合焊盘之间的接合界面的水平平面。
13.根据权利要求12所述的结构，其中每行第一虚设金属焊盘接合到所述第二边缘密封结构中的相应一个第二边缘密封结构。
14.根据权利要求12所述的结构，其中所述第二边缘密封结构中的每个第二边缘密封结构包括：
相应金属壕沟通孔结构，所述相应金属壕沟通孔结构接触所述第二衬底的水平表面的相应环形周边部分；和
金属环结构的相应竖直堆叠，所述相应竖直堆叠从所述相应金属壕沟通孔结构的环形顶表面竖直地延伸到所述相应第二焊盘层级环结构的水平表面。
15.一种形成结构的方法，所述方法包括通过以下操作形成第一半导体管芯：
在第一衬底上方形成第一半导体器件；
在所述第一半导体器件上方形成嵌入第一金属互连结构的第一互连层级介电层；以及
在所述第一互连层级介电层上方形成嵌入第一接合焊盘的第一焊盘层级介电层、包括第一焊盘层级环结构的第一边缘密封结构和至少一行第一虚设金属焊盘，
其中：
所述第一边缘密封结构横向地包围所述第一半导体器件；
所述第一边缘密封结构中的每个第一边缘密封结构从所述第一衬底竖直地延伸到包括所述第一接合焊盘的接合表面的水平平面；并且
一行第一虚设金属焊盘形成在一对第一边缘密封结构之间。
16.根据权利要求15所述的方法，其中通过在所述第一焊盘层级介电层中形成腔、在所述腔中的每个腔中同时地沉积至少一种金属材料并从包括所述第一焊盘层级介电层的所述远侧表面的所述水平平面上方移除所述至少一种材料的多余部分来形成所述第一焊盘层级环结构、所述第一虚设金属焊盘和所述第一接合焊盘。
17.根据权利要求15所述的方法，还包括
形成金属壕沟通孔结构，所述金属壕沟通孔结构接触所述第一衬底的顶表面的相应环形周边部分并横向地包围所述第一半导体器件；以及
形成金属环结构的竖直堆叠，所述竖直堆叠从所述金属壕沟通孔结构中的相应一个金属壕沟通孔结构的环形顶表面竖直地延伸到所述第一互连层级介电材料层的最顶部表面，
其中所述第一边缘密封结构中的每个第一边缘密封结构包括所述金属壕沟通孔结构中的相应一个金属壕沟通孔结构和在金属环结构的所述竖直堆叠中的相应竖直堆叠。
18.根据权利要求15所述的方法，还包括：
通过在第二衬底上方形成第二半导体器件、在所述第二半导体器件上方形成第二焊盘层级介电层以及在所述第二焊盘层级介电层中形成第二接合焊盘和至少一行第二虚设金属焊盘来形成第二半导体管芯；以及
将所述第二半导体管芯接合到所述第一半导体管芯，使得每行第二虚设金属焊盘通过金属到金属接合接合到所述第一边缘密封结构中的相应一个第一边缘密封结构。
19.根据权利要求18所述的方法，其中：
所述方法还包括在所述第二半导体管芯中形成第二边缘密封结构；
所述第二边缘密封结构中的每个第二边缘密封结构包括相应第二焊盘层级环结构，所述相应第二焊盘层级环结构围绕所述第二半导体器件连续地延伸；并且
所述第二边缘密封结构中的每个第二边缘密封结构从所述第二衬底竖直地延伸到包括所述第一金属焊盘与所述第二金属焊盘之间的接合界面的水平平面。
20.根据权利要求19所述的方法，其中每行第一虚设金属焊盘接合到所述第二边缘密封结构中的相应一个第二边缘密封结构。
CN202080080031.6A 2020-05-20 2020-12-28 包含虚设金属焊盘的半导体管芯及其形成方法 Pending CN114746997A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/879,146 US11322466B2 (en) 2020-05-20 2020-05-20 Semiconductor die containing dummy metallic pads and methods of forming the same
US16/879,146 2020-05-20
PCT/US2020/067193 WO2021236165A1 (en) 2020-05-20 2020-12-28 Semiconductor die containing dummy metallic pads and methods of forming the same

Publications (1)

Publication Number Publication Date
CN114746997A true CN114746997A (zh) 2022-07-12

Family

ID=78609271

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080080031.6A Pending CN114746997A (zh) 2020-05-20 2020-12-28 包含虚设金属焊盘的半导体管芯及其形成方法

Country Status (3)

Country Link
US (1) US11322466B2 (zh)
CN (1) CN114746997A (zh)
WO (1) WO2021236165A1 (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239238B2 (en) 2019-10-29 2022-02-01 Intel Corporation Thin film transistor based memory cells on both sides of a layer of logic devices
JP2021136271A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置およびその製造方法
JP7487320B2 (ja) * 2020-04-14 2024-05-20 長江存儲科技有限責任公司 バックサイド相互接続構造を備える３次元メモリデバイス
US11817305B2 (en) 2020-08-28 2023-11-14 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US11862569B2 (en) * 2020-08-28 2024-01-02 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US20220068820A1 (en) * 2020-08-28 2022-03-03 Micron Technology, Inc. Front end of line interconnect structures and associated systems and methods
US11594506B2 (en) * 2020-09-23 2023-02-28 Advanced Semiconductor Engineering, Inc. Semiconductor package
US11756886B2 (en) * 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies
KR20220099268A (ko) * 2021-01-06 2022-07-13 에스케이하이닉스 주식회사 반도체 다이 본딩 구조
US11749611B2 (en) * 2021-02-01 2023-09-05 Qualcomm Incorporated Package with a substrate comprising periphery interconnects
US20220352044A1 (en) * 2021-04-22 2022-11-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
WO2023219720A1 (en) * 2022-05-09 2023-11-16 Sandisk Technologies Llc Bonded assembly containing bonding pads with metal oxide barriers and methods for forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US10319635B2 (en) 2017-05-25 2019-06-11 Sandisk Technologies Llc Interconnect structure containing a metal slilicide hydrogen diffusion barrier and method of making thereof
US10381373B2 (en) 2017-06-16 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device having a buried source line extending to scribe line and method of making thereof
US10312201B1 (en) 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10700028B2 (en) 2018-02-09 2020-06-30 Sandisk Technologies Llc Vertical chip interposer and method of making a chip assembly containing the vertical chip interposer
US10115681B1 (en) 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
US10354987B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10354980B1 (en) 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US10381362B1 (en) 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
US10707228B2 (en) 2018-08-21 2020-07-07 Sandisk Technologies Llc Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same

Also Published As

Publication number Publication date
US11322466B2 (en) 2022-05-03
WO2021236165A1 (en) 2021-11-25
US20210366855A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
US11322466B2 (en) Semiconductor die containing dummy metallic pads and methods of forming the same
US11444039B2 (en) Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
KR102508698B1 (ko) 유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 그의 형성 방법
US11037908B2 (en) Bonded die assembly containing partially filled through-substrate via structures and methods for making the same
US11211370B2 (en) Bonded assembly with vertical power and control signal connection adjacent to sense amplifier regions and methods of forming the same
US11201139B2 (en) Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
KR102545478B1 (ko) 자기 정렬 확산 배리어 층들을 포함하는 접합 패드 및 그 형성 방법
KR102518791B1 (ko) 산화 장벽을 포함하는 접합된 조립체 및 그 형성 방법
CN113228249B (zh) 用于提高穿衬底通孔结构的可靠性的多孔阻挡层及其形成方法
US11450624B2 (en) Semiconductor die including diffusion barrier layers embedding bonding pads and methods of forming the same
US11335671B2 (en) Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11562975B2 (en) Bonded assembly employing metal-semiconductor bonding and metal-metal bonding and methods of forming the same
US11309301B2 (en) Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US20220093555A1 (en) Bonded assembly including interconnect-level bonding pads and methods of forming the same
US11342244B2 (en) Bonded assembly of semiconductor dies containing pad level across-die metal wiring and method of forming the same
US11758730B2 (en) Bonded assembly of a memory die and a logic die including laterally shifted bit-line bonding pads and methods of forming the same
CN114730701A (zh) 包括嵌入接合焊盘的扩散阻挡层的半导体裸片及其形成方法
CN117296142A (zh) 包括含有接合层级介电层的气隙的接合组件及其形成方法
US11145628B1 (en) Semiconductor structure containing reentrant shaped bonding pads and methods of forming the same
US20230253353A1 (en) Bonded assembly containing different size opposing bonding pads and methods of forming the same
CN118251760A (zh) 包含不同尺寸的相对接合焊盘的接合组件及其形成方法
CN114762106A (zh) 含有凹状接合焊盘的半导体结构及其形成方法
CN114830326A (zh) 包括双面管芯间接合连接的堆叠式管芯组件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination