KR20220099268A - 반도체 다이 본딩 구조 - Google Patents

반도체 다이 본딩 구조 Download PDF

Info

Publication number
KR20220099268A
KR20220099268A KR1020210001299A KR20210001299A KR20220099268A KR 20220099268 A KR20220099268 A KR 20220099268A KR 1020210001299 A KR1020210001299 A KR 1020210001299A KR 20210001299 A KR20210001299 A KR 20210001299A KR 20220099268 A KR20220099268 A KR 20220099268A
Authority
KR
South Korea
Prior art keywords
bonding pad
structures
top bonding
lower top
width
Prior art date
Application number
KR1020210001299A
Other languages
English (en)
Inventor
원나빈
김종훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210001299A priority Critical patent/KR20220099268A/ko
Priority to US17/324,973 priority patent/US11876052B2/en
Priority to CN202110896931.4A priority patent/CN114725049A/zh
Publication of KR20220099268A publication Critical patent/KR20220099268A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805Shape
    • H01L2224/08052Shape in top view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805Shape
    • H01L2224/08052Shape in top view
    • H01L2224/08053Shape in top view being non uniform along the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805Shape
    • H01L2224/08057Shape in side view
    • H01L2224/08058Shape in side view being non uniform along the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/07Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081Disposition
    • H01L2224/0812Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06513Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06517Bump or bump-like direct electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06524Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06541Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06596Structural arrangements for testing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이, 상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함하는 반도체 다이 본딩 구조가 설명된다. 상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩될 수 있다. 상기 하부 연결 구조체들과 상기 상부 연결 구조체들이 직접적으로 본딩될 수 있다. 상기 하부 연결 구조체들은 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖는 하부 탑 본딩 패드 구조체들을 포함할 수 있다. 상기 상부 연결 구조체들은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖는 상부 바텀 본딩 패드 구조체들을 포함할 수 있다. 상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직할 수 있다. 상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 클 수 있다.

Description

반도체 다이 본딩 구조{Semiconductor Dice Bonding Structure}
본 특허 문헌은 반도체 다이 본딩 구조 및 반도체 다이 스택에 관한 것으로, 보다 상세하게는 증가된 면적을 가진 패드 구조체를 포함하는 반도체 다이 본딩 구조 및 반도체 다이 스택에 관한 것이다.
다양한 전자 제품에서 광대역 및 고용량을 위하여 복수 개의 반도체 다이들이 본딩 및 스택된 반도체 다이 본딩 구조들 및 반도체 다이 스택 구조들이 제안되었다.
본 발명의 실시예들이 해결하고자 하는 과제는, 강화된 본딩력을 가진 하이브리드 본딩 구조의 반도체 다이 본딩 구조 및 반도체 다이 스택을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 다이 본딩 구조는 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이; 상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함할 수 있다. 상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩될 수 있다. 상기 하부 연결 구조체들과 상기 상부 연결 구조체들이 직접적으로 본딩될 수 있다. 상기 하부 연결 구조체들은 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖는 하부 탑 본딩 패드 구조체들을 포함할 수 있다. 상기 상부 연결 구조체들은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖는 상부 바텀 본딩 패드 구조체들을 포함할 수 있다. 상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직할 수 있다. 상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 다이 본딩 구조는 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이; 상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함할 수 있다. 각 상기 하부 연결 구조체들은 하부 관통 비아 플러그, 상기 하부 관통 비아 플러그의 측면을 감싸는 하부 관통 비아 배리어 층, 및 상기 하부 관통 비아 배리어 층의 측면을 감싸는 하부 관통 비아 라이너 층을 포함하는 하부 관통 비아 구조체; 하부 탑 본딩 패드 베이스, 상기 하부 탑 본딩 패드 베이스 상의 하부 탑 본딩 패드 배리어 층, 및 상기 하부 탑 본딩 패드 배리어 층 상의 하부 탑 본딩 패드 바디를 포함하는 하부 탑 본딩 패드 구조체를 포함할 수 있다. 상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩될 수 있다. 각 상기 하부 탑 본딩 패드 구조체와 각 상기 상부 연결 구조체가 본딩될 수 있다. 상기 하부 연결 구조체들의 상면들은 각각, 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 가질 수 있다. 상기 상부 연결 구조체들의 하면들은 각각, 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 가질 수 있다. 상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직할 수 있다. 상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 두 배 이상 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 다이 본딩 구조는 하부 다이 및 상기 하부 다이 상에 적층된 상부 다이를 포함할 수 있다. 상기 하부 다이는 하부 기판; 상기 하부 기판의 활성면 상의 하부 층간 절연층; 상기 하부 층간 절연층 상의 하부 배선 절연층; 상기 하부 배선 절연층 상의 하부 탑 본딩 절연층; 상기 하부 기판 및 상기 하부 층간 절연층을 수직으로 관통하는 하부 관통 비아 구조체들; 및 상기 하부 관통 비아 구조체들 상의 하부 탑 본딩 패드 구조체들을 포함할 수 있다. 상기 상부 다이는 상부 기판; 상기 상부 기판의 비-활성면 상의 상부 패시베이션 층; 상기 상부 패시베이션 층의 하면 상의 상부 바텀 본딩 절연층; 및 상기 상부 기판, 상기 상부 패시베이션층, 및 상기 상부 바텀 본딩 절연층을 수직으로 관통하는 상부 관통 비아 구조체들을 포함할 수 있다. 상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩될 수 있다. 각 상기 하부 탑 본딩 패드 구조체들과 각 상기 상부 관통 비아 구조체들이 직접적으로 본딩될 수 있다. 각 상기 하부 탑 본딩 패드 구조체들은 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 가질 수 있다. 각 상기 상부 관통 비아 구조체들은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 가질 수 있다. 상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직할 수 있다. 상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 클 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 다이 본딩 구조는 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이; 상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함할 수 있다. 상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩될 수 있다. 각 상기 하부 연결 구조체들과 각 상기 상부 연결 구조체들이 수직으로 정렬되어 직접적으로 본딩될 수 있다. 상기 하부 연결 구조체들과 상기 상부 연결 구조체들은 각각, 제1 수평 방향으로 나란하게 배열될 수 있다. 각 상기 하부 연결 구조체들의 상면은 상기 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 가질 수 있다. 각 상기 상부 연결 구조체들의 하면은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 가질 수 있다. 상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직할 수 있다. 상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 클 수 있다.
본 발명의 실시예들에 의하면, 하이브리드 본딩 구조의 반도체 다이 스택 구조 및 본딩 구조에서, 전도성 구소 요소들의 본딩이 강화될 수 있다. 따라서, 반도체 시스템의 성능이 안정화될 수 있고 개선될 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 반도체 다이 본딩 구조들을 개략적으로 도시한 측단면도이다.
도 2a는 도 1a의 A 영역을 확대한 도면이고, 도 2b는 도 1b의 B 영역을 확대한 도면이다.
도 3a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 관통 비아 구조체들의 상부 관통 비아 플러그들의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 3b는 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 관통 비아 구조체들의 상부 관통 비아 플러그들의 본딩 구조를 보이는 사시도이다.
도 4a 내지 4d는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 관통 비아 구조체들의 상부 관통 비아 플러그들의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 5a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 구조체들의 상부 바텀 본딩 패드 바디들의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 5b는 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 구조체들의 상부 바텀 본딩 패드 바디들의 본딩 구조를 보이는 사시도이다.
도 6a 내지 6d는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 구조체들의 상부 바텀 본딩 패드 바디들의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 7a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 바디들과 상부 관통 비아 플러그들의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 7b는 하부 탑 본딩 패드 바디들과 상부 관통 비아 플러그들의 본딩 구조를 보이는 사시도이다.
도 8a 내지 8e는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 관통 비아 구조체들의 상부 관통 비아 플러그들의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 9a 및 9b는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 바디들의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 9b는 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 바디들의 본딩 구조를 보이는 사시도이다.
도 10a 내지 10e는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들의 하부 탑 본딩 패드 바디들과 상부 바텀 본딩 패드 구조체들의 상부 바텀 본딩 패드 바디들의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 11은 본 개시의 일 실시예에 의한 반도체 소자 스택을 개략적으로 도시한 측단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 반도체 다이 본딩 구조들(100A, 100B)을 개략적으로 도시한 측단면도이다. 도 1a를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이 본딩 구조(100A)는 하이브리드 본딩 방법으로 본딩된 하부 다이(110L) 및 상부 다이(110U)를 포함할 수 있다. 하부 다이(110L)는 하부 연결 구조체(120L)를 포함할 수 있고, 상부 다이(110U)는 상부 연결 구조체(120U)를 포함할 수 있다. 하부 연결 구조체(120L) 및 상부 연결 구조체(120U)는 전도체를 포함할 수 있다. 하부 연결 구조체(120L)와 상부 연결 구조체(120U)는 전기적으로 연결되도록 본딩될 수 있다. 하부 연결 구조체(120L)는 하부 관통 비아 구조체(50L) 및 하부 탑 본딩 패드 구조체(60L)를 포함할 수 있고, 상부 연결 구조체(120U)는 상부 관통 비아 구조체(50U) 및 상부 탑 본딩 패드 구조체(60U)를 포함할 수 있다. 하부 연결 구조체(120L)는 하부 비아 패드(55L) 및 하부 배선 비아(56L)를 더 포함할 수 있고, 상부 연결 구조체(120U)는 상부 비아 패드(55U) 및 상부 배선 비아(56U)를 더 포함할 수 있다. 일 실시예에서, 상부 연결 구조체(120U)는 상부 탑 본딩 패드 구조체(60U)를 포함하지 않을 수도 있다.
하부 다이(110L)는 베이스 다이, 로직 소자, 메모리 소자 또는 기타 반도체 소자들 중 하나를 포함할 수 있다. 베이스 다이는 내부의 로직 회로 및 테스트 회로, 하면 상의 범프들(미도시)을 포함할 수 있다. 일 실시예에서, 하부 다이(110L)는 인터포저 또는 패키지 기판을 포함할 수 있다. 로직 소자는 칩 셋 회로, 컨트롤 회로, 또는 시그널 프로세서를 포함할 수 있다. 메모리 소자는 DRAM, SRAM, ReRAM, PcRAM, MRAM, NOR Flash, 또는 NAND Flash 같은 휘발성 또는 비휘발성 반도체 메모리를 포함할 수 있다. 상부 다이(110U)는 로직 소자, 메모리 소자, 또는 기타 반도체 소자들 중 하나를 포함할 수 있다.
하부 연결 구조체(120L)는 하부 다이(110L)를 수직으로 관통할 수 있고, 상부 연결 구조체(120U)는 상부 다이(110U)를 수직으로 관통할 수 있다. 하부 관통 비아 구조체(50L)와 상부 관통 비아 구조체(50U)는 하부 탑 본딩 패드 구조체(60L)를 통하여 전기적으로 연결될 수 있다. 하부 비아 패드(55L) 및 하부 배선 비아(56L)는 하부 관통 비아 구조체(50L)와 하부 탑 본딩 패드 구조체(60L) 사이에 배치되어 하부 관통 비아 구조체(50L)와 하부 탑 본딩 패드 구조체(60L)를 전기적으로 연결할 수 있다. 상부 비아 패드(55U) 및 상부 배선 비아(56U)는 상부 관통 비아 구조체(50U)와 상부 바텀 본딩 패드 구조체(66U) 사이에 배치되어 상부 관통 비아 구조체(50U)와 상부 바텀 본딩 패드 구조체(66U)를 전기적으로 연결할 수 있다. 하부 탑 본딩 패드 구조체(60L)의 상면은 하부 다이(110L)의 상면과 공면(coplanar)일 수 있다. 상부 탑 본딩 패드 구조체(60U)의 상면은 상부 다이(110U)의 상면과 공면일 수 있다. 일 실시예에서, 상부 탑 본딩 구조체(60U)는 생략될 수 있다. 하부 탑 본딩 패드 구조체(60L)와 상부 관통 비아 구조체(50U)가 직접적으로 접촉 및 본딩될 수 있다. 하부 다이(110L) 아래에 추가적인 다이가 더 배치될 수 있고, 상부 다이(110U) 위에 추가적인 다이가 더 배치될 수 있다.
도 1b를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이 본딩 구조(100B)는 하부 다이(110L) 및 상부 다이(110U)를 포함할 수 있다. 하부 다이(110L)는 하부 연결 구조체(120L)를 포함할 수 있고, 상부 다이(110U)는 상부 연결 구조체(120U)를 포함할 수 있다. 하부 연결 구조체(120L)는 하부 관통 비아 구조체(50L), 하부 탑 본딩 패드 구조체(60L), 하부 바텀 본딩 패드 구조체(66L)를 포함할 수 있다. 상부 연결 구조체(120U)는 상부 관통 비아 구조체(50U), 상부 탑 본딩 패드 구조체(60U), 상부 바텀 본딩 패드 구조체(66U)를 포함할 수 있다. 하부 바텀 본딩 패드 구조체(66L)는 하부 관통 비아 구조체(50L)의 하부에 배치될 수 있다. 하부 바텀 본딩 패드 구조체(66L)의 하면은 하부 다이(110L)의 하면과 공면일 수 있다. 상부 바텀 본딩 패드 구조체(66U)는 상부 관통 비아 구조체(50U)의 하부에 배치될 수 있다. 상부 바텀 본딩 패드 구조체(66U)의 하면은 상부 다이(110U)의 하면과 공면일 수 있다. 하부 탑 본딩 패드 구조체(60L)와 상부 바텀 본딩 패드 구조체(66U)가 직접적으로 접촉 및 본딩될 수 있다. 일 실시예에서, 하부 바텀 본딩 패드 구조체(66L)는 생략될 수 있다.
도 2a는 도 1a의 A 영역을 확대한 도면이다. 도 2a를 참조하면, 본 개시의 일 실시예에 의한 반도체 다이 본딩 구조(100A)는 하이브리드 본딩 방법에 의해 본딩된 하부 다이(110L) 및 상부 다이(110U)를 포함할 수 있다.
하부 다이(110L)는 하부 기판(11), 하부 층간 절연층(21), 하부 배선 절연층(31), 하부 탑 본딩 절연층(41), 하부 연결 구조(120L)를 포함할 수 있다. 하부 연결 구조(120L)는 하부 관통 비아 구조체(50L), 하부 비아 패드(55L), 하부 배선 비아(56L), 하부 탑 본딩 패드 구조체(60L)를 포함할 수 있다.
하부 기판(11)은 실리콘(Si) 층, 화합물 반도체 층, 에피택셜 성장한 반도체 층, 또는 기타 다양한 반도체 층들 중 하나를 포함할 수 있다.
하부 층간 절연층(21)은 하부 기판(11)의 활성면(11S) 상에 형성될 수 있다. 트랜지스터가 하부 기판(11)의 활성면(11S) 상에 형성될 수 있다. 하부 배선 절연층(31)은 하부 층간 절연층(21) 상에 형성될 수 있다. 하부 층간 절연층(21) 및 하부 배선 절연층(31)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 기타 무기 절연물 중 하나 이상을 포함할 수 있다.
하부 탑 본딩 절연층(41)은 실리콘 산화물(SiO2)을 포함할 수 있다. 일 실시예에서, 하부 탑 본딩 절연층(41)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화 질화물(SiCN) 중 하나 이상을 포함할 수도 있다. 하부 탑 본딩 절연층(41)은 하부 탑 본딩 패드 구조체(60L)의 측면들을 감쌀 수 있다.
하부 관통 비아 구조체(50L)는 하부 기판(11) 및 하부 층간 절연층(21)을 수직으로 관통할 수 있다. 하부 관통 비아 구조체(50L)는 하부 관통 비아 플러그(51L), 하부 관통 비아 배리어 층(52L), 하부 관통 비아 라이너 층(53L)을 포함할 수 있다. 하부 관통 비아 플러그(51L)는 필라(pillar) 모양의 전도체를 포함할 수 있다. 일 실시예에서, 하부 관통 비아 플러그(51L)는 구리(Cu), 텅스텐(W), 또는 알루미늄(Al) 같은 금속을 포함할 수 있다. 하부 관통 비아 배리어 층(52L)은 하부 관통 비아 플러그(51L)의 측면을 감싸는 원통 모양을 가질 수 있다. 하부 관통 비아 배리어 층(52L)은 배리어 금속층을 포함할 수 있다. 예를 들어, 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 금속 화합물을 포함할 수 있다. 하부 관통 비아 배리어 층(52L)은 내부의 티타늄 질화물(TiN) 층 및 외부의 탄탈륨 질화물(TaN) 층을 포함하는 이중층 구조일 수 있다. 일 실시예에서, 하부 관통 비아 배리어 층(52L)은 내부의 탄탈륨 질화물(TaN) 층 및 외부의 티타늄 질화물(TiN) 층을 포함하는 이중층 구조일 수도 있다. 일 실시예에서, 하부 관통 비아 배리어 층(52L)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 중 하나를 포함하는 단층 구조일 수 있다. 하부 관통 비아 라이너 층(53L)은 하부 관통 비아 배리어 층(52L)의 측면을 감싸는 원통 모양을 가질 수 있다. 하부 관통 비아 라이너 층(53L)은 하부 관통 비아 플러그(51L) 및 하부 관통 비아 배리어 층(52L)을 하부 기판(11)과 전기적으로 절연하기 위한 절연물을 포함할 수 있다. 예를 들어, 하부 관통 비아 라이너 층(53L)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화질화물(SiCN) 같은 절연성 물질들 중 하나를 포함할 수 있다.
하부 비아 패드(55L)는 하부 층간 절연층(21)과 하부 배선 절연층(31) 사이 및 하부 관통 비아 구조체(55L)와 하부 배선 비아(56L) 사이에 형성될 수 있다. 하부 비아 패드(55L)는 하부 관통 비아 구조체(50L)의 상단과 접촉할 수 있다. 예를 들어, 하부 비아 패드(55L)는 하부 관통 비아 구조체(50L)의 하부 관통 비아 플러그(51L)의 상단, 하부 관통 비아 배리어 층(52L)의 상단, 하부 관통 비아 라이너 층(53L)의 상단과 직접적으로 접촉할 수 있다. 하부 비아 패드(55L)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 티타늄 질화물(TiN) 같은 금속성 물질을 포함할 수 있다.
하부 배선 비아(56L)는 하부 배선 절연층(31)을 수직으로 관통하여 하부 비아 패드(55L) 및 하부 관통 비아 구조체(50L) 사이에 형성될 수 있다. 하부 배선 비아(56L)는 하부 비아 패드(55L)의 상면 및 하부 관통 비아 구조체(50L)의 하면과 접촉할 수 있다. 즉, 하부 배선 비아(56L)는 하부 비아 패드(55L)와 하부 관통 비아 구조체(50L)를 전기적으로 연결할 수 있다. 하부 배선 비아(56L)는 텅스텐(W), 알루미늄(Al), 구리(Cu), 또는 티타늄 질화물(TiN) 같은 금속성 물질을 포함할 수 있다.
하부 탑 본딩 패드 구조체(60L)는 하부 배선 절연층(31) 상에 배치될 수 있다. 하부 탑 본딩 패드 구조체(60L)는 하부 탑 본딩 패드 베이스(61L), 하부 탑 본딩 패드 베이스(61L) 상의 하부 탑 본딩 패드 배리어 층(62L), 하부 탑 본딩 패드 배리어 층(62L) 상의 하부 탑 본딩 패드 바디(63L)를 포함할 수 있다. 하부 탑 본딩 패드 베이스(61L)는 알루미늄(Al) 같은 금속을 포함할 수 있다. 하부 탑 본딩 패드 배리어 층(62L)은 티타늄 질화물(TiN) 또는 탄탈륨 질화물(TaN) 같은 배리어 금속을 포함할 수 있다. 일 실시예에서, 하부 탑 본딩 패드 배리어 층(62L)은 하부의 배리어 금속 층 및 상부의 씨드 층을 포함할 수 있다. 씨드 층은 구리(Cu) 또는 니켈(Ni) 같이 도금 공정을 위한 씨드 금속을 포함할 수 있다. 하부 탑 본딩 패드 바디(63L)는 구리(Cu) 또는 기타 금속들 중 하나 이상을 포함할 수 있다.
상부 다이(110U)는 상부 기판(12), 상부 패시베이션 층(26), 상부 바텀 본딩 절연층(46), 상부 연결 구조(도 1a의 120U)를 포함할 수 있다. 상부 연결 구조(120U)는 상부 관통 비아 구조체(50U)를 포함할 수 있다.
상부 기판(12)은 실리콘(Si) 층, 화합물 반도체 층, 에피택셜 성장한 반도체 층, 또는 기타 다양한 반도체 층들 중 하나를 포함할 수 있다.
상부 패시베이션 층(26)은 상부 기판(12)의 하면, 즉 비-활성면(12S) 상에 형성될 수 있다. 비-활성면(12S)은 트랜지스터가 형성되지 않은 면이고 활성면과 반대 면일 수 있다. 상부 패시베이션 층(26)은 실리콘 질화물(SiN) 또는 실리콘 산화물(SiO2) 중 하나 이상을 포함할 수 있다.
상부 바텀 본딩 절연층(46)은 실리콘 산화물(SiO2)을 포함할 수 있다. 일 실시예에서, 상부 바텀 본딩 절연층(46)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 실리콘 탄화 질화물(SiCN) 중 하나 이상을 포함할 수도 있다. 상부 바텀 본딩 절연층(46)과 하부 탑 본딩 절연층(41)은 동일한 물질을 포함할 수 있다. 상부 바텀 본딩 절연층(46)은 상부 관통 비아 구조체(50U)의 측면을 감쌀 수 있다.
상부 관통 비아 구조체(50U)는 상부 기판(12) 및 상부 패시베이션 층(26)을 수직으로 관통할 수 있다. 상부 관통 비아 구조체(50U)는 상부 관통 비아 플러그(51U), 상부 관통 비아 배리어 층(52U), 상부 관통 비아 라이너 층(53U)을 포함할 수 있다. 상부 관통 비아 플러그(51U)는 필라(pillar) 형상의 전도체를 포함할 수 있다. 일 실시예에서, 상부 관통 비아 플러그(51U)는 하부 관통 비아 플러그(51L)와 동일한 물질을 포함할 수 있다. 상부 관통 비아 배리어 층(52U)은 상부 관통 비아 플러그(51U)의 측면을 감싸는 원통 모양을 가질 수 있다. 상부 관통 비아 배리어 층(52U)은 하부 관통 비아 배리어 층(52L)과 동일한 물질을 포함할 수 있다. 상부 관통 비아 라이너 층(53U)은 상부 관통 비아 배리어 층(52U)의 측면을 감싸는 원통 모양을 가질 수 있다. 상부 관통 비아 라이너 층(53U)은 상부 관통 비아 플러그(51U) 및 상부 관통 비아 배리어 층(52U)을 상부 기판(12)과 전기적으로 절연하기 위한 절연물을 포함할 수 있다. 상부 관통 비아 라이너 층(53U)은 하부 관통 비아 라이너 층(53L)과 동일한 물질을 포함할 수 있다.
하부 탑 본딩 패드 구조체(60L)의 하부 탑 본딩 패드 바디(63L)와 상부 관통 비아 구조체(50U)의 하단부가 직접적으로 접촉할 수 있다. 예를 들어, 하부 탑 본딩 패드 바디(63L)와 상부 관통 비아 플러그(51U)가 직접적으로 본딩되어 전기적으로 연결될 수 있다. 상부 바텀 본딩 절연층(46)과 하부 탑 본딩 절연층(41)이 직접적으로 접촉하여 본딩될 수 있다. 상부 관통 비아 구조체(50U)와 하부 탑 본딩 패드 구조체(60L) 사이의 계면과 상부 바텀 본딩 절연층(46)과 하부 탑 본딩 절연층(41) 사이의 계면은 공면일 수 있다.
하부 다이(110L)는 상부 다이(110U)의 상부 패시베이션 층(26)에 해당하는 하부 패시베이션 층(미도시) 및 상부 바텀 본딩 절연층(46)에 해당하는 하부 바텀 본딩 절연층(미도시)을 더 포함할 수 있다.
상부 다이(110U)는 하부 다이(110L)의 하부 층간 절연층(21)에 해당하는 상부 층간 절연층(미도시), 하부 배선 절연층(31)에 해당하는 상부 배선 절연층(미도시), 하부 탑 본딩 절연층(41)에 해당하는 상부 탑 본딩 절연층(미도시), 하부 비아 패드(55L)에 해당하는 상부 비아 패드(미도시), 하부 배선 비아(56L)에 해당하는 상부 배선 비아(미도시), 및 하부 탑 본딩 패드 구조체(60L)에 해당하는 상부 탑 본딩 패드 구조체(미도시)를 더 포함할 수 있다.
도 2b는 도 1b의 B 영역을 확대한 도면이다. 도 2b를 참조하면, 본 개시의 일 실시예에 의한 반도체 본딩 다이 구조(100B)는 하이브리드 본딩 방법에 의해 본딩된 하부 다이(110L) 및 상부 다이(110U)를 포함할 수 있다.
하부 다이(110L)는 하부 기판(11), 하부 층간 절연층(21), 하부 배선 절연층(31), 하부 탑 본딩 절연층(41), 하부 연결 구조(120L)를 포함할 수 있다. 하부 연결 구조(120L)는 하부 관통 비아 구조체(50L), 비아 패드(55L), 배선 비아(56L), 하부 탑 본딩 패드 구조체(60L)를 포함할 수 있다.
상부 다이(110U)는 상부 기판(12), 상부 패시베이션 층(26), 상부 바텀 본딩 절연층(46), 상부 연결 구조체(도 1b의 120U)를 포함할 수 있다. 상부 연결 구조(120U)는 상부 관통 비아 구조체(50U) 및 상부 바텀 본딩 패드 구조체(66U)를 포함할 수 있다. 상부 바텀 본딩 패드 구조체(66U)는 상부 바텀 본딩 패드 배리어 층(67U) 및 상부 바텀 본딩 패드 바디(68U)를 포함할 수 있다. 상부 바텀 본딩 패드 배리어 층(67U)은 상부 관통 비아 구조체(50U)의 하면 상에 직접적으로 형성될 수 있다. 즉, 상부 바텀 본딩 패드 배리어 층(67U)은 상부 관통 비아 구조체(50U)의 하단부와 접촉할 수 있다. 상부 바텀 본딩 패드 바디(68U)는 상부 바텀 본딩 패드 배리어 층(67U)의 하면 상에 형성되어 하부 탑 본딩 패드 구조체(60L)의 하부 탑 본딩 패드 바디(63L)와 직접적으로 접촉 및 본딩될 수 있다. 상부 바텀 본딩 절연층(46)은 상부 바텀 본딩 패드 구조체(66U)의 측면들을 감쌀 수 있다. 상부 바텀 본딩 패드 구조체(66U)와 하부 탑 본딩 패드 구조체(60L) 사이의 계면과 상부 바텀 본딩 절연층(46)과 하부 탑 본딩 절연층(41) 사이의 계면은 공면일 수 있다.
구체적으로 도시되지 않았으나, 하부 다이(110L)는 상부 바텀 본딩 패드 구조체(66U)에 대응하는 하부 바텀 본딩 패드 구조체를 더 포함할 수 있고, 상부 다이(110U)는 하부 탑 본딩 패드 구조체(60L)에 대응하는 상부 탑 본딩 패드 구조체를 더 포함할 수 있다. 또한, 하부 다이(110L)는 상부 패시베이션 층(46)에 해당하는 하부 패시베이션 층을 더 포함할 수 있고, 상부 다이(110U)는 하부 층간 절연층(21), 하부 배선 절연층(31), 하부 비아 패드(55L)에 해당하는 상부 층간 절연층, 상부 배선 절연층, 상부 비아 패드를 더 포함할 수 있다. 설명되지 않은 구성 요소들은 도 2a를 참조하면 이해될 수 있을 것이다. 하부 다이(110L)는 상부 다이(110U)의 상부 바텀 본딩 패드 구조체(66U)에 해당하는 하부 바텀 본딩 패드 구조체(미도시)를 더 포함할 수 있다.
도 3a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체들(50U)의 상부 관통 비아 플러그들(51U)의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 3b는 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체들(50U)의 상부 관통 비아 플러그들(51U)의 본딩 구조를 보이는 사시도이다.
도 3a 및 3b를 참조하면, 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체들(50U)의 상부 관통 비아 플러그들(51U)이 서로 본딩되도록 중첩 및 정렬될 수 있다.
상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 각각, 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L)은 제1 수평 방향(D1)으로 나란하게(side-by-side) 배열될 수 있다. 하부 탑 본딩 패드 바디들(63L)은 제2 수평 방향(D2)으로 늘어진(elongated) 사각형 모양을 가질 수 있다. 일 실시예에서, 하부 탑 본딩 패드 바디들(63L)의 코너부들은 라운드질 수 있다. 일 실시예에서, 하부 탑 본딩 패드 바디들(63L)의 코너부들은 모따기된 모양(chamfered shape)을 가질 수 있다. 상부 관통 비아 플러그들(51U)도 제1 수평 방향(D1)으로 나란하게 배열될 수 있다. 상부 관통 비아 플러그들(51U)은 원 모양 또는 사각형 모양을 가질 수 있다. 일 실시예에서, 상부 관통 비아 플러그들(51U)의 코너부들도 라운드지거나 모따기 될 수 있다.
하부 탑 본딩 패드 바디들(63L) 제1 수평 방향(D1)의 제1 폭(W1) 및 제2 수평 방향(D2)의 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다. 예를 들어, 제2 폭(W2)은 제1 폭(W1)보다 두 배 이상 클 수 있다. 하부 탑 본딩 패드 바디들(63L)이 늘어진 사각형 모양을 가지므로 스퀘어형 모양을 가질 때보다 큰 체적을 가질 수 있다. 따라서, 하부 탑 본딩 패드 바디들(63L)은 본딩 공정에서 보다 크게 팽창할 수 있다. 따라서, 하부 탑 본딩 패드 바디들(63L)과 상부 비아 플러그(51U)은 커진 팽창력에 의해 보다 강하게 본딩될 수 있다.
상부 관통 비아 플러그들(51U)은 제1 수평 방향(D1)의 제3 폭(W3) 및 제2 수평 방향(D2)의 제4 폭(W)을 가질 수 있다. 제3 폭(W3)과 제4 폭(W4)은 실질적으로 동일할 수 있다. 일 실시예에서, 제3 폭(W3)과 제4 폭(W4)은 다를 수 있다. 예를 들어, 제3 폭(W3)과 제4 폭(W4)은 1.5 배 이내의 차이를 가질 수 있다. 상부 관통 비아 플러그들(51U)의 제3 폭(W3) 및 제4 폭(W4)은 제1 수평 방향(D1)의 직경(diameter) 및 제2 수평 방향(D2)의 직경과 각각, 동일할 수 있다. 또는, 상부 관통 비아 플러그들(51U)의 제3 폭(W3) 및 제4 폭(W4)은 제1 수평 방향(D1)의 한 변의 길이 및 제2 수평 방향(D2)의 한 변의 길이와 각각, 동일할 수 있다.
하부 탑 본딩 패드 바디들(63L)은 제1 수평 방향(D1)으로 제1 간격(S1)으로 이격될 수 있다. 제1 간격(S1)은 하부 탑 본딩 패드 바디들(63L)의 제1 폭(W1)보다 작을 수 있다. 제1 간격(S1)은 상부 관통 비아 플러그(51U)의 제3 폭(W3) 및 제4 폭(W4)보다 작을 수 있다. 일 실시예에서, 제1 간격(S1)은 하부 탑 본딩 패드 바디들(63L)의 제1 폭(W1)보다 클 수 있다. 제1 간격(S1)은 상부 관통 비아 플러그(51U)의 제3 폭(W3) 및 제4 폭(W4)보다 클 수 있다. 상부 관통 비아 구조체들(50U)과 하부 배선 비아들(56L)은 수직으로 중첩 및 정렬될 수 있다.
도 4a 내지 4d는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체들(50U)의 상부 관통 비아 플러그들(51U)의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 4a를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 제1 수평 방향(D1) 및 제2 수평 방향(D2)에 대하여 사선 방향(D3)으로 늘어지도록 연장하는 모양을 가질 수 있다. 도 3a의 하부 탑 본딩 패드 바디(63L)와 비교하여, 하부 탑 본딩 패드 바디들(63L)은 임의의 각도로 회전(rotated)된 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다.
도 4b를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 브라켓(bracket) 모양 또는 화살촉(arrowhead) 모양을 가질 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)은 제1 바디부(Ba) 및 제2 바디부(Bb)를 포함할 수 있다. 제1 바디부(Ba) 및 제2 바디부(Bb)는 각각, 사선 방향(D3)과 일치하거나 또는 수직하도록 연장하는 세그먼트 모양을 가질 수 있다. 제1 바디부(Ba)와 제2 바디부(Bb)는 임의의 각도를 이룰 수 있다. 상부 관통 비아 플러그들(51U)은 각 제1 바디부들(Ba)과 각 제2 바디부들(Bb)의 교차 영역들과 중첩하도록 정렬 및 배치될 수 있다.
도 4c를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 엘보우(elbow) 모양을 가질 수 있다. 도 4d를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 T-자 모양을 가질 수 있다. 도 4c 및 4d에서, 각 하부 탑 본딩 패드 바디들(63L)은 임의의 각도를 이루는 제1 바디부(Bc) 및 제2 바디부(Bd)를 가질 수 있다. 제2 바디부들(Bd)은 제1 바디부들(Bc)의 일 단부로부터 돌출할 수 있다. 제1 바디부들(Bc)은 제1 수평 방향(D1)과 일치하고 및 제2 수평 방향(D2)과 수직하도록 연장하는 세그먼트 모양을 가질 수 있다. 제2 바디부들(Bd)은 제1 수평 방향(D1)과 수직하고 및 제2 수평 방향(D2)과 일치하도록 연장하는 세그먼트 모양을 가질 수 있다. 각 하부 탑 본딩 패드 바디들(63L)은 교번하도록(alternating) 맞물린(interdigitated) 모양으로 나란하게 배열될 수 있다. 예를 들어, 서로 인접한 하부 탑 본딩 패드 바디들(63L)은 대칭 또는 미러링된 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 제2 바디부들(Bd), 예를 들어 돌출한 부분들과 중첩할 수 있다. 설명되지 않은 구성 요소들은 다른 도면들을 참조하면 이해될 수 있을 것이다.
도 5a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 구조체들(66U)의 상부 바텀 본딩 패드 바디들(67U)의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 5b는 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 구조체들(66U)의 상부 바텀 본딩 패드 바디들(67U)의 본딩 구조를 보이는 사시도이다.
도 5a 및 5b를 참조하면, 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 관통 비아 구조체들(66U)의 상부 바텀 비아 플러그들(67U)이 서로 본딩되도록 중첩 및 정렬될 수 있다. 상부 바텀 본딩 패드 바디들(67U)이 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들에 각각, 수직으로 정렬하도록 위치하는 것으로 가정되었다. 하부 탑 본딩 패드 바디들(63L)은 도 3a 및 3b에 도시된 하부 탑 본딩 패드 바디들(63L)을 참조하여 이해될 수 있을 것이다. 상부 바텀 본딩 패드 바디들(67U)도 제1 수평 방향(D1)으로 나란하게 배열될 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 원 모양 또는 사각형 모양을 가질 수 있다. 일 실시예에서, 상부 바텀 본딩 패드 바디들(67U)의 코너부들도 라운드지거나 또는 모따기된 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)이 상부 바텀 본딩 패드 바디들(67U)의 중앙 영역들에 각각, 수직으로 정렬하도록 위치하는 것으로 가정되었다.
상부 바텀 본딩 패드 바디들(67U)은 제1 수평 방향(D1)의 제5 폭(W5) 및 제2 수평 방향(D2)의 제6 폭(W6)을 가질 수 있다. 제5 폭(W5)과 제6 폭(W6)은 실질적으로 동일할 수 있다. 일 실시예에서, 제5 폭(W5)과 제6 폭(W6)은 다를 수 있다. 예를 들어, 제5 폭(W5)이 제6 폭(W6)보다 클 수 있다.
하부 탑 본딩 패드 바디들(63L)의 제1 수평 방향(D1)의 제1 폭(W1)은 상부 바텀 본딩 패드 바디들(67U)의 제1 수평 방향(D1)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 일 실시예에서, 하부 탑 본딩 패드 바디들(63L)의 제1 수평 방향(D1)의 제1 폭(W1)은 상부 바텀 본딩 패드 바디들(67U)의 제1 수평 방향(D1)의 제5 폭(W5)과 다를 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)의 제1 수평 방향(D1)의 제1 폭(W1)은 상부 바텀 본딩 패드 바디들(67U)의 제1 수평 방향(D1)의 제5 폭(W5)보다 클 수 있다. 이와는 반대로, 하부 탑 본딩 패드 바디들(63L)의 제1 수평 방향(D1)의 제1 폭(W1)은 상부 바텀 본딩 패드 바디들(67U)의 제1 수평 방향(D1)의 제5 폭(W5)보다 작을 수도 있다.
하부 탑 본딩 패드 바디들(63L)의 제2 수평 방향(D2)의 제2 폭(W2)은 상부 바텀 본딩 패드 바디들(67U)의 제2 수평 방향(D2)의 제6 폭(W6)보다 클 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)의 제2 수평 방향(D2)의 제2 폭(W2)은 상부 바텀 본딩 패드 바디들(67U)의 제2 수평 방향(D2)의 제6 폭(W6)보다 두 배 이상 클 수 있다.
상부 관통 비아 플러그들(51U)은 제1 수평 방향(D1)의 제3 폭(W3) 및 제2 수평 방향(D2)의 제4 폭(W4)을 가질 수 있다. 상부 관통 비아 플러그들(51U)의 제3 폭(W3)은 상부 바텀 본딩 패드 바디들(67U)의 제5 폭(W5)보다 작을 수 있다. 상부 관통 비아 플러그들(51U)의 제4 폭(W4)은 상부 바텀 본딩 패드 바디들(67U)의 제6 폭(W6)보다 작을 수 있다.
도 6a 내지 6d는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 구조체들(66U)의 상부 바텀 본딩 패드 바디들(67U)의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 6a를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 제1 수평 방향(D1) 및 제2 수평 방향(D2)에 대하여 사선 방향(D3)으로 늘어지도록 연장하는 바 또는 세그먼트 모양을 가질 수 있다. 도 5a의 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 비교하여, 임의의 각도로 회전(rotated)된 모양을 가질 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67U)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다.
도 6b를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 브라켓 모양 또는 화살촉(arrowhead) 모양을 가질 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 제1 바디부들(Ba)과 제2 바디부들(Bb)의 교차 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 사각형 모양을 가질 수 있다. 일 실시예에서, 상부 바텀 본딩 패드 바디들(67U)는 원 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67L)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다.
도 6c를 참조하면, 하부 탑 본딩 패드 바디들(63L)는 엘보우 모양을 가질 수 있다. 도 6d를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 T-자 모양을 가질 수 있다. 도 6c 및 6d에서, 상부 바텀 본딩 패드 바디들(67U)은 제1 수평 방향으로 연장하는 제1 바디부(Bc) 및 제1 바디부(Bc)의 일부로부터 수직하게 연장하는 제2 바디부(Bd)를 포함할 수 있다. 도 6c를 참조하면, 제2 바디부(Bd)는 제1 바디부(Bc)의 중간 영역으로부터 연장할 수 있고, 도 6d를 참조하면, 제2 바디부(Bd)는 제1 바디부(Bc)의 양 단부들 중 하나로부터 연장할 수 있다. 도 6c 및 6d에서, 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 제2 바디부들(Bd)과 각각, 중첩하도록 정렬 및 배치될 수 있다. 상부 바텀 본딩 패드 바디들(Bc)은 제1 수평 방향(D1)으로 나란하게 배열될 수 있다. 설명되지 않은 구성 요소들은 다른 도면들을 참조하면 이해될 수 있을 것이다.
도 7a는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 7b는 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)의 본딩 구조를 보이는 사시도이다.
도 7a 및 7b를 참조하면, 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체(50U)의 상부 관통 비아 플러그들(51U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 하부 탑 본딩 패드 바디들(63L)은 제2 수평 방향(D2)으로 연장하는 세그먼트 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 일 단부들(one end portions)과 각각, 수직으로 중첩하도록 정렬 및 배치될 수 있다. 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 일 직선 상에 정렬될 수 있다.
도 8a 내지 8e는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 구조체들(50U)의 상부 관통 비아 플러그들(51U)의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 8a를 참조하면, 두 행들을 이루는 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)은 각각, 제1 수평 방향(D1)으로 지그재그 모양으로 배열될 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다.
도 8b 및 8c를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 사선 방향(D3)으로 늘어지도록 연장하는 바 또는 세그먼트 모양을 가질 수 있고, 하부 탑 본딩 패드 바디들(63L) 및 상부 관통 비아 플러그들(51U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 도 8b를 참조하면, 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬될 수 있다. 도 8c를 참조하면, 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 일 단부들(one end portions)과 각각, 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다.
도 8d를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 브라켓 모양, 화살촉 모양, 또는 엘보우 모양을 가질 수 있다. 하부 탑 본딩 패드 바디들(63L)은 비대칭 모양을 가질 수 있다. 예를 들어, 도 6b를 더 참조하여, 제1 바디부들(Ba)의 크기와 제2 바디부들(Bb)의 크기는 다를 수 있다. 예를 들어, 제2 바디부들(Bb)이 제1 바디부들(Ba)보다 작을 수 있다. 위 행의 상부 관통 비아 플러그들(51U)과 아래 행의 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 정렬될 수 있다.
도 8e를 참조하면, 본 개시의 일 실시예에 하부 탑 본딩 패드 바디들(63L)은 크로스 모양을 가질 수 있다. 상부 관통 비아 플러그들(51U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L) 및 상부 관통 비아 플러그들(51U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 하부 탑 본딩 패드 바디들(63L) 및 상부 관통 비아 플러그들(51U)은 각각, 제1 수평 방향(D1)으로 지그재그 모양으로 배열될 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)과 상부 관통 비아 플러그들(51U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다.
도 9a 및 9b는 본 개시의 일 실시예에 의한 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)의 중첩 및 얼라인먼트를 보이는 레이아웃이고, 도 9b는 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)의 본딩 구조를 보이는 사시도이다.
도 9a 및 9b를 참조하면, 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 구조체들(66U)의 상부 바텀 본딩 패드 바디들(67U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 일 단부들(one end portions)과 각각, 수직으로 중첩하도록 정렬 및 배치될 수 있다. 상부 바텀 본딩 패드 바디들(67U)과 접촉하는 하부 탑 본딩 패드 바디들(63L)의 일 단부들은 제2 수평 방향(D2)으로 서로 인접하도록 배열될 수 있다. 상부 관통 비아 플러그들(51U)이 상부 바텀 본딩 패드 바디들(67U)과 각각 수직으로 중첩하도록 정렬 및 배치될 수 있다.
도 10a 내지 10e는 본 개시의 다양한 실시예들에 의한 하부 탑 본딩 패드 구조체들(60L)의 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 구조체들(66U)의 상부 바텀 본딩 패드 바디들(67U)의 중첩 및 얼라인먼트를 보이는 상면도 또는 평면도들이다.
도 10a를 참조하면, 두 행들을 이루는 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)은 각각, 제1 수평 방향(D1)으로 지그재그 모양으로 배열될 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67U)과 수직으로 중첩할 수 있다.
도 10b 및 10c를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 사선 방향(D3)으로 늘어지도록 연장하는 바 또는 세그먼트 모양을 가질 수 있고, 하부 탑 본딩 패드 바디들(63L) 및 상부 바텀 본딩 패드 바디들(67U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 도 10b를 참조하면, 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 각각 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬될 수 있다. 도 10c를 참조하면, 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 일 단부들(one end portions)과 각각, 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67U)과 수직으로 중첩할 수 있다.
도 10d를 참조하면, 하부 탑 본딩 패드 바디들(63L)은 브라켓 모양, 화살촉 모양, 또는 엘보우 모양을 가질 수 있다. 하부 탑 본딩 패드 바디들(63L)은 비대칭 모양을 가질 수 있다. 위 행의 상부 바텀 본딩 패드 바디들(67U)과 아래 행의 상부 바텀 본딩 패드 바디들(67U)은 제2 수평 방향(D2)으로 정렬될 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67U)과 수직으로 중첩할 수 있다.
도 10e를 참조하면, 본 개시의 일 실시예에 하부 탑 본딩 패드 바디들(63L)은 크로스 모양을 가질 수 있다. 상부 바텀 본딩 패드 바디들(67U)은 하부 탑 본딩 패드 바디들(63L)의 중앙 영역들과 중첩하도록 정렬 및 배치될 수 있다. 하부 탑 본딩 패드 바디들(63L) 및 상부 바텀 본딩 패드 바디들(67U)은 각각, 제1 수평 방향(D1)으로 평행한 두 행을 이루며 나란하게 배열될 수 있다. 하부 탑 본딩 패드 바디들(63L) 및 상부 바텀 본딩 패드 바디들(67U)은 각각, 제1 수평 방향(D1)으로 지그재그 모양으로 배열될 수 있다. 예를 들어, 하부 탑 본딩 패드 바디들(63L)과 상부 바텀 본딩 패드 바디들(67U)은 제2 수평 방향(D2)으로 각각, 일 직선 상에 정렬되지 않을 수 있다. 상부 관통 비아 플러그들(51U)은 상부 바텀 본딩 패드 바디들(67U)과 수직으로 중첩할 수 있다.
본 개시의 다양한 실시예들에서, 하부 탑 본딩 패드 구조체(60L)의 하부 탑 본딩 패드 바디(62L)는 상부 관통 비아 구조체(50U)의 상부 관통 비아 플러그(51U)보다 넓은 면적 및 큰 체적을 가질 수 있다. 또는, 하부 탑 본딩 패드 구조체(60L)의 하부 탑 본딩 패드 바디(62L)는 상부 바텀 본딩 패드 구조체(66U)의 상부 바텀 본딩 패드 바디(67U)보다 넓은 면적 및 큰 체적을 가질 수 있다. 예를 들어, 하부 탑 본딩 패드 바디(62L)은 상부 관통 비아 플러그들(51U) 또는 상부 바텀 본딩 패드 바디(67U)보다 두 배 이상의 면적을 가질 수 있다. 따라서, 하이브리드 본딩 공정에서, 하부 탑 본딩 패드 바디(62L)는 더 팽창할 수 있고 하이브리드 본딩을 위한 물리적 볼륨이 커질 수 있다. 즉, 하부 탑 본딩 패드 바디들(62L)과 상부 관통 비아 플러그들(51U)의 면적이 같은 경우 및 두 배 미만인 경우보다 더욱 안정적이고 강화된 하이브리드 본딩이 제공될 수 있다.
도 11은 본 개시의 일 실시예에 의한 반도체 소자 스택(200)을 개략적으로 도시한 측단면도이다. 도 11을 참조하면, 반도체 소자 스택(200)은 베이스 다이(210) 상에 적층된 복수의 반도체 다이들(220) 및 탑 다이(230)를 포함할 수 있다. 베이스 다이(210)는 내부의 로직 회로 및 테스트 회로, 하면 상의 범프들(미도시)을 포함할 수 있다. 일 실시예에서, 베이스 다이(230L)는 인터포저 또는 패키지 기판을 포함할 수 있다. 베이스 다이(210)는 하부 다이(110L)로 참조될 수 있다. 반도체 다이들(220)은 메모리 소자 또는 로직 소자를 포함할 수 있다. 메모리 소자는 DRAM, SRAM, ReRAM, PcRAM, MRAM, NOR Flash, 또는 NAND Flash 같은 휘발성 또는 비휘발성 반도체 메모리를 포함할 수 있다. 탑 다이(230)도 메모리 소자 또는 로직 소자를 포함할 수 있다. 탑 다이(230)는 반도체 소자 스택(200)의 높이 규격을 조절하기 위하여 반도체 다이들(220)과 다른 두께를 가질 수 있다. 예를 들어, 탑 다이(230)는 반도체 다이들(220)보다 두꺼울 수 있다. 일 실시예에서, 탑 다이(230)는 반도체 다이들(220)과 동일한 두께를 가질 수도 있다. 반도체 다이들(220) 및 탑 다이(230)의 측면들은 몰딩층(240)으로 감싸일 수 있다. 베이스 다이(210)의 주변부들이 테라스(terrace) 모양으로 노출될 수 있다. 몰딩층(240)은 베이스 다이(210)의 노출된 주변부들의 상면들을 덮을 수 있다. 몰딩층(240)의 측면과 베이스 다이(210)의 측면이 공면이도록 수직으로 정렬될 수 있다. 몰딩층(240)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다. 베이스 다이(210)의 하면 상에 범프들(250)이 배치될 수 있다. 범프들(250)은 반도체 소자 스택(200)을 외부의 인터포저, 보드 기판, 또는 시스템과 전기적으로 연결할 수 있다. 본 실시예에 의한 반도체 소자 스택(200)은 광대역 메모리들(HBMs, High Bandwidth Memories)에도 적용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100A, 100B: 반도체 다이 본딩 구조
110L: 하부 다이 11:하부 기판
11S: 활성면 21: 층간 절연층
31: 배선 절연층 41: 하부 탑 본딩 절연층
120L: 하부 연결 구조체 50L: 하부 관통 비아 구조체
51L: 하부 관통 비아 플러그 52L: 하부 관통 비아 배리어 층
53L: 하부 관통 비아 라이너 층 55L: 하부 비아 패드
56L: 하부 배선 비아 60L: 하부 탑 본딩 패드 구조체
61L: 하부 탑 본딩 패드 베이스 62L: 하부 탑 본딩 패드 배리어 층
63L: 하부 탑 본딩 패드 바디 Ba: 제1 바디
Bb: 제2 바디 66L: 하부 바텀 본딩 패드 구조체
67L: 하부 바텀 본딩 패드 배리어 층 68L: 하부 바텀 본딩 패드 바디
110U: 상부 다이 12: 상부 기판
12S: 비-활성면 32: 패시베이션 층
46: 상부 바텀 본딩 절연층 120U: 상부 연결 구조체
50U: 상부 관통 비아 구조체 51U: 상부 관통 비아 플러그
52U: 상부 관통 비아 배리어 층 53U: 상부 관통 비아 라이너 층
55U: 상부 비아 패드 56U: 상부 배선 비아
60U: 상부 탑 본딩 패드 구조체
66U: 상부 바텀 본딩 패드 구조체 67U: 상부 바텀 본딩 패드 배리어 층
68U: 상부 바텀 본딩 패드 바디 200: 반도체 소자 스택
210: 베이스 다이 220: 반도체 다이
230: 탑 다이 240: 몰딩층
250: 범프

Claims (40)

  1. 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이;
    상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함하고,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩되고,
    상기 하부 연결 구조체들과 상기 상부 연결 구조체들이 직접적으로 본딩되고,
    상기 하부 연결 구조체들은 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖는 하부 탑 본딩 패드 구조체들을 포함하고,
    상기 상부 연결 구조체들은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖는 상부 바텀 본딩 패드 구조체들을 포함하고,
    상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직하고,
    상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 큰 반도체 다이 본딩 구조.
  2. 제1항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 두 배 이상 큰 반도체 다이 본딩 구조.
  3. 제1항에 있어서,
    상기 제1 폭과 상기 제3 폭은 동일한 반도체 다이 본딩 구조.
  4. 제1항에 있어서,
    상기 제1 폭은 상기 제3 폭보다 큰 반도체 다이 본딩 구조.
  5. 제1항에 있어서,
    상기 제3 폭과 상기 제4 폭은 동일한 반도체 다이 본딩 구조.
  6. 제1항에 있어서,
    상기 하부 다이는:
    하부 기판;
    상기 하부 기판의 활성면 상의 하부 층간 절연층; 및
    상기 하부 층간 절연층과 상기 하부 탑 본딩 절연층 사이 하부 배선 절연층을 포함하고,
    각 상기 하부 연결 구조체들은:
    상기 하부 기판 및 상기 하부 층간 절연층을 수직으로 관통하는 하부 관통 비아 구조체;
    상기 하부 관통 비아 구조체의 상단과 접촉하도록 상기 하부 층간 절연층 상에 배치된 하부 비아 패드; 및
    상기 하부 배선 절연층을 수직으로 관통하여 상기 하부 비아 패드와 상기 하부 탑 본딩 패드 구조체를 전기적으로 연결하는 하부 배선 비아를 더 포함하는 반도체 다이 본딩 구조.
  7. 제6항에 있어서,
    각 상기 하부 탑 본딩 패드 구조체들은:
    상기 하부 배선 비아와 접촉하도록 상기 하부 배선 절연층 상에 배치된 하부 탑 본딩 패드 베이스;
    상기 하부 탑 본딩 패드 베이스 상의 하부 탑 본딩 패드 배리어 층; 및
    상기 하부 탑 본딩 패드 배리어 층 상의 하부 탑 본딩 패드 바디를 포함하고,
    상기 하부 탑 본딩 절연층은 상기 하부 탑 본딩 패드 구조체의 측면을 감싸는 반도체 다이 본딩 구조.
  8. 제1항에 있어서,
    상기 상부 다이는:
    상부 기판;
    상기 상부 기판의 비-활성면 상의 상부 패시베이션 층을 더 포함하고,
    상기 상부 바텀 본딩 절연층은 상기 상부 패시베이션 층의 하면 상에 배치되고,
    상기 상부 연결 구조체는 상기 상부 기판 및 상기 상부 패시베이션 층을 수직으로 관통하여 상기 상부 바텀 본딩 구조와 연결된 상부 관통 비아 구조체를 더 포함하는 반도체 다이 본딩 구조.
  9. 제8항에 있어서,
    상기 상부 바텀 본딩 절연층은 상기 상부 바텀 본딩 패드 구조체의 측면을 감싸고,
    상기 상부 패시베이션 층은 상기 상부 관통 비아 구조체의 측면을 감싸는 반도체 다이 본딩 구조.
  10. 제1항에 있어서,
    상기 상부 바텀 본딩 패드 구조체들은 상기 하부 탑 본딩 패드 구조체들의 중앙 영역들 또는 일 단부들과 직접적으로 접촉하는 반도체 다이 본딩 구조.
  11. 제10항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 상기 제2 수평 방향으로 늘어진 세그먼트 모양, 브라켓 모양, 화살촉 모양 중 하나를 갖는 반도체 다이 본딩 구조.
  12. 제10항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 각각, 제1 바디부 및 상기 제1 바디부의 일 단부로부터 연장하는 제2 바디부를 갖는 엘보우 모양, T-자 모양, 또는 크로스 모양 중 하나를 갖는 반도체 다이 본딩 구조.
  13. 제12항에 있어서,
    인접하는 두 개의 상기 하부 탑 본딩 패드 구조체들은 대칭 모양 또는 미러링된 모양을 갖는 반도체 다이 본딩 구조.
  14. 제13항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 상기 제1 수평 방향으로 교번하도록 맞물린 모양으로 나란하게 배열된 반도체 다이 본딩 구조.
  15. 제1항에 있어서,
    상기 하부 탑 본딩 패드 구조체들 및 상기 상부 탑 본딩 패드 구조체들은 각각 상기 제1 수평 방향으로 두 행을 이루며 나란하게 배열되는 반도체 다이 본딩 구조.
  16. 제15항에 있어서,
    상기 하부 탑 본딩 패드 구조체들 및 상기 상부 탑 본딩 패드 구조체들은 각각, 상기 제1 수평 방향으로 지그재그 모양으로 배열된 반도체 다이 본딩 구조.
  17. 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이;
    상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함하고,
    각 상기 하부 연결 구조체들은:
    하부 관통 비아 플러그, 상기 하부 관통 비아 플러그의 측면을 감싸는 하부 관통 비아 배리어 층, 및 상기 하부 관통 비아 배리어 층의 측면을 감싸는 하부 관통 비아 라이너 층을 포함하는 하부 관통 비아 구조체;
    하부 탑 본딩 패드 베이스, 상기 하부 탑 본딩 패드 베이스 상의 하부 탑 본딩 패드 배리어 층, 및 상기 하부 탑 본딩 패드 배리어 층 상의 하부 탑 본딩 패드 바디를 포함하는 하부 탑 본딩 패드 구조체를 포함하고,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩되고,
    각 상기 하부 탑 본딩 패드 구조체와 각 상기 상부 연결 구조체가 본딩되고,
    상기 하부 연결 구조체들의 상면들은 각각, 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖고,
    상기 상부 연결 구조체들의 하면들은 각각, 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖고,
    상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직하고,
    상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 두 배 이상 큰 반도체 다이 본딩 구조.
  18. 제17항에 있어서,
    각 상기 상부 연결 구조체들은:
    상부 관통 비아 플러그, 상기 상부 관통 비아 플러그의 측면을 감싸는 상부 관통 비아 배리어 층, 및 상기 상부 관통 비아 배리어 층의 측면을 감싸는 상구 관통 비아 라이너 층을 포함하는 상부 관통 비아 구조체; 및
    상부 바텀 본딩 패드 배리어 층, 및 상기 상부 바텀 본딩 패드 배리어 층의 하면 상의 상부 바텀 본딩 패드 바디를 포함하고,
    상기 상부 바텀 본딩 패드 바디와 상기 하부 탑 본딩 패드 바디가 직접적으로 본딩되는 반도체 다이 본딩 구조.
  19. 제18항에 있어서,
    상기 상부 다이는:
    상부 기판; 및
    상기 상부 기판과 상기 상부 바텀 본딩 절연층 사이의 상부 패시베이션 층을 더 포함하고,
    상기 상부 패시베이션 층은 상기 상부 관통 비아 구조체의 측면을 감싸고,

    상기 상부 바텀 본딩 절연층은 상기 상부 바텀 본딩 패드 구조체의 측면을 감싸는
    상기 하부 탑 본딩 절연층은 상기 하부 탑 본딩 구조체들의 측면들을 감싸고,
    상기 하부 탑 본딩 절연층과 상기 하부 탑 본딩 구조체들의 상면들은 공면인 반도체 다이 본딩 구조.
  20. 제1항에 있어서,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층의 계면과 상기 하부 탑 본딩 패드 구조체와 상기 상부 연결 구조체의 계면은 공면인 반도체 다이 본딩 구조.
  21. 하부 다이 및 상기 하부 다이 상에 적층된 상부 다이를 포함하고,
    상기 하부 다이는:
    하부 기판;
    상기 하부 기판의 활성면 상의 하부 층간 절연층;
    상기 하부 층간 절연층 상의 하부 배선 절연층;
    상기 하부 배선 절연층 상의 하부 탑 본딩 절연층;
    상기 하부 기판 및 상기 하부 층간 절연층을 수직으로 관통하는 하부 관통 비아 구조체들; 및
    상기 하부 관통 비아 구조체들 상(over)의 하부 탑 본딩 패드 구조체들을 포함하고,
    상기 상부 다이는:
    상부 기판;
    상기 상부 기판의 비-활성면 상의 상부 패시베이션 층;
    상기 상부 패시베이션 층의 하면 상의 상부 바텀 본딩 절연층; 및
    상기 상부 기판, 상기 상부 패시베이션층, 및 상기 상부 바텀 본딩 절연층을 수직으로 관통하는 상부 관통 비아 구조체들을 포함하고,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩되고,
    각 상기 하부 탑 본딩 패드 구조체들과 각 상기 상부 관통 비아 구조체들이 직접적으로 본딩되고,
    각 상기 하부 탑 본딩 패드 구조체들은 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖고,
    각 상기 상부 관통 비아 구조체들은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖고,
    상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직하고,
    상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 큰 반도체 다이 본딩 구조.
  22. 제21항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 두 배 이상 큰 반도체 다이 본딩 구조.
  23. 제21항에 있어서,
    상기 제1 폭은 상기 제3 폭 및 제4 폭보다 큰 반도체 다이 본딩 구조.
  24. 제21항에 있어서,
    상기 제3 폭과 상기 제4 폭은 동일한 반도체 다이 본딩 구조.
  25. 제21항에 있어서,
    상기 하부 다이는:
    상기 층간 절연층 상에 배치되고 상기 하부 관통 비아 구조체들의 상단들과 접촉하는 하부 비아 패드들; 및
    상기 하부 비아 패드들과 상기 하부 탑 본딩 패드 구조체들을 전기적으로 연결하는 하부 배선 비아들을 더 포함하고,
    각 상기 하부 배선 비아들과 각 상기 하부 관통 비아 구조체들은 수직으로 정렬된 반도체 다이 본딩 구조.
  26. 제25항에 있어서,
    각 상기 하부 탑 본딩 패드 구조체들은:
    상기 하부 배선 비아와 접촉하도록 상기 하부 배선 절연층 상에 배치된 하부 탑 본딩 패드 베이스;
    상기 하부 탑 본딩 패드 베이스 상의 하부 탑 본딩 패드 배리어 층; 및
    상기 하부 탑 본딩 패드 배리어 층 상의 하부 탑 본딩 패드 바디를 포함하고,
    상기 하부 탑 본딩 절연층은 상기 하부 탑 본딩 패드 구조체의 측면을 감싸는 반도체 다이 본딩 구조.
  27. 제26항에 있어서,
    각 상기 상부 관통 비아 구조체들은:
    중앙의 상부 관통 비아 플러그;
    상기 상부 관통 비아 플러그의 측면을 감싸는 상부 관통 비아 배리어 층; 및
    상기 상부 관통 비아 배리어 층의 측면을 감싸는 상부 관통 비아 라이너 층을 포함하고,
    상기 하부 탑 본딩 패드 바디와 상기 상부 관통 비아 플러그는 동일한 물질을 포함하고,
    상기 하부 탑 본딩 패드 바디와 상기 상부 관통 비아 플러그는 직접적으로 접촉하는 반도체 다이 본딩 구조.
  28. 제21항에 있어서,
    상기 상부 관통 비아 구조체들은 상기 하부 탑 본딩 패드 구조체들의 중앙 영역들 또는 일 단부들과 직접적으로 접촉하는 반도체 다이 본딩 구조.
  29. 제21항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 상기 제2 수평 방향으로 늘어진 세그먼트 모양, 브라켓 모양, 화살촉 모양 중 하나를 갖는 반도체 다이 본딩 구조.
  30. 제21항에 있어서,
    각 상기 하부 탑 본딩 패드 구조체들은 제1 바디부 및 상기 제1 바디부의 일 단부로부터 연장하는 제2 바디부를 갖는 엘보우 모양, T-자 모양, 또는 크로스 모양 중 하나를 갖고,
    인접하는 두 개의 상기 하부 탑 본딩 패드 구조체들은 대칭 모양 또는 미러링된 모양을 갖는 반도체 다이 본딩 구조.
  31. 제30항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 상기 제1 수평 방향으로 교번하도록 맞물린 모양으로 나란하게 배열된 반도체 다이 본딩 구조.
  32. 제21항에 있어서,
    상기 하부 탑 본딩 패드 구조체들 및 상기 상부 탑 본딩 패드 구조체들은 각각 상기 제1 수평 방향으로 두 행을 이루며 나란하게 배열되는 반도체 다이 본딩 구조.
  33. 제32항에 있어서,
    상기 하부 탑 본딩 패드 구조체들 및 상기 상부 탑 본딩 패드 구조체들은 각각, 상기 제1 수평 방향으로 지그재그 모양으로 배열된 반도체 다이 본딩 구조.
  34. 제21항에 있어서,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층의 계면과 각 상기 하부 탑 본딩 패드 구조체들과 각 상기 상부 관통 비아 구조체들의 계면은 공면인 반도체 다이 본딩 구조.
  35. 하부 탑 본딩 절연층 및 하부 연결 구조체들을 포함하는 하부 다이;
    상기 하부 다이 상에 적층되고, 상부 바텀 본딩 절연층 및 상부 연결 구조체들을 포함하는 상부 다이를 포함하고,
    상기 하부 탑 본딩 절연층과 상기 상부 바텀 본딩 절연층이 직접적으로 본딩되고,
    각 상기 하부 연결 구조체들과 각 상기 상부 연결 구조체들이 수직으로 정렬되어 직접적으로 본딩되고,
    상기 하부 연결 구조체들과 상기 상부 연결 구조체들은 각각, 제1 수평 방향으로 나란하게 배열되고,
    각 상기 하부 연결 구조체들의 상면은 상기 제1 수평 방향으로 제1 폭 및 제2 수평 방향으로 제2 폭을 갖고,
    각 상기 상부 연결 구조체들의 하면은 상기 제1 수평 방향으로 제3 폭 및 상기 제2 수평 방향으로 제4 폭을 갖고,
    상기 제1 수평 방향과 상기 제2 수평 방향을 서로 수직하고,
    상기 제2 폭은 상기 제1 폭 및 상기 제4 폭보다 큰 반도체 다이 본딩 구조.
  36. 제35항에 있어서,
    각 상기 하부 연결 구조체들은:
    하부 관통 비아 플러그, 상기 상부 관통 비아 플러그의 측면을 감싸는 하부 관통 비아 배리어 층, 및 상기 하부 관통 비아 배리어 층의 측면을 감싸는 하부 관통 비아 라이너 층을 포함하는 하부 관통 비아 구조체; 및
    하부 탑 본딩 패드 베이스, 상기 하부 탑 본딩 패드 베이스 상의 하부 탑 본딩 패드 배리어 층, 및 상기 하부 탑 본딩 패드 배리어 층 상의 하부 탑 본딩 패드 바디를 포함하는 하부 탑 본딩 패드 구조체를 포함하고,
    각 상기 상부 연결 구조체들은:
    상부 관통 비아 플러그, 상기 상부 관통 비아 플러그의 측면을 감싸는 상부 관통 비아 배리어 층, 및 상기 상부 관통 비아 배리어 층의 측면을 감싸는 상부 관통 비아 라이너 층을 포함하는 상부 관통 비아 구조체를 포함하고,
    각 상기 하부 탑 본딩 패드 바디들과 각 상기 상부 관통 비아 플러그들이 직접적으로 본딩되고,
    각 상기 하부 탑 본딩 패드 바디들의 상기 상면의 면적은 각 상기 상부 관통 비아 플러그들의 상면의 면적보다 큰 반도체 다이 본딩 구조.
  37. 제36항에 있어서,
    각 상기 하부 탑 본딩 패드 구조체들은 제1 바디부 및 상기 제1 바디부의 일 단부로부터 연장하는 제2 바디부를 갖는 엘보우 모양, T-자 모양, 또는 크로스 모양 중 하나를 갖는 반도체 다이 본딩 구조.
  38. 제37항에 있어서,
    인접하는 두 개의 상기 하부 탑 본딩 패드 구조체들은 대칭 모양 또는 미러링된 모양을 갖는 반도체 다이 본딩 구조.
  39. 제38항에 있어서,
    상기 하부 탑 본딩 패드 구조체들은 상기 제1 수평 방향으로 교번하도록 맞물린 모양으로 나란하게 배열된 반도체 다이 본딩 구조.
  40. 제35항에 있어서,
    상기 하부 탑 본딩 패드 구조체들 및 상기 상부 관통 비아 구조체들은 각각 상기 제1 수평 방향으로 두 행을 이루며 나란하게 배열되는 반도체 다이 본딩 구조.
KR1020210001299A 2021-01-06 2021-01-06 반도체 다이 본딩 구조 KR20220099268A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210001299A KR20220099268A (ko) 2021-01-06 2021-01-06 반도체 다이 본딩 구조
US17/324,973 US11876052B2 (en) 2021-01-06 2021-05-19 Semiconductor die bonding structure
CN202110896931.4A CN114725049A (zh) 2021-01-06 2021-08-05 半导体晶片接合结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210001299A KR20220099268A (ko) 2021-01-06 2021-01-06 반도체 다이 본딩 구조

Publications (1)

Publication Number Publication Date
KR20220099268A true KR20220099268A (ko) 2022-07-13

Family

ID=82218834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210001299A KR20220099268A (ko) 2021-01-06 2021-01-06 반도체 다이 본딩 구조

Country Status (3)

Country Link
US (1) US11876052B2 (ko)
KR (1) KR20220099268A (ko)
CN (1) CN114725049A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505394B1 (ko) 1998-10-17 2005-10-26 주식회사 하이닉스반도체 웨이퍼수준 칩크기 반도체 패키지와 그 제조방법
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
KR101931491B1 (ko) 2011-12-02 2018-12-24 삼성전자주식회사 구리를 포함하는 전극 연결 구조체
KR101870155B1 (ko) 2012-02-02 2018-06-25 삼성전자주식회사 비아 연결 구조체, 그것을 갖는 반도체 소자 및 그 제조 방법들
US10658348B2 (en) 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips
US11322466B2 (en) * 2020-05-20 2022-05-03 Sandisk Technologies Llc Semiconductor die containing dummy metallic pads and methods of forming the same

Also Published As

Publication number Publication date
US20220216155A1 (en) 2022-07-07
CN114725049A (zh) 2022-07-08
US11876052B2 (en) 2024-01-16

Similar Documents

Publication Publication Date Title
US9252091B2 (en) Semiconductor device having penetrating electrodes each penetrating through semiconductor chip
US8217519B2 (en) Electrical connection for multichip modules
KR101544508B1 (ko) 본드 핑거를 갖는 인쇄회로기판 및 반도체 패키지
US20130187275A1 (en) Semiconductor device and fabrication process thereof
TWI523160B (zh) 晶片封裝
US11817408B2 (en) Semiconductor devices including a thick metal layer and a bump
US20240282753A1 (en) Device including first structure having peripheral circuit and second structure having gate layers
KR20220099268A (ko) 반도체 다이 본딩 구조
CN117637695A (zh) 半导体封装件及其制造方法
CN116137257A (zh) 半导体封装件
US9673133B2 (en) Semiconductor devices having through-electrodes
US20240213219A1 (en) Memory stack structure including power distribution structures and a high-bandwidth memory including the memory stack structure
US20240153919A1 (en) Semiconductor package
US20230141318A1 (en) Redistribution substrate and semiconductor package including the same
TW201347139A (zh) 半導體封裝件及其製法
US20240055372A1 (en) Highly integrated semiconductor device containing multiple bonded dies
US20220045162A1 (en) Interposer structure and method for manufacturing thereof
KR20210145414A (ko) 재배선층을 갖는 반도체 칩을 포함하는 반도체 패키지
TW202431579A (zh) 半導體封裝
KR20230033074A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination