KR102508698B1 - 유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 그의 형성 방법 - Google Patents

유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 그의 형성 방법 Download PDF

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Abstract

접합된 조립체 및 접합된 조립체를 형성하는 방법은, 제1 기판, 제1 반도체 디바이스들, 및 제1 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제1 접합 패드들을 포함하는 제1 반도체 다이를 제공하는 단계, 제2 기판, 제2 반도체 디바이스들, 및 제2 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제2 접합 패드들을 포함하는 제2 반도체 다이를 제공하는 단계, 제2 접합 패드들에 걸쳐 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 형성하는 단계, 및 제2 접합 패드들을 제1 접합 패드들에 접합시키는 단계를 포함하고, 제1 금속 패드들은 접합 패턴 정의 개구들을 통해 확장되고 제2 접합 패드들 중 각자의 하나에 접합된다.

Description

유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 그의 형성 방법
관련 출원
본 출원은 2019년 11월 13일자로 출원된 미국 정규 출원 제16/682,848호에 대한 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것이며, 특히 유전체 접합 패턴 정의 층을 포함하는 접합된 조립체 및 이를 형성하기 위한 방법들에 관한 것이다.
셀당 1 비트를 갖는 3차원 수직 NAND 스트링들을 포함하는 3차원 메모리 어레이가 T. Endoh 등에 의한 다음 제목의 논문에 개시되어 있다: "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36.
본 개시내용의 일 실시예에 따르면, 접합된 조립체가 제공되고, 이는, 제1 기판, 제1 반도체 디바이스들, 및 제1 반도체 디바이스들의 각자의 노드에 전기적으로 접속되는 제1 접합 패드들을 포함하는 제1 반도체 다이; 제2 기판, 제2 반도체 디바이스들, 및 제2 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제2 접합 패드들을 포함하는 제2 반도체 다이; 및 제1 반도체 다이와 제2 반도체 다이 사이에 위치되고, 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 포함하고, 제2 접합 패드들 각각은, 접합 패턴 정의 층 내의 접합 패턴 정의 개구들 중 각자의 하나를 통해 제1 접합 패드들 중 각자의 하나에 접합되는 제2 접합 표면 중심 영역을 갖고, 제2 접합 표면 중심 영역을 측방향으로 둘러싸고 유전체 접합 패턴 정의 층의 표면과 접촉하는 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 포함한다.
본 개시내용의 다른 실시예에 따르면, 접합된 조립체를 형성하는 방법이 제공되고, 이는, 제1 기판, 제1 반도체 디바이스들, 및 제1 반도체 디바이스의 각자의 노드에 전기적으로 접속되는 제1 접합 패드들을 포함하는 제1 반도체 다이를 제공하는 단계; 제2 기판, 제2 반도체 디바이스들, 및 제2 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제2 접합 패드들을 포함하는 제2 반도체 다이를 제공하는 단계; 제2 접합 패드들에 걸쳐 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 형성하는 단계; 및 제2 접합 패드들을 제1 접합 패드들에 접합시키는 단계를 포함하고, 제1 금속 패드들은 접합 패턴 정의 개구들을 통해 확장되고 제2 접합 패드들 중 각자의 하나에 접합된다.
도 1a는 본 개시내용의 제1 실시예에 따른, 제1 패드 레벨 유전체 층 및 제1 접합 패드들의 형성 동안 제1 반도체 다이의 개략적인 수직 단면도이다.
도 1b는 본 개시내용의 제1 실시예에 따른, 제1 패드 레벨 유전체 층 및 제1 접합 패드들의 형성 후의 제1 반도체 다이의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 유전체 커버 층의 형성 후의 제1 반도체 다이의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 유전체 커버 층을 통해 커버 층 개구들을 패턴화한 후의 제1 반도체 다이의 개략적인 수직 단면도이다.
도 4는 본 개시내용의 제1 실시예에 따른, 제2 패드 레벨 유전체 층 및 제2 접합 패드들의 형성 후의 제2 반도체 다이의 개략적인 수직 단면도이다.
도 5는 본 개시내용의 제1 실시예에 따른, 접합 패턴 정의 층의 형성 후의 제2 반도체 다이의 개략적인 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 접합 패턴 정의 층을 통해 접합 패턴 정의 개구들을 패턴화한 후의 제2 반도체 다이의 개략적인 수직 단면도이다.
도 7은 본 개시내용의 제1 실시예에 따른, 제1 접합 패드들 위에 제2 접합 패드들을 배치한 후의 제1 반도체 다이 및 제2 반도체 다이를 포함하는 예시적인 구조물의 개략적인 수직 단면도이다.
도 8은 본 개시내용의 제1 실시예에 따른, 제2 접합 패드들을 제1 접합 패드들에 접합한 후의 예시적인 구조물의 개략적인 수직 단면도이다.
도 9는 본 개시내용의 제2 실시예에 따른, 제1 접합 패드들 위에 제2 접합 패드들을 배치한 후의 제1 반도체 다이 및 제2 반도체 다이를 포함하는 제2 예시적인 구조물의 개략적인 수직 단면도이다.
도 10은 본 개시내용의 제2 실시예에 따른, 제2 접합 패드들을 제1 접합 패드들에 접합한 후의 제2 예시적인 구조물의 개략적인 수직 단면도이다.
프로그래밍, 감지, 및 소거 동작들을 제어하기 위해 3차원 메모리 어레이에 대해 주변 회로가 제공될 수 있다. 하나의 다이 상의 주변 회로는 패드 유전체 재료 층들 사이의 그리고 대향하는 다이들의 전기 전도성 접합 패드들 사이의 화학적 접합 형성을 활용하는 하이브리드 웨이퍼-웨이퍼 접합을 사용하여 다른 다이 상의 메모리 어레이에 접합될 수 있다. 본 발명자들은 하이브리드 웨이퍼-웨이퍼 접합이 불량한 오버레이 허용오차(overlay tolerance)를 겪고 있는 것으로 결정하였고, 이는 상단 다이와 같은 다이들 중 하나 상의 원하는 전도성 접합 패드들보다 적은 다이의 사용으로 이어진다. 패드 크기가 감소될 때, 패드 재료(예컨대, 구리 또는 구리 합금)의 확장이 제한된다. 이는 대향하는 다이들 상의 패드들이 각자의 돌출부들 및 리세스들을 갖는 다이 설계들로 이어지며, 이는 비-평면 다이 접합 표면들을 형성하고 다이 평탄화를 복잡하게 한다. 더욱이, 화학 기계적 폴리싱(CMP) 후의 유전체 부식은 항복 손실들로 이어진다. 따라서, 전도성 패드 밀도 대 유전체 재료 밀도 비는 항복 손실들을 피하거나 감소시키기 위해 원하는 값보다 낮은 값(예를 들어, 1:4 미만)으로 유지된다.
본 개시내용의 일부 실시예들에서, 제1 반도체 다이와 제2 반도체 다이 사이에 위치되고, 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 포함한다. 제1 다이의 제1 접합 패드들은 제2 다이의 각자의 제2 접합 패드에 접합되도록 접합 패턴 정의 개구들 중 각자의 하나로 돌출하는 접합 표면 중심 영역을 포함하며, 그 다양한 태양들이 본 명세서에 상세히 기술된다. 이러한 접합 구성은 오버레이 허용오차를 개선하고, 접합 패드 크기 및 밀도에 대한 제한을 감소시키며, 침식을 감소시키고 평탄화 공정을 단순화한다. 유전체 접합 패턴 정의 층은 또한 단락을 방지하기 위해 측방향으로 인접한 접합 계면들 사이의 절연재로서 작용할 수 있다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 사용되며, 상이한 서수들이 본 개시의 명세서 및 청구범위에 걸쳐 사용될 수 있다. 동일한 도면 부호는 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호를 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, "프로토타입" 구조물 또는 "공정-중" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조의 영역일 수 있다. 예를 들어, 층은 연속적인 구조의 상부 표면과 저부 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하는 경우, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선이고, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
본 명세서에 사용되는 바와 같이, "메모리 레벨" 또는 "메모리 어레이 레벨"은 메모리 요소들의 어레이의 최상부 표면들을 포함하는 제1 수평 평면(즉, 기판의 상단 표면에 평행한 평면)과 메모리 요소들의 어레이의 최하부 표면들을 포함하는 제2 수평 평면 사이의 일반적 영역에 대응하는 레벨을 지칭한다. 본 명세서에 사용되는 바와 같이, "관통 스택" 요소는 메모리 레벨을 통해 수직으로 연장되는 요소를 지칭한다.
본 명세서에 사용되는 바와 같이, "반도체성 재료"는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "반도체 재료"는 전기 도펀트가 내부에 존재하지 않을 시 1.0 x 10-5 S/m 내지 1.0 S/m 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시 1.0 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에 사용되는 바와 같이, "전도성 재료"는 1.0 x 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 x 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 공정을 통해 결정질 재료로 전환되는 경우 전도성 재료가 되도록, 즉 1.0 x 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 x 10-5 S/m 내지 1.0 x 105 S/m 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트(즉, p-형 도펀트 및/또는 n-형 도펀트)를 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트의 원자 농도에 따라 반도체성 또는 전도성일 수 있다. 본 명세서에 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
모놀리식 3차원 메모리 어레이는, 개재하는 기판 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 것이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 침착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 기술된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 기판은 메모리 디바이스를 위한 드라이버 회로들과 같은, 그 위에 제작된 집적 회로들을 포함할 수 있다.
본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 기술된 다양한 실시예들을 사용하여 제조될 수 있다. 모놀리식 3차원 NAND 스트링은 기판 위에 위치된 NAND 스트링들의 모놀리식 3차원 어레이 내에 위치된다. NAND 스트링들의 3차원 어레이의 제1 디바이스 레벨의 적어도 하나의 메모리 셀은 NAND 스트링들의 3차원 어레이의 제2 디바이스 레벨의 다른 메모리 셀 위에 위치된다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 보드에 부착될 수 있는 단위 반도체 디바이스를 지칭한다. 반도체 패키지는 반도체 칩(또는 "칩") 또는 예를 들어 플립-칩 접합(flip-chip bonding) 또는 다른 칩 대 칩 접합(chip-to-chip bonding)에 의해 전반적으로 접합된 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 내부의 평면들의 총 수만큼 많은 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이인 경우에, 즉 메모리 요소들, 동시 판독 동작들, 동시 기록 동작들, 또는 동시 소거 동작들을 포함하는 다이가 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하는데, 이는 단일 소거 동작에서 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하는데, 이는 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1a를 참조하면, 본 개시내용의 일 실시예에 따른 제1 반도체 다이(900)가 예시되어 있다. 제1 반도체 다이(900)는 제1 기판(908), 제1 기판(908) 위에 놓인 제1 반도체 디바이스들(920), 제1 반도체 디바이스들 위에 놓인 제1 유전체 재료 층들(290, 960, 970), 및 제1 유전체 재료 층들(290, 960, 970) 내에 매립된 제1 금속 상호접속부 구조물들(980)을 포함한다. 일 실시예에서, 제1 기판(908)은 500 마이크로미터 내지 1 mm 범위의 두께를 갖는 구매가능한 실리콘 웨이퍼일 수 있다.
일반적으로, 제1 반도체 디바이스들(920)은 당업계에 알려진 임의의 반도체 디바이스를 포함할 수 있다. 일 실시예에서, 제1 반도체 다이(900)는 메모리 다이를 포함하고, 3차원 NAND 메모리 디바이스와 같은 메모리 디바이스들을 포함할 수 있다. 예시적인 예에서, 제1 반도체 디바이스들(920)은 절연 층들(32) 및 전기 전도성 층들(46)의 수직으로 교번하는 스택, 및 수직으로 교번하는 스택(32, 46)을 통해 수직으로 연장되는 메모리 개구들의 2차원 어레이를 포함할 수 있다. 전기 전도성 층들(46)은 3차원 NAND 메모리 디바이스의 워드 라인들을 포함할 수 있다.
메모리 개구 충전 구조물(58)은 각각의 메모리 개구 내에 형성될 수 있다. 메모리 개구 충전 구조물(58)은 메모리 필름 및 메모리 필름과 접촉하는 수직 반도체 채널을 포함할 수 있다. 메모리 필름은 차단 유전체, 터널링 유전체, 및 차단 유전체와 터널링 유전체 사이에 위치된 전하 저장 재료를 포함할 수 있다. 전하 저장 재료는 전하 트래핑 층, 예컨대 실리콘 질화물 층, 또는 복수의 개별 전하 트래핑 영역들, 예컨대 플로팅 게이트들 또는 전하 트래핑 층의 개별 부분들을 포함할 수 있다. 이 경우에, 각각의 메모리 개구 충전 구조물(58) 및 전기 전도성 층들(46)의 인접한 부분들은 수직 NAND 스트링을 구성한다. 대안적으로, 메모리 개구 충전 구조물들(58)은 저항성 메모리 요소들, 강유전체 메모리 요소들, 위상 변화 메모리 요소들 등과 같은 임의의 유형의 비휘발성 메모리 요소들을 포함할 수 있다. 메모리 디바이스는 각각의 수직 반도체 채널의 저부 단부에 연결된 선택적인 수평 반도체 채널 층(10), 및 제1 기판(908)과 수평 반도체 채널 층(10) 사이에 전기적 격리를 제공하는 선택적인 유전체 스페이서 층(910)을 포함할 수 있다.
전기 전도성 층(46)은 각각의 위에 놓인 전기 전도성 층(46)이 임의의 하부 전기 전도성 층(46)보다 작은 측방향 범위를 갖는 테라스(terrace) 영역을 제공하도록 패턴화될 수 있다. 전기 전도성 층들(46)에 대한 전기적 연결을 제공하기 위해 테라스 영역 내의 전기 전도성 층들(46) 상에 접촉 비아 구조물들(도시되지 않음)이 형성될 수 있다. 유전체 재료 부분들(65)은 이웃하는 수직으로 교번하는 스택들(32, 46) 사이에 전기적 격리를 제공하도록 각각의 수직으로 교번하는 스택(32, 46) 주위에 형성될 수 있다.
제1 유전체 재료 층들(290, 960, 970)은 접촉 비아 구조물들 및 비트 라인들(982)을 매립하는 제1 접촉 레벨 유전체 층들(290), 제1 접촉 레벨 유전체 층들(290) 위에 위치된 제1 금속 상호접속부 구조물들(980)의 서브세트를 매립하는 제1 상호접속부 레벨 유전체 층들(960), 및 제1 상호접속부 레벨 유전체 층(960) 위에 형성되는 제1 패드 레벨 유전체 층(970)을 포함할 수 있다. 비트 라인들(982)은 제1 금속 상호접속부 구조물들(980)의 서브세트이고, 메모리 개구 충전 구조물(58)의 상단에서 반도체 채널 위에 위치된 드레인 영역들과 전기적으로 접촉할 수 있다. 접촉 비아 구조물들은 제1 반도체 디바이스들의 다양한 노드들과 접촉한다. 제1 금속 상호접속부 구조물들(980)의 서브세트들인 상호접속부 금속 라인들 및 상호접속부 금속 비아 구조물들은 제1 상호접속부 레벨 유전체 층들(960) 내에 매립될 수 있다. 제1 금속 상호접속부 구조물들(980)은 제1 상호접속부 레벨 유전체 층들(960) 내에 또는 제1 패드 레벨 유전체 층(970) 내에 위치될 수 있다.
제1 접촉 레벨 유전체 층들(290) 및 제1 상호접속부 레벨 유전체 층(960) 각각은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제1 패드 레벨 유전체 층(970)은 도핑되지 않은 실리케이트 유리(예를 들어, 실리콘 산화물) 또는 도핑된 실리케이트 유리와 같은 실리콘 산화물 재료로 본질적으로 이루어질 수 있고/있거나 이를 포함할 수 있다. 제1 패드 레벨 유전체 층(970)의 두께는 100 nm 내지 3,000 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 제1 패드 레벨 유전체 층(970)은, 예를 들어 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 공정에 의해 제공될 수 있는 평탄한 상단 표면을 가질 수 있다. 제1 상호접속부 레벨 유전체 층(960)의 최상부 층은 유전체 확산 장벽 층(명확히 도시되지 않음)일 수 있으며, 이는 10 nm 내지 300 nm 범위의 두께를 갖는 실리콘 질화물 층일 수 있다.
제1 접합 패드 층(988L)은, 예를 들어 제1 패드 레벨 유전체 층(970) 내에 패드 공동들을 형성하고 패드 공동들 내에 그리고 제1 패드 레벨 유전체 층(970) 위에 적어도 하나의 전도성 재료를 형성함으로써, 제1 패드 레벨 유전체 층(970) 내에 형성된다. 도 1b에 도시된 바와 같이, 제1 접합 패드 층(988L)은 제1 패드 레벨 유전체 층(970)의 상단과 함께 CMP에 의해 평탄화되어, 패드 공동들 내에 제1 접합 패드들(988)을 남긴다. 대안적으로, 제1 접합 패드들(988)은 제1 금속 상호접속부 구조물들(980) 상에 먼저 형성되고, 이어서 제1 접합 패드들(988) 위에 그리고 그 주위에 제1 패드 레벨 유전체 층(970)을 형성하고, 이어서, 제1 패드 레벨 유전체 층(970)을 평탄화하여 제1 접합 패드들(988)의 상단 표면을 노출시킨다. 적어도 하나의 전도성 재료는 금속-금속 또는 하이브리드 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성(즉, 금속 또는 금속 합금) 재료일 수 있다. 예를 들어, 제1 접합 패드들(988) 각각은 TiN, TaN, 및/또는 WN을 포함하는 선택적인 금속 라이너, 및 금속-금속 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성 재료를 포함하는 금속 충전 재료 부분을 포함할 수 있다. 예를 들어, 금속 충전 재료 부분은 Cu, 70% 초과(90% 초과 및/또는 95% 초과일 수 있음)의 원자 농도의 구리를 포함하는 구리 합금, 또는 코발트 또는 니켈 합금, 예를 들어 CoW, CoWP, CoMoP, NiW, 및/또는 NiWP로부터 선택된 임의의 재료로 본질적으로 이루어질 수 있고/있거나 이를 포함할 수 있다.
제1 접합 패드들(988) 각각은 제1 패드 레벨 유전체 층(970)에 의해 둘러싸이고, 제1 금속 상호접속부 구조물들(980) 중 각자의 하부 하나와 접촉한다. 제1 접합 패드들(988) 각각은 제1 반도체 디바이스들(920)의 각자의 노드에 전기적으로 접속된다. 제1 접합 패드(988)는 각자의 다각형 형상, 각자의 둥근 다각형 형상(즉, 둥근 코너들에 의해 다각형으로부터 수정된 형상), 또는 폐쇄형 주변부를 갖는 각자의 곡선형 형상(선들 및/또는 곡선들을 포함하는 형상)을 가질 수 있다. 각각의 제1 접합 패드(988)의 최대 측방향 치수는 5 마이크로미터 내지 100 마이크로미터의 범위일 수 있지만, 더 작은 그리고 더 큰 최대 측방향 치수들이 또한 채용될 수 있다.
도 2를 참조하면, 유전체 커버 층(990)이 제1 접합 패드들(988)의 물리적으로 노출된 표면들(예컨대, 상단 표면) 상에 형성될 수 있다. 유전체 커버 층(990)은 제1 접합 패드들(988)의 커버된 부분들의 접합을 방지하는 재료를 포함한다. 유전체 커버 층(990)은 실리콘 산화물, 실리콘 탄질화물(SiCN), 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 티타늄 산화물과 같은 유전체 재료를 포함할 수 있다. 일 실시예에서, 유전체 커버 층(990)은 실리콘 산화물 또는 실리콘 탄질화물(SiCN)을 포함한다. 유전체 커버 층(990)은 화학 기상 침착 공정(예컨대, 플라즈마 강화 화학 기상 침착 공정)에 의해 또는 스핀-온 코팅과 같은 자기-평탄화 침착 공정에 의해 형성될 수 있다. 자기-평탄화 침착 공정이 유전체 커버 층(990)을 침착시키기 위해 채용되는 경우에, 유전체 커버 층(990)의 상단 표면의 토포그래피 변형들은 제1 패드 레벨 유전체 층(970)의 상단 표면의 토포그래피 변형들보다 작을 수 있다. 다시 말하면, 유전체 커버 층(990)의 상단 표면은 제1 패드 레벨 유전체 층(970)의 상단 표면보다 더 평면일 수 있고, 다이(900)의 평면도를 개선한다.
유전체 커버 층(990)의 두께는 개구들을 통한 금속-금속 접합이 관통 형성되는 것을 가능하게 하도록 선택될 수 있다. 후속 접합 단계 동안, 상승된 온도에서의 어닐링 공정이 채용되어, 제1 접합 패드들(988)의 물리적으로 노출된 부분들 및 제2 반도체 다이 내의 제2 접합 패드들의 물리적으로 노출된 부분들의 접합이 후속적으로 제공되도록 유도한다. 제1 접합 패드들(988) 및 제2 접합 패드들의 정합 표면들은 제1 접합 패드들(988) 및 제2 접합 패드들의 전도성 재료들의 열 팽창으로 인해 수직으로 시프트한다. 제1 접합 패드들(988)의 수직 팽창 거리는 제1 접합 패드의 정합 표면이 후속 금속-금속 접합 공정의 어닐링 단계 동안 시프트되는 수직 거리이며, 이는 섭씨 300 도 내지 섭씨 400 도의 범위의 상승된 온도에서 수행될 수 있다. 마찬가지로, 제2 접합 패드들의 수직 팽창 거리는 제2 접합 패드들의 정합 표면이 후속 금속-금속 접합 공정의 어닐링 단계 동안 시프트되는 수직 거리이다. (제1 접합 패드들(988) 및 제2 접합 패드들과 같은) 접합 패드들의 수직 팽창 거리는 25 nm 내지 75 nm의 범위일 수 있다. 접합 패드에 대한 수직 팽창 거리의 값은 접합 패드의 두께 및 접합 공정 동안 채용되는 상승된 온도에 좌우될 수 있다. 전형적으로, 접합 패드들의 각각의 정합 쌍의 총 수직 팽창 거리는 50 nm 내지 150 nm의 범위일 수 있다. 따라서, 유전체 커버 층(990)의 두께는 10 nm 내지 50 nm일 수 있다. 그러나, 더 크거나 더 작은 두께가 또한 사용될 수 있다.
일 실시예에서, 유전체 커버 층(990) 및 접합 패턴 정의 층은 제2 반도체 다이 내의 각각의 제1 접합 패드들(988)과 후속적으로 제공될 제2 접합 패드들 사이에 제공된다. 이러한 실시예에서, 유전체 커버 층(990) 및 접합 패턴 정의 층의 총 두께는 제1 접합 패드들(988)의 수직 팽창 거리와 제2 접합 패드들의 수직 팽창 거리의 합보다 작다.
일반적으로, 유전체 커버 층(990)의 두께는 5 nm 내지 100 nm, 예컨대 10 nm 내지 50 nm의 범위일 수 있다. 일 실시예에서, 유전체 커버 층(990)의 두께는, 섭씨 300 도 내지 섭씨 400 도의 범위 내의 상승된 온도에서 수행될 수 있는 후속 금속-금속 접합 공정의 어닐링 단계 동안 제1 접합 패드들(988)의 상단 표면들(즉, 정합 표면)의 수직 팽창 거리보다 작을 수 있다. 예를 들어, 기계적 제약 없이 상승된 온도에서 수직 방향을 따른 제1 접합 패드들(988)의 수직 팽창 거리는 25 nm 내지 75 nm의 범위일 수 있고, 유전체 커버 층(990)의 두께는 10 nm 내지 50 nm, 예컨대 20 nm 내지 40 nm의 범위일 수 있다.
도 3을 참조하면, 포토레지스트 층이 유전체 커버 층(990) 위에 적용될 수 있고, 제1 접합 패드들(988) 위에 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 유전체 커버 층(990)을 통해 개구들을 형성하기 위해 에칭 공정이 수행될 수 있다. 유전체 커버 층(990)을 통한 개구들은 본 명세서에서 커버 층 개구들(992)로 지칭된다. 제1 접합 패드들(988)의 각각의 상단 표면(정합 표면)의 적어도 중심 부분은 유전체 커버 층(990) 내의 각각의 개구 내에서 물리적으로 노출될 수 있다. 일 실시예에서, 제1 접합 패드들(988)의 전체 상단 표면은 커버 층 개구들(992)에서 노출될 수 있다. 유전체 커버 층(990) 내의 개구들의 패턴은 제2 반도체 다이의 제2 접합 패드들과 접합하기 위해 채용되는 제1 접합 패드들(988)의 정합 표면들의 영역들을 정의한다.
제1 접합 패드들(988) 각각은 유전체 커버 층(990)으로 커버되지 않는 제1 접합 표면 중심 영역 및 유전체 커버 층(990)으로 커버된 선택적인 제1 접합 표면 주변 영역을 갖는 각자의 제1 접합 측면 표면을 갖는다. 접합 패드의 접합 측면 표면은 접합 공정 동안에 다른 접합 패드와 대면하도록 구성되는 접합 패드의 표면이다. 제1 접합 표면 중심 영역은 커버 층 개구들(992) 중 각자의 하나 내에서 물리적으로 노출된다. 제1 접합 표면 주변 영역(존재하는 경우)은 제1 접합 표면 중심 영역을 측방향으로 둘러싼다.
각각의 제1 접합 패드(988)의 제1 접합 측면 표면의 제1 접합 표면 중심 영역의 면적은 제1 접합 측면 표면의 총 면적의 50% 내지 100%, 예컨대 70% 내지 90%의 범위 내에 있을 수 있다. 일 실시예에서, 각각의 제1 접합 측면 표면은 다각형 형상 또는 둥근 다각형 형상을 가질 수 있다.
도 4를 참조하면, 제2 반도체 다이(700)가 예시되어 있다. 제2 반도체 다이(700)는 제2 기판(708), 제2 기판(708) 위에 놓인 제2 반도체 디바이스들(720), 제2 반도체 디바이스들(720) 위에 놓인 제2 유전체 재료 층들(740, 760, 770), 및 제2 유전체 재료 층들(740, 760, 770) 내에 매립된 제2 금속 상호접속부 구조물들(780)을 포함한다. 일 실시예에서, 제2 반도체 디바이스들(720)은 전계 효과 트랜지스터들을 포함하는 적어도 하나의 상보적 금속 산화물 반도체(CMOS) 회로를 포함할 수 있다. 일 실시예에서, 제2 기판(708)은 500 마이크로미터 내지 1 mm 범위의 두께를 갖는 구매가능한 실리콘 기판일 수 있다.
일반적으로, 제2 반도체 디바이스는 향상된 기능성을 제공하기 위해 제1 반도체 다이(900) 내의 제1 반도체 디바이스들과 함께 동작될 수 있는 임의의 반도체 디바이스를 포함할 수 있다. 일 실시예에서, 제1 반도체 다이(900)는 메모리 다이를 포함하고, 제2 반도체 다이(700)는 메모리 다이 내의 메모리 디바이스들(예컨대, 메모리 요소들의 3차원 어레이)의 동작을 위한 지원 회로(즉, 주변 회로)를 포함하는 로직 다이를 포함한다. 일 실시예에서, 제1 반도체 다이(900)는 메모리 요소들의 3차원 어레이, (전기 전도성 라인들(46)의 서브세트를 포함할 수 있는) 워드 라인들 및 비트 라인들(982)을 포함하는 3차원 메모리 디바이스를 포함할 수 있고, 제2 반도체 다이(700)의 제2 반도체 디바이스들(720)은 메모리 요소들의 3차원 어레이의 동작을 위한 주변 회로를 포함할 수 있다. 주변 회로는 제1 반도체 다이(900)의 메모리 요소들의 3차원 어레이의 워드 라인들을 구동시키는 하나 이상의 워드 라인 드라이버 회로들, 제1 반도체 다이(900)의 비트 라인들(982)을 구동시키는 하나 이상의 비트 라인 드라이버 회로들, 워드 라인들에 대한 어드레스들을 디코딩하는 하나 이상의 워드 라인 디코더 회로들, 비트 라인들(982)에 대한 어드레스들을 디코딩하는 하나 이상의 비트 라인 디코더 회로들, 제1 반도체 다이(900)의 메모리 개구 충전 구조물들(58) 내의 메모리 요소들의 상태들을 감지하는 하나 이상의 감지 증폭기 회로들, 제1 반도체 다이(900) 내의 수평 반도체 채널 층(10)에 전력을 제공하는 소스 전력 공급 회로, 데이터 버퍼 및/또는 래치, 및/또는 제1 반도체 다이(900)의 3차원 메모리 디바이스를 동작시키는 데 사용될 수 있는 임의의 다른 반도체 회로를 포함할 수 있다.
제2 유전체 재료 층들(740, 760, 770)은 제2 기판(708)에 대해 근위에 있는 제2 금속 상호접속부 구조물들(780)의 근위 서브세트를 매립하는 근위 상호접속부 레벨 유전체 층(740), 제2 기판(708)으로부터 원위에 있는 제2 금속 상호접속부 구조물들(780)의 원위 서브세트를 매립하는 원위 상호접속부 레벨 유전체 층(760), 및 원위 상호접속부 레벨 유전체 층들(760) 위에 형성되는 제2 패드 레벨 유전체 층(770)을 포함할 수 있다. 제2 금속 상호접속부 구조물들(780)은 근위 상호접속부 레벨 유전체 층(740) 내에, 원위 상호접속부 레벨 유전체 층(760) 내에, 또는 제2 패드 레벨 유전체 층(770) 내에 위치될 수 있다.
근위 상호접속부 레벨 유전체 층들(740) 및 원위 상호접속부 레벨 유전체 층(760)은 도핑되지 않은 실리케이트 유리(예를 들어, 실리콘 산화물), 도핑된 실리케이트 유리, 유기실리케이트 유리, 실리콘 질화물, 유전체 금속 산화물, 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있다. 제2 패드 레벨 유전체 층(770)은 도핑되지 않은 실리케이트 유리 또는 도핑된 실리케이트 유리(예를 들어, 도핑된 또는 도핑되지 않은 실리콘 산화물 재료)를 포함할 수 있다. 제2 패드 레벨 유전체 층(770)의 두께는 100 nm 내지 3,000 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께도 채용될 수 있다. 제2 패드 레벨 유전체 층(770)은, 예를 들어 화학적 기계적 폴리싱(CMP) 공정과 같은 평탄화 공정에 의해 제공될 수 있는 평탄한 상단 표면을 가질 수 있다.
제2 접합 패드들(788)은 예를 들어 제2 패드 레벨 유전체 층(770) 내에 패드 공동들을 형성하고 패드 공동들을 적어도 하나의 전도성 재료로 충전하고, 이어서 평탄화시킴으로써, 제2 패드 레벨 유전체 층(770) 내에 형성된다. 대안적으로, 접합 패드들(788)은 제2 금속 상호접속부 구조물들(780) 상에 먼저 형성되고, 이어서 제2 접합 패드들(788) 위에 그리고 그 주위에 제2 패드 레벨 유전체 층(770)을 형성하고, 이어서, 제2 패드 레벨 유전체 층(770)을 평탄화하여 제2 접합 패드들(788)의 상단 표면을 노출시킨다. 적어도 하나의 전도성 재료는 금속-금속 또는 하이브리드 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성(즉, 금속 또는 금속 합금) 재료일 수 있다. 예를 들어, 제1 접합 패드들(988) 각각은 TiN, TaN, 및/또는 WN을 포함하는 선택적인 금속 라이너, 및 금속-금속 접합에 의해 동일한 금속성 재료 또는 다른 금속성 재료에 접합될 수 있는 금속성 재료를 포함하는 금속 충전 재료 부분을 포함할 수 있다. 예를 들어, 금속 충전 재료 부분은 Cu, 70% 초과(90% 초과 및/또는 95% 초과일 수 있음)의 원자 농도의 구리를 포함하는 구리 합금, 또는 코발트 또는 니켈 합금, 예를 들어 CoW, CoWP, CoMoP, NiW, 및/또는 NiWP로부터 선택된 임의의 재료로 본질적으로 이루어질 수 있고/있거나 이를 포함할 수 있다. 제2 접합 패드들(788)의 재료는 제1 접합 패드들(988)의 재료와 동일하거나 또는 상이할 수 있다.
제2 접합 패드들(788) 각각은 제2 패드 레벨 유전체 층(770) 내에 매립되고, 제2 금속 상호접속부 구조물들(780) 중 각자의 하부 하나와 접촉한다. 제2 접합 패드들(788) 각각은 제2 반도체 디바이스들(720)의 각자의 노드에 전기적으로 접속된다. 제2 접합 패드(788)는 각자의 다각형 형상, 각자의 둥근 다각형 형상(즉, 둥근 코너들에 의해 다각형으로부터 수정된 형상), 또는 폐쇄형 주변부를 갖는 각자의 곡선형 형상(선들 및/또는 곡선들을 포함하는 형상)을 가질 수 있다. 각각의 제2 접합 패드(788)의 최대 측방향 치수는 5 마이크로미터 내지 100 마이크로미터의 범위일 수 있지만, 더 작은 그리고 더 큰 최대 측방향 치수들이 또한 채용될 수 있다.
제1 반도체 다이(900) 및 제2 반도체 다이(700)의 디바이스들의 유형들은 제1 반도체 다이(900)의 디바이스들(920) 및 제2 반도체 다이(700)의 디바이스들(720)이 서로 통신할 수 있고, 다른 반도체 다이 내의 디바이스를 제어하거나 그에 의해 제어되도록 하는 임의의 방식으로 선택될 수 있다. 일 실시예에서, 제1 반도체 다이(900) 및 제2 반도체 다이(700) 중 하나는 메모리 요소들의 3차원 어레이와 같은 메모리 요소들을 포함하는 메모리 다이를 포함하고, 제1 반도체 다이(900) 및 제2 반도체 다이(700) 중 다른 하나는 메모리 요소들의 3차원 어레이와 같은 메모리 요소들을 동작시키도록 구성된 주변 회로를 포함하는 로직 다이를 포함한다. 본 개시내용은 제1 반도체 다이(900)가 메모리 다이이고 제2 반도체 다이(700)가 로직 다이인 실시예를 채용하는 것으로 기술되지만, 제1 반도체 다이(900)가 로직 다이이고 제2 반도체 다이(700)가 메모리 다이인 실시예들이 본 명세서에서 명확히 고려된다.
도 5를 참조하면, 접합 패턴 정의 층(790)이 제2 접합 패드들(788)의 물리적으로 노출된 표면들(예컨대, 상단 표면) 상에 형성될 수 있다. 접합 패턴 정의 층(790)은 제1 접합 패드들(988)에 대한 제2 접합 패드들(788)의 커버된 부분들의 접합을 방지하는 재료를 포함한다. 접합 패턴 정의 층(790)은 유전체 커버 층(990)에 채용될 수 있는 임의의 재료를 포함할 수 있다. 접합 패턴 정의 층(790)은 유전체 커버 층(990)과 동일한 재료를 포함할 수 있거나, 또는 그와는 상이한 재료를 포함할 수 있다. 접합 패턴 정의 층(790)은 실리콘 산화물, 실리콘 탄질화물(SiCN), 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 또는 티타늄 산화물과 같은 유전체 재료를 포함할 수 있다. 일 실시예에서, 접합 패턴 정의 층(790)은 실리콘 산화물 또는 실리콘 탄질화물(SiCN)을 포함한다. 접합 패턴 정의 층(790)은 화학 기상 침착 공정(예컨대, 플라즈마 강화 화학 기상 침착 공정)에 의해 또는 스핀-온 코팅과 같은 자기-평탄화 침착 공정에 의해 형성될 수 있다. 자기-평탄화 침착 공정이 접합 패턴 정의 층(790)을 침착시키기 위해 채용되는 경우에, 접합 패턴 정의 층(790)의 상단 표면의 토포그래피 변형들은 제2 패드 레벨 유전체 층(770)의 상단 표면의 토포그래피 변형들보다 작을 수 있다.
접합 패턴 정의 층(790)의 두께는 개구들을 통한 금속-금속 접합이 관통 형성되는 것을 가능하게 하도록 선택될 수 있다. 일 실시예에서, 유전체 커버 층(990) 및 접합 패턴 정의 층(790)의 총 두께는 제1 접합 패드들(988)의 수직 팽창 거리와 제2 접합 패드들(788)의 수직 팽창 거리의 합보다 작다. 일 실시예에서, 접합 패턴 정의 층(790)의 두께는, 섭씨 300 도 내지 섭씨 400 도의 범위 내의 상승된 온도에서 수행될 수 있는 후속 금속-금속 접합 공정의 어닐링 단계 동안 제2 접합 패드들(788)의 상단 표면들(즉, 정합 표면)의 수직 팽창 거리보다 작을 수 있다. 예를 들어, 기계적 제약 없이 상승된 온도에서 수직 방향을 따른 제2 접합 패드들(788)의 수직 팽창 거리는 25 nm 내지 75 nm의 범위일 수 있고, 접합 패턴 정의 층(790)의 두께는 10 nm 내지 50 nm, 예컨대 20 nm 내지 40 nm의 범위일 수 있다.
도 6을 참조하면, 포토레지스트 층이 접합 패턴 정의 층(790) 위에 적용될 수 있고, 제2 접합 패드들(788) 위에 개구들을 형성하도록 리소그래피 방식으로 패턴화될 수 있다. 접합 패턴 정의 층(790)을 통해 개구들(792)을 형성하기 위해 에칭 공정이 수행될 수 있다. 접합 패턴 정의 층(790)을 통한 개구들(792)은 본 명세서에서 접합 패턴 정의 개구들로 지칭된다. 제2 접합 패드들(788)의 각각의 상단 표면(정합 표면)의 중심 부분은 접합 패턴 정의 층(790) 내의 각각의 개구(792) 내에서 물리적으로 노출될 수 있다.
접합 동안 제2 반도체 다이(700)가 제1 반도체 다이(900) 위에 위치될 것이면, 일 실시예에서, 유전체 커버 층(990) 내의 커버 층 개구들(992)의 패턴은 접합 패턴 정의 층(790) 내의 접합 패턴 정의 개구들(792)의 패턴의 미러 이미지의 영역들 및 접합 패턴 정의 층(790) 내의 접합 패턴 정의 개구들(792)의 패턴의 미러 이미지를 둘러싸는 추가 영역들을 포함할 수 있다. 다시 말하면, 제2 접합 패드(788) 위에 놓인 각각의 패턴 정의 개구(792)는 후속하여 제2 접합 패드(788)에 접합될 제1 접합 패드(988) 위의 각자의 커버 층 개구(992)의 면적보다 작은 면적을 가질 수 있다. 접합 패턴 정의 층(790) 내의 접합 패턴 정의 개구들(792)은 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이에, 접합 계면들의 영역들, 즉 금속-금속 접촉이 존재하는 접합 표면들을 정의한다. 접합 패턴 정의 층(790)을 통한 접합 패턴 정의 개구들(792)은 제1 접합 패드들(988)을 제2 접합 패드(788)에 후속적으로 접합시킬 때 각각의 접합 패턴 정의 개구(792)가 커버 층 개구(992) 중 각자의 하나로부터 내향으로 측방향으로 오프셋될 수 있도록 하는 형상들을 가질 수 있다.
대안적으로, 접합 동안 제2 반도체 다이(700)가 제1 반도체 다이(900) 아래에 위치될 것이면, 일 실시예에서, 제2 접합 패드(788) 위에 놓인 각각의 개구(792)는 후속하여 제2 접합 패드(788)에 접합될 제1 접합 패드(988) 위의 각자의 개구(992)의 면적보다 더 큰 면적을 가질 수 있다. 다시 말하면, 저부 다이 개구들은 일 실시예에서 대응하는 상단 다이 개구들보다 크다.
제2 접합 패드들(788) 각각은 접합 패턴 정의 층(790)으로 커버되지 않는 제2 접합 표면 중심 영역 및 접합 패턴 정의 층(790)으로 커버된 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 갖는다. 제2 접합 표면 중심 영역은 개구들(792) 중 각자의 하나 내에서 물리적으로 노출된다. 제2 접합 표면 주변 영역은 제2 접합 표면 중심 영역을 측방향으로 둘러싼다.
각각의 제2 접합 패드(788)의 제2 접합 측면 표면의 제2 접합 표면 중심 영역의 면적은 제2 접합 측면 표면의 총 면적의 20% 내지 80%, 예컨대 40% 내지 60%의 범위 내에 있을 수 있다. 일 실시예에서, 각각의 제2 접합 측면 표면은 다각형 형상 또는 둥근 다각형 형상을 가질 수 있고, 균일한 측방향 오프셋 거리만큼 다각형 형상 또는 둥근 다각형 형상의 주변부로부터 내향으로 측방향으로 오프셋된 주변부를 갖는 각자의 제2 접합 표면 중심 영역을 가질 수 있다.
도 7을 참조하면, 제1 반도체 다이(900) 및 제2 반도체 다이(700)는 제1 패드 레벨 유전체 층(970)이 제2 패드 레벨 유전체 층(770)을 향하도록 배향된다. 유전체 커버 층(990)은 접합 패턴 정의 층(790)을 향한다. 제2 반도체 다이(700) 및 제1 반도체 다이(900)가 접촉하게 되어 유전체 커버 층(990)은 접합 패턴 정의 층(790)과 접촉한다.
제1 반도체 다이(900) 및 제2 반도체 다이(700)는 각각의 제2 접합 패드(788)가 제1 접합 패드들(988) 중 각자의 하나를 향하도록 측방향으로 정렬될 수 있다. 또한, 각자의 제2 접합 패드(788) 위에(또는 그 아래에) 배치된 각각의 접합 패턴 정의 개구(792)는 내향으로 각자의 측방향 오프셋을 갖는 각자의 제1 접합 패드(988) 아래에(또는 위에) 배치된 각자의 커버 층 개구(992)의 주변부 내부에 위치된다. 일반적으로, 제2 패드 레벨 유전체 층(770)을 향해 수직 방향을 따라 볼 때 접합 패턴 정의 층(790)을 통한 접합 패턴 정의 개구들(792)의 패턴은, 접합 패턴 정의 개구들(792)의 크기를 감소시킴으로써 제1 패드 레벨 유전체 층(970)을 향해 수직 방향을 따라 볼 때 유전체 커버 층(990)을 통한 커버 층 개구들(992)의 패턴의 미러 이미지로부터 유도될 수 있다.
일 실시예에서, 유전체 커버 층(990)을 통한 각각의 커버 층 개구(992)는 접합 패턴 정의 개구들(792) 중 각자의 하나의 전체 영역을 포함하는 영역을 갖는다. 각각의 커버 층 개구(992)의 주변부는 접합 패턴 정의 개구들(792) 중 중첩되는 하나의 주변부로부터 외향으로 측방향으로 오프셋될 수 있다.
도 8을 참조하면, 유전체 커버 층(990)을 접합 패턴 정의 층(790)에 접합시키기에 충분한 온도에서 제1 및 제2 반도체 다이들의 조립체를 초기에 어닐링함으로써 선택적인 유전체-유전체 접합이 수행된다. 어닐링 온도는 섭씨 200 도 내지 300 도일 수 있다. 이어서, 제2 접합 패드(788) 및 제1 접합 패드(988)의 각각의 대면 쌍은 금속-금속 접합을 유도하는 어닐링 공정을 수행함으로써 접합될 수 있다. 접합 패턴 정의 층(790)을 통한 접합 패턴 정의 개구들(792)은 제1 접합 패드(988) 및 제2 접합 패드(788)의 각자의 쌍 사이에 각각의 접합 계면(888)의 영역들을 정의한다. 일 실시예에서, 유전체 커버 층(990) 및 유전체 접합 패턴 정의 층(790)은 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 정합 쌍 사이에 존재한다. 아래의 도 9 및 도 10에 관하여 후술될 실시예에서, 유전체 커버 층(990)은 생략되고, 접합 패턴 정의 층(790)만이 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 정합 쌍 사이에 존재한다.
어닐링 온도는 제2 접합 패드들(788) 및 제1 접합 패드들(988)의 조성에 기초하여 선택될 수 있다. 예를 들어, 제2 접합 패드들(788) 및 제1 접합 패드들(988)이 본질적으로 구리로 구성되는 금속 충전 부분들을 포함하는 경우, 어닐링 온도는 섭씨 300 도 내지 섭씨 400 도의 범위일 수 있다. 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이의 각각의 접합 계면(888)의 영역은 각각의 접합 패턴 정의 개구(792)의 영역과 동일할 수 있다. 따라서, 접합 계면(888)의 각각의 주변부는 각자의 접합 패턴 정의 개구(792)의 주변부와 일치할 수 있다.
제1 접합 패드(988)의 제1 접합 측면 표면의 제1 접합 표면 중심 영역이 수직으로 시프트되는 수직 팽창 거리와 제2 접합 패드(788)의 제2 접합 측면 표면의 제2 접합 표면 중심 부분이 수직으로 시프트되는 수직 팽창 거리의 합은 제1 패드 레벨 유전체 층(970)의 근위 표면과 제2 패드 레벨 유전체 층(770) 사이의 수직 분리 거리와 동일할 수 있다. 유전체 커버 층(990)이 존재하는 경우, 제1 패드 레벨 유전체 층(970)의 근위 표면과 제2 패드 레벨 유전체 층(770) 사이의 수직 분리 거리는 유전체 커버 층(990)의 두께와 접합 패턴 정의 층(790)의 두께의 합과 동일할 수 있다. 유전체 커버 층(990)이 존재하지 않는 경우, 제1 패드 레벨 유전체 층(970)의 근위 표면과 제2 패드 레벨 유전체 층(770) 사이의 수직 분리 거리는 접합 패턴 정의 층(790)의 두께와 동일할 수 있다.
유전체 커버 층(990) 및 접합 패턴 정의 층(790)이 서로 접합될 수 있는 유전체 재료를 포함하는 경우, 유전체 커버 층(990)과 접합 패턴 정의 층(790) 사이의 접합은 초기 어닐링 공정에서 발생할 수 있는데, 이는 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이에 금속-금속 접합을 제공하기 전에 수행될 수 있다. 대안적으로, 유전체 커버 층(990)이 생략되고 접합 패턴 정의 층(790) 및 제1 패드 레벨 유전체 층(970)이 서로 접합될 수 있는 유전체 재료들을 포함하는 경우, 접합 패턴 정의 층(790)과 제2 패드 레벨 유전체 층(770) 사이의 접합은 초기 어닐링 공정에서 발생할 수 있는데, 이는 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이에 금속-금속 접합을 제공하기 전에 수행될 수 있다.
일반적으로, 제1 금속 패드들(988)은 접합 패턴 정의 개구들(992)을 통해 확장될 수 있고, 제2 접합 패드들(788) 중 각자의 하나와 접촉하고 그에 접합된다. 제2 금속 패드(788)는 또한 접합 패턴 정의 개구들(992)을 통해 확장될 수 있다. 일 실시예에서, 접합 패턴 정의 층(790)은 제2 접합 패드들(788)을 제1 접합 패드들(988)에 접합하는 동안 그리고 그 후에 유전체 커버 층(990)과 제2 반도체 다이(700) 사이에 배치된다. 접합 패턴 정의 개구들(792) 각각은 커버 층 개구들(992) 중 각자의 하나의 영역 내에 전체적으로 위치될 수 있다. 접합 패턴 정의 개구들(792) 각각은 커버 층 개구들(992) 중 각자의 하나의 주변부로부터 내향으로 측방향으로 오프셋된 각자의 주변부를 가질 수 있다.
일 실시예에서, 유전체 커버 층(990)은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물 및 유전체 금속 산화물로부터 선택되는 제1 유전체 재료로 본질적으로 이루어지고/이루어지거나 이를 포함하고, 10 nm 내지 50 nm의 범위의 두께를 갖고, 접합 패턴 정의 층(790)은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물 및 유전체 금속 산화물로부터 선택되는 제2 유전체 재료로 본질적으로 이루어지고/이루어지거나 이를 포함하고, 10 nm 내지 50 nm의 범위의 두께를 갖는다.
일 실시예에서, 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 접합된 쌍은 접합 패턴 정의 개구들(792) 중 각자의 하나와 일치하는 주변부를 갖는 각자의 접합 계면(888)을 갖는다. 일 실시예에서, 제1 접합 패드들(988) 각각은 접합 패턴 정의 층(790)을 통해 접합 패턴 정의 개구들(792) 중 각자의 하나 내로 돌출하는 제1 접합 표면 중심 영역을 갖는 각자의 제1 접합 측면 표면을 포함한다. 각각의 제1 접합 표면 중심 영역은 제2 접합 패드(788)들 중 각자의 하나에 접합된다. 각각의 제1 접합 측면 표면은 각자의 제1 접합 표면 중심 영역을 측방향으로 둘러싸고 유전체 커버 층(990)의 표면과 접촉하는 선택적인 각자의 제1 접합 표면 주변 영역을 가질 수 있다.
일 실시예에서, 제1 접합 패드(988) 및 제2 접합 패드(788)의 접합된 쌍 사이의 각각의 접촉 영역은 접합 패턴 정의 개구들(792) 중 각자의 하나의 영역과 일치한다. 일 실시예에서, 접합 패턴 정의 층(790)은 제2 접합 패드들(788)이 제1 접합 패드들(988)에 접합된 후에 제2 접합 패드들(788) 각각과 접촉한다. 일 실시예에서, 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 접합된 쌍은 각자의 접합 계면(888)을 가로지르는 금속 확산에 의해 유도된 금속-금속 접합에 의해 서로 접합될 수 있다.
일 실시예에서, 제1 접합 패드들(988) 및 제2 접합 패드들(788)의 제1 접합 표면 중심 영역들 사이의 각각의 접합 계면(888)은 유전체 커버 층(990)의 두께의 적어도 절반인 수직 오프셋 거리만큼 제1 접합 패드들(988)의 제1 접합 표면 주변 영역들의 수평 표면들을 포함하는 수평 평면으로부터 수직으로 오프셋된다. 일 실시예에서, 수직 오프셋 거리는 제1 패드 레벨 유전체 층(970)과 제2 패드 레벨 유전체 층(770) 사이의 수직 분리 거리의 50% 내지 100%의 범위일 수 있다.
일 실시예에서, 제2 접합 패드들(788) 각각은 접합 계면(888)에서 제1 접합 패드들(988) 중 각자의 하나에 접합되는 제2 접합 표면 중심 영역을 갖고 제1 접합 표면 중심 영역을 측방향으로 둘러싸는 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 포함한다. 일 실시예에서, 제2 패드 레벨 유전체 층(770)은 적어도 접합 패턴 정의 층(790)에 의해 제1 패드 레벨 유전체 층(970)으로부터 수직으로 이격될 수 있다.
일 실시예에서, 접합 패턴 정의 층(790)은 유전체 커버 층(990)과 제2 반도체 다이(700) 사이에 위치될 수 있고 그와 접촉할 수 있다. 접합 패턴 정의 층(790)은 그를 통한 접합 패턴 정의 개구들(792)을 포함한다. 접합 패턴 정의 개구들(792) 각각은 커버 층 개구들(992) 중 각자의 하나의 영역 내에 전체적으로 위치될 수 있고, 커버 층 개구들 중 각자의 하나의 주변부로부터 내향으로 측방향으로 오프셋된 각자의 주변부를 가질 수 있다. 일 실시예에서, 제1 접합 표면 주변 영역들 각각은 그의 외측 주변부에서 접합 패턴 정의 층(790)과 접촉할 수 있고, 그의 내측 주변부에서 유전체 커버 층(990)의 각자의 부분과 접촉할 수 있다.
도 9를 참조하면, 본 개시내용의 제2 실시예에 따른 예시적인 제2 구조물이 예시되어 있다. 제1 반도체 다이(900) 및 제2 반도체 다이(700)의 조립체가 도 7의 처리 단계들에서, 즉 제2 접합 패드들(788)이 제1 접합 패드들(988) 위에 배치된 후에 예시된다. 예시적인 제2 구조물에서의 제2 반도체 다이(700)는 도 4의 처리 단계들에서 제2 반도체 다이(700)와 동일할 수 있다. 그러나, 제1 반도체 다이(900) 내의 유전체 커버 층(990)은 생략된다. 따라서, 유전체 패턴 정의 층(790)은 제1 패드 레벨 유전체 층(970)의 근위 수평 표면과 직접 접촉할 수 있다. 따라서, 제2 실시예에서, 유전체 접합 패턴 정의 층(790)만이 제2 반도체 다이(700) 내의 각각의 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이에 제공된다. 이러한 제2 실시예에서, 유전체 접합 패턴 정의 층(790)의 두께는 제1 접합 패드들(988)의 수직 팽창 거리와 제2 접합 패드들(788)의 수직 팽창 거리의 합보다 작다.
도 10을 참조하면, 도 8의 처리 단계들은 제1 접합 패드들(988) 및 제2 접합 패드들(788)의 각각의 정합 쌍 사이의 금속-금속 접합을 유도하도록 수행될 수 있다. 일 실시예에서, 제2 접합 패드들(788) 각각은 제1 반도체 다이(900)를 향하는 제2 접합 측면 표면으로 본질적으로 이루어지고/이루어지거나 이를 포함하고, 제2 접합 측면 표면들 각각의 전체는 접합 패턴 정의 층(790) 또는 제1 접합 패드들(988) 중 각자의 하나와 접촉한다. 일 실시예에서, 제2 접합 표면 주변 영역들 전체가 접합 패턴 정의 층(790)과 접촉한다. 일 실시예에서, 제2 접합 표면 주변 영역들은 접합 패턴 정의 층(790)의 두께와 동일한 수직 간격만큼 제1 접합 표면 주변 영역들로부터 수직으로 이격된다.
다른 대안적인 실시예에서, 제2 반도체 다이(700)는 제1 반도체 다이(900) 아래에 위치된다. 이러한 대안적인 실시예에서, 선택적인 유전체 커버 층은 제2 반도체 다이(700) 상에 형성되고, 유전체 패턴 정의 층은 제1 반도체 다이(900) 상에 형성된다.
모든 도면들을 참조하고 본 개시내용의 다양한 실시예들에 따르면, 접합된 조립체가 제공되고, 이는, 제1 기판(908), 제1 반도체 디바이스들(920), 및 제1 반도체 디바이스들(920)의 각자의 노드에 전기적으로 연결되는 제1 접합 패드들(988)을 포함하는 제1 반도체 다이(900); 제2 기판(708), 제2 반도체 디바이스들(720), 및 제2 반도체 디바이스들(720)의 각자의 노드에 전기적으로 연결된 제2 접합 패드들(788)을 포함하는 제2 반도체 다이(700); 및 제1 반도체 다이(900)와 제2 반도체 다이(700) 사이에 위치되고, 관통하는 접합 패턴 정의 개구들(792)을 포함하는 유전체 접합 패턴 정의 층(790)을 포함하고, 제2 접합 패드들(788) 각각은, 접합 패턴 정의 층(790) 내의 접합 패턴 정의 개구들(792) 중 각자의 하나를 통해 제1 접합 패드들(988) 중 각자의 하나에 접합되는 제2 접합 표면 중심 영역을 갖고, 제2 접합 표면 중심 영역을 측방향으로 둘러싸고 유전체 접합 패턴 정의 층(790)의 표면과 접촉하는 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 포함한다.
일 실시예에서, 제1 접합 패드들(988)은 제1 패드 레벨 유전체 층(970) 내에 매립되고; 제2 접합 패드들(788)은 제2 패드 레벨 유전체 층(770) 내에 매립되고; 제2 패드 레벨 유전체 층(770)은 적어도 유전체 접합 패턴 정의 층(790)에 의해 제1 패드 레벨 유전체 층(970)으로부터 수직으로 이격된다. 일 실시예에서, 제1 접합 패드(988) 및 제2 접합 패드(788)의 각각의 접합된 쌍은 각자의 접합 계면(888)을 가로지르는 금속 확산에 의해 유도된 금속-금속 접합에 의해 서로 접합된다. 일 실시예에서, 접합 패턴 정의 개구들(792) 각각은 커버 층 개구들(992) 각각보다 더 작은 측방향 영역(즉, 수평 평면 내의 더 작은 면적)을 갖는다.
일 실시예에서, 제1 반도체 다이(900) 및 제2 반도체 다이(700) 중 하나는 메모리 요소들의 3차원 어레이를 포함하는 메모리 다이를 포함하고, 제1 반도체 다이(900) 및 제2 반도체 다이(700) 중 다른 하나는 메모리 요소들의 3차원 어레이를 동작시키도록 구성된 로직 회로를 포함하는 로직 다이를 포함한다.
본 개시내용의 다양한 실시예들의 방법들 및 구조물들은 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이의 금속-금속 접합의 강도를 향상시키기 위해 채용될 수 있다. 제1 접합 패드들(988)의 수직 확장 거리들은 제1 접합 표면 중심 영역의 면적으로 제한될 수 있고/있거나, 제2 접합 패드들(788)의 수직 확장 거리들은 제2 접합 표면 중심 영역의 면적으로 제한될 수 있다. 각각의 제1 접합 패드(988) 및 각각의 제2 접합 패드(788)의 체적 팽창이 제1 접합 표면 중심 영역들의 영역들 내에서 또는 제2 접합 표면 중심 영역들의 영역들 내에서 제한되기 때문에, 제1 접합 패드들(988)의 수직 팽창 거리들 및 제2 접합 패드들(788)의 수직 팽창 거리들은 유전체 커버 층(990) 및/또는 접합 패턴 정의 층(790)이 없는 기하학적 형상에 비해 증가할 수 있다. 따라서, 접합 패드들(988, 788)의 표면들 및 패드 레벨 유전체 층들(970, 770)의 표면들의 토포그래피 변형들은 금속-금속 접합의 품질에 더 적은 영향을 미치고, 금속-금속 접합의 품질은 본 개시내용의 실시예들의 유전체 커버 층(990) 및/또는 접합 패턴 정의 층(790)의 사용을 통해 향상될 수 있다. 또한, 제1 접합 패드들(988)과 제2 접합 패드들(788) 사이의 접합 계면들의 총 면적이 증가될 수 있고, 제1 반도체 다이(900)와 제2 반도체 다이(700) 사이에 더 큰 접합 강도가 제공될 수 있다. 예를 들어, 접합 계면들의 총 면적은 30% 내지 65%의 범위 내에 있을 수 있다(예컨대, 접합 영역 대 유전체 비는 1:3 또는 그 초과, 예컨대 1:3 내지 3:1일 수 있다). 또한, 유전체 커버 층(990) 및/또는 접합 패턴 정의 층(790)은 접합 동안 금속 패드들의 오정렬에 의해 야기될 수 있는 패드-패드 전기 단락들을 감소시킬 수 있다.
전술한 내용이 특정한 실시예들을 언급하지만, 본 개시는 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시의 범위 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 사용하는 실시예가 본 개시에 예시되는 경우, 본 개시는 기능적으로 등가인 임의의 다른 호환가능한 구조물들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 -는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 접합된 조립체로서,
    제1 기판, 제1 반도체 디바이스들, 및 상기 제1 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제1 접합 패드들을 포함하는 제1 반도체 다이;
    제2 기판, 제2 반도체 디바이스들, 및 상기 제2 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제2 접합 패드들을 포함하는 제2 반도체 다이; 및
    상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 위치되고, 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 포함하고,
    상기 제2 접합 패드들 각각은, 상기 접합 패턴 정의 층 내의 상기 접합 패턴 정의 개구들 중 각자의 하나를 통해 상기 제1 접합 패드들 중 각자의 하나에 접합되는 제2 접합 표면 중심 영역을 갖고, 상기 제2 접합 표면 중심 영역을 측방향으로 둘러싸고 상기 유전체 접합 패턴 정의 층의 표면과 접촉하는 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 포함하는, 접합된 조립체.
  2. 제1항에 있어서, 상기 제1 접합 패드들 및 상기 제2 접합 패드들의 접합된 쌍 사이의 각각의 접촉 영역은 상기 접합 패턴 정의 개구들 중 각자의 하나의 영역과 일치하는, 접합된 조립체.
  3. 제2항에 있어서,
    상기 제1 접합 패드들은 제1 패드 레벨 유전체 층 내에 매립되고;
    상기 제2 접합 패드들은 제2 패드 레벨 유전체 층 내에 매립되고;
    상기 제2 패드 레벨 유전체 층은 적어도 상기 유전체 접합 패턴 정의 층에 의해 상기 제1 패드 레벨 유전체 층으로부터 수직으로 이격되는, 접합된 조립체.
  4. 제1항에 있어서, 상기 유전체 접합 패턴 정의 층은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물로부터 선택되는 유전체 재료를 포함하고, 두께가 10 nm 내지 50 nm의 범위인, 접합된 조립체.
  5. 제1항에 있어서, 상기 제2 접합 패드들 및 상기 제1 접합 패드들의 상기 제2 접합 표면 중심 영역들 사이의 각각의 계면은, 상기 유전체 접합 패턴 정의 층의 두께의 적어도 절반인 수직 오프셋 거리만큼 상기 제2 접합 패드들의 상기 제2 접합 표면 주변 영역들의 표면들을 포함하는 수평 평면으로부터 수직으로 오프셋되는, 접합된 조립체.
  6. 제5항에 있어서, 상기 제1 접합 패드들 각각은, 상기 제2 접합 패드들 중 각자의 하나에 접합되는 제1 접합 표면 중심 영역을 갖고 상기 제1 접합 표면 중심 영역을 측방향으로 둘러싸는 제1 접합 표면 주변 영역을 갖는 각자의 제1 접합 측면 표면을 포함하는, 접합된 조립체.
  7. 제6항에 있어서, 상기 유전체 접합 패턴 정의 층과 상기 제1 반도체 다이 사이에 위치되고 상기 유전체 접합 패턴 정의 층 및 상기 제1 반도체 다이에 접촉하며, 관통하는 커버 층 개구들을 포함하는 유전체 커버 층을 추가로 포함하고, 접합 패턴 정의 개구들 각각은 커버 층 개구들 각각보다 더 작은 측방향 영역을 갖는, 접합된 조립체.
  8. 제7항에 있어서,
    상기 접합 패턴 정의 개구들 각각은 상기 커버 층 개구들 중 각자의 하나의 영역 내에 전체적으로 위치되고, 상기 커버 층 개구들 중 각자의 하나의 주변부로부터 내향으로 측방향으로 오프셋된 각자의 주변부를 갖고;
    상기 유전체 커버 층은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물로부터 선택되는 제1 유전체 재료를 포함하고, 두께가 5 nm 내지 50 nm의 범위이고;
    상기 접합 패턴 정의 층은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물로부터 선택되는 제2 유전체 재료를 포함하고, 두께가 5 nm 내지 50 nm의 범위인, 접합된 조립체.
  9. 제7항에 있어서, 상기 제1 접합 표면 주변 영역들 각각은 그의 내측 주변부에서 상기 접합 패턴 정의 층과 접촉하고, 그의 외측 주변부에서 상기 유전체 접합 패턴 정의 층의 각자의 부분과 접촉하는, 접합된 조립체.
  10. 제5항에 있어서,
    상기 제1 접합 표면 주변 영역 각각은 상기 유전체 접합 패턴 정의 층과 접촉하고;
    상기 제1 접합 표면 주변 영역들은 상기 유전체 접합 패턴 정의 층의 두께와 동일한 수직 간격만큼 상기 제2 접합 표면 주변 영역들로부터 수직으로 이격되는, 접합된 조립체.
  11. 제1항에 있어서, 상기 제1 접합 패드 및 상기 제2 접합 패드들의 각각의 접합된 쌍은 각자의 접합 계면을 가로지르는 금속 확산에 의해 유도된 금속-금속 접합에 의해 서로 접합되는, 접합된 조립체.
  12. 제1항에 있어서,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 하나는 메모리 요소들의 3차원 어레이를 포함하는 메모리 다이를 포함하고;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 다른 하나는 상기 메모리 요소들의 3차원 어레이를 동작시키도록 구성된 로직 회로를 포함하는 로직 다이를 포함하는, 접합된 조립체.
  13. 접합된 조립체를 형성하는 방법으로서,
    제1 기판, 제1 반도체 디바이스들, 및 상기 제1 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제1 접합 패드들을 포함하는 제1 반도체 다이를 제공하는 단계;
    제2 기판, 제2 반도체 디바이스들, 및 상기 제2 반도체 디바이스들의 각자의 노드에 전기적으로 연결된 제2 접합 패드들을 포함하는 제2 반도체 다이를 제공하는 단계;
    상기 제2 접합 패드들에 걸쳐 관통하는 접합 패턴 정의 개구들을 포함하는 유전체 접합 패턴 정의 층을 형성하는 단계; 및
    상기 제2 접합 패드들을 상기 제1 접합 패드들에 접합시키는 단계를 포함하고, 상기 제1 접합 패드들은 상기 접합 패턴 정의 개구들을 통해 확장되고 상기 제2 접합 패드들 중 각자의 하나에 접합되고,
    상기 제2 접합 패드들 각각은, 상기 접합 패턴 정의 개구들 중 각자의 하나 내에서 물리적으로 노출되는 제2 접합 표면 중심 영역을 갖고, 상기 제2 접합 표면 중심 영역을 측방향으로 둘러싸고 상기 유전체 접합 패턴 정의 층에 의해 커버되는 제2 접합 표면 주변 영역을 갖는 각자의 제2 접합 측면 표면을 포함하고;
    상기 제2 접합 패드들은 제2 패드 레벨 유전체 층 내에 매립되고;
    상기 유전체 접합 패턴 정의 층은 상기 제2 접합 패드 및 상기 제2 패드 레벨 유전체 층 위에서 유전체 재료 층을 침착 및 패턴화함으로써 형성되는, 방법.
  14. 삭제
  15. 제13항에 있어서, 상기 유전체 접합 패턴 정의 층은 실리콘 산화물, 실리콘 탄질화물, 실리콘 질화물, 실리콘 산질화물, 또는 유전체 금속 산화물로부터 선택되는 유전체 재료를 포함하고, 두께가 10 nm 내지 50 nm의 범위인, 방법.
  16. 제13항에 있어서, 상기 제1 접합 패드 및 상기 제2 접합 패드의 각각의 접합된 쌍은 상기 접합 패턴 정의 개구들 중 각자의 하나와 일치하는 주변부를 갖는 각자의 접합 계면을 갖는, 방법.
  17. 제13항에 있어서, 상기 제1 접합 패드들 상에 관통하는 커버 층 개구들을 포함하는 유전체 커버 층을 형성하는 단계를 추가로 포함하고, 상기 유전체 커버 층은 상기 제1 접합 패드들에 상기 제2 접합 패드들을 접합하는 동안 그리고 그 후에 상기 유전체 접합 패턴 정의 층과 상기 제1 반도체 다이 사이에 배치되고, 상기 접합 패턴 정의 개구들 각각은 전체적으로 상기 커버 층 개구들 중 각자의 하나의 영역 내에 위치되는, 방법.
  18. 제17항에 있어서, 상기 접합 패턴 정의 층은 상기 제1 접합 패드들이 상기 제2 접합 패드들에 접합된 후에 상기 제1 접합 패드들 각각과 접촉하는, 방법.
  19. 제13항에 있어서,
    상기 제1 접합 패드들 각각은 상기 제2 반도체 다이에 대면하는 제1 접합 측면 표면을 포함하고;
    상기 제1 접합 측면 표면들 각각의 전체가 상기 접합 패턴 정의 층 또는 상기 제2 접합 패드들 중 각자의 하나와 접촉하는, 방법.
  20. 제13항에 있어서,
    상기 제1 접합 패드 및 상기 제2 접합 패드의 각각의 접합된 쌍은 각자의 접합 계면을 가로지르는 금속 확산에 의해 유도된 금속-금속 접합에 의해 서로 접합되고;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 하나는 메모리 요소들의 3차원 어레이를 포함하는 메모리 다이를 포함하고;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 다른 하나는 상기 메모리 요소들의 3차원 어레이를 동작시키도록 구성된 로직 회로를 포함하는 로직 다이를 포함하는, 방법.
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