WO2024111532A1 - 半導体デバイスおよび製造方法、並びに、電子機器 - Google Patents

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WO2024111532A1
WO2024111532A1 PCT/JP2023/041572 JP2023041572W WO2024111532A1 WO 2024111532 A1 WO2024111532 A1 WO 2024111532A1 JP 2023041572 W JP2023041572 W JP 2023041572W WO 2024111532 A1 WO2024111532 A1 WO 2024111532A1
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semiconductor chip
chip
semiconductor
bonding
film
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PCT/JP2023/041572
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健吾 琴尾
佑花里 武谷
明久 坂本
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • This disclosure relates to semiconductor devices and manufacturing methods, and electronic devices, and in particular to semiconductor devices and manufacturing methods that enable improved quality, and electronic devices.
  • the stress generated by the pressure applied when bonding the two together can cause distortion in the device pattern of the semiconductor device.
  • Patent Document 1 discloses a semiconductor device in which the propagation of stress is blocked by a groove formed on the outer periphery of the chip area on the bonding surface of the support substrate, thereby reducing distortion during wafer bonding.
  • Patent Document 1 discloses a technique for mitigating distortion that occurs in WoW bonding, it does not disclose anything about CoW bonding.
  • a solid-state imaging element in which distortion occurs in the device pattern due to CoW bonding there is a concern that the penetration of light from the lens to the photodiode will be hindered, resulting in a decrease in image quality.
  • This disclosure has been made in light of these circumstances, and aims to improve the quality of semiconductor devices manufactured using CoW bonding.
  • a semiconductor device includes a first semiconductor chip, a second semiconductor chip bonded to the first semiconductor chip by CoW bonding, and a high-stress film that generates stress that counteracts stress generated in the first semiconductor chip or the second semiconductor chip during CoW bonding.
  • a method for manufacturing a semiconductor device includes forming a high-stress film that generates stress that counteracts stress generated in the first semiconductor chip or the second semiconductor chip during CoW bonding, which bonds a second semiconductor chip to a first semiconductor chip.
  • An electronic device includes a semiconductor device having a first semiconductor chip, a second semiconductor chip bonded to the first semiconductor chip by CoW bonding, and a high-stress film that generates stress that counteracts the stress generated in the first semiconductor chip or the second semiconductor chip during CoW bonding.
  • a high-stress film is provided in a semiconductor device that generates stress that counteracts stress generated in the first semiconductor chip or the second semiconductor chip during CoW bonding to bond the second semiconductor chip to the first semiconductor chip.
  • FIG. 13 is a diagram illustrating a third embodiment of an imaging element.
  • FIG. 13 is a diagram illustrating a fourth embodiment of an imaging element.
  • 11A to 11C are diagrams illustrating a method for manufacturing the image sensor of FIG. 10.
  • 1 is a flowchart illustrating a design process for an imaging element.
  • FIG. 11 is a cross-sectional view showing a second configuration example of the sensor chip.
  • FIG. 14 is a diagram showing a modified example of the sensor chip in FIG. 13.
  • FIG. 11 is a cross-sectional view showing a third configuration example of the sensor chip.
  • FIG. 16 is a diagram showing a modified example of the sensor chip in FIG. 15 .
  • FIG. 13 is a diagram illustrating a fifth embodiment of an imaging element.
  • FIG. 13 is a diagram illustrating a fifth embodiment of an imaging element.
  • FIG. 13 is a diagram illustrating a sixth embodiment of an imaging element.
  • 19A to 19C are diagrams illustrating a method for manufacturing the image sensor of FIG. 18.
  • 19A to 19C are diagrams illustrating a method for manufacturing the image sensor of FIG. 18.
  • 13A and 13B are diagrams for explaining a case where the influence of a chip step is large;
  • 19 is a diagram illustrating a first modified example of the image sensor of FIG. 18.
  • FIG. 20 is a diagram illustrating a second modified example of the image sensor of FIG. 18.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging apparatus.
  • FIG. 1 is a diagram showing an example of use of an image sensor.
  • a logic chip 12 on which logic circuits for driving pixels are formed is bonded by CoW bonding to a semiconductor wafer 13 before the multiple sensor chips 14 are cut out.
  • the semiconductor wafer 13 is then diced along the dashed lines shown in the figure to separate the sensor chips 14, thereby manufacturing the image sensor 11.
  • the image sensor 11 is a stacked CMOS (Complementary Metal Oxide Semiconductor) image sensor in which a logic chip 12 and a sensor chip 14 of the same chip size are stacked.
  • CMOS Complementary Metal Oxide Semiconductor
  • Figure 2A shows an example of the results of a simulation of the stress generated in the logic chip 12 during CoW bonding, in which the logic chip 12 is pressed against the semiconductor wafer 13.
  • Each arrow in Figure 2A represents the direction and magnitude of the stress generated in each part of the logic chip 12, and the rectangular border represents the external shape of the logic chip 12.
  • the stress that causes the sensor chip 14 to shrink during CoW bonding can be adaptively countered. That is, the high stress film 15 is provided in an arrangement pattern with a density difference so that the high density is high in the areas near the four corners where the stress that causes the sensor chip 14 to shrink is high, and the low density is low in the area near the center where the stress that causes the sensor chip 14 to shrink is low. As a result, the high stress film 15 is formed so that a large stress that causes the sensor chip 14 to expand is generated in the areas near the four corners, and a small stress that causes the sensor chip 14 to expand is generated in the area near the center.
  • a high stress film 15 of the same size as the logic chip 12 and the sensor chip 14 is provided.
  • the direction and magnitude of the stress generated will vary depending on the method of bonding the logic chip 12 and the sensor chip 14, but the stress will always be dense at the four corners of the logic chip 12 and the sensor chip 14, and will be symmetrical left-right and up-down with respect to the rectangular shape. Therefore, the layout pattern for creating a density difference in the high stress film 15 must be dense in the areas near the four corners, and must be symmetrical left-right and up-down with respect to the rectangular shape.
  • FIG. 3 shows an example of the cross-sectional configuration of the sensor chip 14.
  • the sensor chip 14 is constructed by laminating a wiring layer 22 on a semiconductor substrate 21 on which a photodiode and the like are provided.
  • the wiring layer 22 multiple wirings 32 (three layers in the illustrated example) are provided inside an interlayer insulating film 31, and a high stress film 15 is provided in a layer different from the wirings 32.
  • bonding pads 33 used for bonding to the logic chip 12 are provided so as to be exposed on the surface of the wiring layer 22, and the bonding pads 33 are connected to predetermined wirings 32.
  • the sensor chip 14 can have the high stress film 15 inside the wiring layer 22, which is the bonding surface side with the logic chip 12. This allows the high stress film 15 to mitigate the distortion caused by the stress that occurs in the sensor chip 14 during CoW bonding, and suppresses distortion that occurs in the device pattern of the sensor chip 14.
  • the imaging element 11 can suppress distortion occurring in the device pattern of the sensor chip 14, and as a result, for example, a lens can be formed for each pixel on the sensor surface of the sensor chip 14 so as to match the arrangement of the photodiodes provided for each pixel in the sensor chip 14. This prevents the imaging element 11 from blocking the penetration of light from the lens to the photodiodes, thereby achieving further improvement in image quality.
  • the image sensor 11 improves the accuracy of the bonding alignment between the logic chip 12 and the sensor chip 14, which can improve, for example, poor electrical continuity.
  • an interlayer insulating film 31 is laminated on the surface of the semiconductor substrate 21, while forming a multilayer wiring 32 inside the interlayer insulating film 31.
  • a dry etching process is performed on the surface of the interlayer insulating film 31 to form recesses 41 that conform to the arrangement pattern of the high stress film 15.
  • a material that will become the high stress film 15 e.g., silicon nitride
  • a material that will become the high stress film 15 is deposited on the surface of the interlayer insulating film 31 and inside the recess 41, forming a nitride film 42 over the entire surface of the interlayer insulating film 31.
  • the nitride film 42 on the surface of the interlayer insulating film 31 is removed by CMP (Chemical Mechanical Polishing) to form a high stress film 15.
  • the interlayer insulating film 31 is laminated until it reaches the thickness of the wiring layer 22.
  • a dry etching process is performed on the surface of the interlayer insulating film 31 to form a recess 43 that conforms to the shape of the bonding pad 33.
  • a metal material e.g., copper
  • a metal material that will become the bonding pad 33 is deposited on the surface of the interlayer insulating film 31 and inside the recess 43, forming a metal film 44 over the entire surface of the interlayer insulating film 31.
  • the metal film 44 on the surface of the interlayer insulating film 31 is removed by CMP to form the bonding pad 33.
  • a sensor chip 14 with a high stress film 15 inside the wiring layer 22 can be manufactured.
  • FIG. 7 shows a modified example of the sensor chip 14.
  • a in FIG. 7 shows a cross-sectional configuration example of a sensor chip 14a, which is a first modified example.
  • the sensor chip 14a is configured by providing a high stress film 15a on the outermost surface of the wiring layer 22.
  • FIG. 7 shows a cross-sectional example of the configuration of the sensor chip 14b, which is a second modified example.
  • the sensor chip 14b is configured such that a part of the high stress film 15b and another part are provided in different layers inside the wiring layer 22.
  • the image sensor 11A is constructed by CoW bonding a logic chip 12A to a sensor chip 14A, which has a larger chip size than the logic chip 12A.
  • the imaging element 11A is configured such that a high-stress film 15A larger than the logic chip 12A is provided on the bonding surface of the sensor chip 14A with the logic chip 12A in order to suppress distortion that occurs over an area larger than the chip size of the logic chip 12A.
  • the rectangular frame 51 shown in dashed lines in FIG. 8B represents the outer shape of the logic chip 12A
  • the high stress film 15A is provided on the sensor chip 14A so as to be arranged over a wider area than the logic chip 12A.
  • the high stress film 15A is formed in an arrangement pattern that is denser the closer it is to the four corners of the sensor chip 14A and is symmetrical left-right and top-bottom with respect to the rectangular shape of the sensor chip 14A.
  • the imaging element 11A configured in this manner can suppress distortion that occurs in the device pattern of the sensor chip 14A, thereby, for example, improving image quality and improving electrical continuity defects.
  • the imaging element 11B is constructed by CoW bonding four logic chips 12B-1 to 12B-4 to a sensor chip 14B that has a larger chip size than the logic chips 12B-1 to 12B-4.
  • the imaging element 11B can employ a stacked structure in which multiple logic chips 12B are stacked on the sensor chip 14B.
  • the image sensor 11B is configured such that a high-stress film 15B is provided on the entire surface of the sensor chip 14B to suppress distortion that occurs over an area wider than the chip size of the logic chips 12B-1 to 12B-4.
  • the rectangular frame lines 51-1 to 51-4 shown in dashed lines in FIG. 9B represent the outer shapes of the logic chips 12B-1 to 12B-4, respectively, and the high stress film 15B is provided on the sensor chip 14B so as to be arranged over a wider area than the logic chips 12B-1 to 12B-4.
  • the high stress film 15B is formed in an arrangement pattern that is denser the closer it is to the four corners of each of the logic chips 12B-1 to 12B-4, and is symmetrical left-right and top-bottom with respect to the rectangular shapes of each of the logic chips 12B-1 to 12B-4.
  • the imaging element 11B configured in this manner can suppress distortion that occurs in the device pattern of the sensor chip 14B, similar to the imaging element 11 in FIG. 1, and can, for example, improve image quality and improve poor electrical continuity.
  • the imaging element 11C is constructed by CoW bonding the logic chip 12C to a sensor chip 14C having a chip size larger than that of the logic chip 12C. Furthermore, the imaging element 11C is provided with a high stress film 15C that covers the logic chip 12C over a wider area than the logic chip 12C, and an insulating film 16 is provided so as to be stacked on the sensor chip 14C and the high stress film 15C.
  • the imaging element 11A in FIG. 8 is structured such that the occurrence of distortion inside the sensor chip 14A is mitigated by a high stress film 15A provided on the bonding surface side of the sensor chip 14A with the logic chip 12A.
  • the imaging element 11C is structured such that the occurrence of distortion from outside the sensor chip 14C is mitigated by a high stress film 15C provided to cover the logic chip 12C after the logic chip 12C is CoW bonded to the sensor chip 14C.
  • the high stress film 15C is formed in an arrangement pattern that is denser closer to the four corners of the sensor chip 14C and is symmetrical both left-right and up-down with respect to the rectangular shape of the sensor chip 14C.
  • a high-stress film 15C is provided to cover the multiple logic chips 12C.
  • the imaging element 11C configured in this manner can suppress distortion that occurs in the device pattern of the sensor chip 14C, similar to the imaging element 11 in FIG. 1, and can, for example, achieve improved image quality.
  • FIG. 11 shows an example of a manufacturing method for the image sensor 11C.
  • the logic chip 12C is CoW-bonded to the sensor chip 14C. At this time, distortion occurs in the sensor chip 14C in the area surrounded by the two-dot chain line, i.e., in an area wider than the logic chip 12C.
  • the logic chip 12C is polished to thin the logic chip 12C.
  • a high stress film 15C is formed to cover the logic chip 12C.
  • an insulating film 16 is formed to produce an image sensor 11C as shown in FIG. 10.
  • step S11 it is determined whether or not the image sensor 11 will be manufactured using CoW bonding.
  • step S11 If it is determined in step S11 that the imaging element 11 will not be manufactured using CoW bonding, the process ends, and if it is determined that the imaging element 11 will be manufactured using CoW bonding, the process proceeds to step S12.
  • step S12 a simulation is performed to determine the stress generated in the sensor chip 14, and the position and magnitude of the distortion generated in the sensor chip 14 are confirmed based on the simulation results.
  • simulations are performed for configurations to be manufactured, such as a configuration in which the logic chip 12 and the sensor chip 14 are the same chip size (see FIG. 1), a configuration in which the logic chip 12 and the sensor chip 14 are different chip sizes (see FIG. 8), and a configuration in which multiple logic chips 12 are bonded to the sensor chip 14 (see FIG. 9).
  • step S13 the size and design of the high stress film 15 are determined according to the position and magnitude of the distortion confirmed in step S12. For example, the size and design of the high stress film 15 are determined so that it has a high density in positions where distortion is large and a low density in positions where distortion is small.
  • step S14 it is determined whether the high stress film 15 is located on the outermost surface of the wiring layer 22, inside the wiring layer 22, or so as to cover the logic chip 12, depending on the configuration of the imaging element 11 to be manufactured.
  • step S14 If it is determined in step S14 that the high stress film 15 is to be placed on the outermost surface of the wiring layer 22, the process proceeds to step S15, where it is determined that the high stress film 15 is to be placed on the outermost surface of the wiring layer 22. That is, in this case, the image sensor 11 is manufactured with the configuration of the sensor chip 14a shown in FIG. 7A.
  • step S14 determines whether the high stress film 15 is to be placed inside the wiring layer 22. If it is determined in step S14 that the high stress film 15 is to be placed inside the wiring layer 22, the process proceeds to step S16, where it is determined that the high stress film 15 is to be placed inside the wiring layer 22. That is, in this case, the image sensor 11 is manufactured with the configuration of the sensor chip 14 shown in FIG. 3.
  • step S15 if it is determined in step S15 that the high stress film 15 is to be disposed so as to cover the logic chip 12, the process proceeds to step S17, where it is determined that the high stress film 15 is to be disposed so as to cover the logic chip 12. That is, in this case, an image sensor 11C such as that shown in FIG. 10 is manufactured.
  • steps S15 to S17 are processed, the design process for the image sensor 11 is completed, and the image sensor 11 is manufactured in accordance with the decisions made in the design process.
  • an imaging element 11 that can appropriately suppress distortion occurring in the device pattern can be manufactured by using a design process that corresponds to the configuration of the imaging element 11 to be manufactured.
  • a sensor chip 14D as a second configuration example will be described with reference to Fig. 13.
  • components common to the sensor chip 14 shown in Fig. 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the sensor chip 14D is configured by stacking a wiring layer 22D on a semiconductor substrate 21, with wiring 32 provided inside the wiring layer 22D and bonding pads 33 provided so as to be exposed on the surface of the wiring layer 22D, in a configuration common to the sensor chip 14 in FIG. 3.
  • Sensor chip 14D like sensor chip 14 in FIG. 3, has a high stress film 15D in a layer in wiring layer 22D that is different from wiring 32, but is different in configuration from sensor chip 14 in FIG. 3 in that high stress film 15D is made of at least two or more types of materials.
  • the high stress film 15D is composed of a high stress film 61a made of a first material and a high stress film 61b made of a second material.
  • the high stress film 61a and the high stress film 61b may be made of, for example, silicon nitride (Si3N4), silicon carbide (SiC), silicon carbonitride (SiCN), silicon oxide containing carbon, hydrogen, or nitrogen, or the like.
  • the high stress film 61a and the high stress film 61b may be made of, for example, aluminum oxide (Al2O3), aluminum nitride (AlN), tantalum, tantalum nitride (TaN), titanium, titanium nitride (TiN), tungsten, tungsten nitride (WN), or the like.
  • Al2O3 aluminum oxide
  • AlN aluminum nitride
  • TaN tantalum
  • titanium titanium nitride
  • TiN titanium nitride
  • WN tungsten tungsten nitride
  • the high stress film 15D is configured such that, for example, in an area pressurized during CoW bonding, high stress film 61a and high stress film 61b are arranged in consideration of the distortion that occurs during CoW bonding, so as to counteract the stress that occurs as the sensor chip 14D shrinks after CoW bonding.
  • high stress film 61a made of a material with a relatively strong stress counteracting force is arranged in an area where the stress that causes the sensor chip 14D to shrink due to CoW bonding is large
  • high stress film 61b made of a material with a relatively weak stress counteracting force is arranged in an area where the stress that causes the sensor chip 14D to shrink due to CoW bonding is small.
  • the high stress film 15D can effectively mitigate the distortion caused by the stress that occurs during CoW bonding in the sensor chip 14D, further improving the quality.
  • a high-stress film 15D made of multiple types of materials can be formed by repeating steps 2 to 5 of the manufacturing method described above with reference to Figures 4 to 6 for each material.
  • the sensor chip 14D is configured with a high stress film 15D provided on the outermost surface of the wiring layer 22D, but the high stress film 15D may be provided somewhere other than the outermost surface of the wiring layer 22D. That is, as in the modified example shown in FIG. 14, the sensor chip 14D can improve in quality even if the high stress film 15D is provided inside the wiring layer 22D.
  • a sensor chip 14E as a third configuration example will be described with reference to Fig. 15.
  • components common to the sensor chip 14 shown in Fig. 3 are denoted by the same reference numerals, and detailed descriptions thereof will be omitted.
  • the sensor chip 14E is configured by stacking a wiring layer 22E on a semiconductor substrate 21, with wiring 32 provided inside the wiring layer 22E and bonding pads 33 provided so as to be exposed on the surface of the wiring layer 22E, in a configuration common to the sensor chip 14 in FIG. 3.
  • the sensor chip 14E has a different configuration from the sensor chip 14 in FIG. 3 in that, instead of the high stress film 15, an air gap layer 17 is provided in a layer different from the wiring 32 in the wiring layer 22E.
  • the void layer 17 is provided on the outermost surface of the wiring layer 22E, and the voids 62 that make up the void layer 17 are formed as recesses.
  • the void layer 17 is configured with the voids 62 arranged, for example, in an area that is pressurized during CoW bonding, so as to release the stress that occurs due to contraction after CoW bonding (so that such stress is not applied to the sensor chip 14E).
  • the gap layer 17 can effectively mitigate the distortion caused by stress that occurs during CoW bonding in the sensor chip 14E, further improving the quality.
  • the void layer 17 can be formed, for example, by forming the recess 41 in the second step in the manufacturing method described above with reference to Figures 4 to 6, and then not filling it with the material that will become the high stress film 15.
  • the sensor chip 14E is configured with a gap layer 17 provided on the outermost surface of the wiring layer 22E, but the gap layer 17 may be provided somewhere other than the outermost surface of the wiring layer 22E. That is, as in the modified example shown in FIG. 16, the sensor chip 14E can improve quality even if the gap layer 17 is provided inside the wiring layer 22E.
  • the imaging element 11F is constructed by CoW bonding the logic chip 12F to a sensor chip 14F, which has a larger chip size than the logic chip 12F.
  • a high stress film 15F-1 is provided on the logic chip 12F
  • a high stress film 15F-2 is provided on the sensor chip 14F.
  • the imaging element 11F is constructed by providing a high stress film 15F on both the logic chip 12F and the sensor chip 14F.
  • the high stress film 15F-1 is arranged so as to suppress outward expansion of the logic chip 12F due to pressure applied during CoW bonding.
  • the high stress film 15F-2 is arranged so as to suppress outward expansion of the sensor chip 14F due to pressure applied during CoW bonding. In this way, by suppressing outward expansion during CoW bonding with the high stress films 15F-1 and 15F-2, it is possible to suppress the occurrence of stress in the logic chip 12F and the sensor chip 14F that would cause them to shrink after CoW bonding.
  • the image sensor 11F is able to suppress the occurrence of stress that would cause contraction in the logic chip 12F and the sensor chip 14F due to the CoW bonding, which in turn suppresses distortion on the sensor surface, for example, thereby improving image quality.
  • the imaging element 11F may be configured to mitigate the occurrence of distortion due to stress that occurs during CoW bonding by providing an air gap layer 17 as described above with reference to FIG. 15, instead of the high stress film 15F-1 and the high stress film 15F-2.
  • FIG. 18 is a cross-sectional view showing an example of the configuration of an image sensor 101, which is a semiconductor device to which this technology is applied.
  • the imaging element 101 is constructed by stacking a sensor chip 102, a logic chip 103, a distortion adjustment film 104, and a support substrate 105.
  • the sensor chip 102 is constructed by stacking a wiring layer 112 on a semiconductor substrate 111 on which a photodiode and other components are provided.
  • the logic chip 103 is constructed by stacking wiring layer 121, semiconductor substrate 122, wiring layer 123, wiring layers 124-1 and 124-2, semiconductor substrates 125-1 and 125-2, and buried layer 126.
  • the logic chip 103 is constructed by joining a small chip made of wiring layer 124-1 and semiconductor substrate 125-1, and a small chip made of wiring layer 124-2 and semiconductor substrate 125-2 to a large chip made of wiring layer 121, semiconductor substrate 122, and wiring layer 123.
  • the logic chip 103 has a shape in which the wiring layer 124-1 and semiconductor substrate 125-1, as well as the wiring layer 124-2 and semiconductor substrate 125-2, are stepped so that they are convex with respect to the wiring layer 123.
  • the logic chip 103 has a buried layer 126 formed to fill in the step, so that the surface that is bonded to the support substrate 105 via the strain adjustment film 104 (the surface facing downward in FIG. 18) is flattened.
  • the buried layer 126 is formed by depositing a film on the surfaces of the small chips consisting of the wiring layer 124-1 and the semiconductor substrate 125-1, and the small chips consisting of the wiring layer 124-2 and the semiconductor substrate 125-2, and between these small chips, using a method such as CVD (Chemical Vapor Deposition), and then planarizing the surface using CMP (Chemical Mechanical Polishing).
  • CVD Chemical Vapor Deposition
  • CMP Chemical Mechanical Polishing
  • the effect of the chip step will appear on the surface after the semiconductor substrate 111 is thinned, causing distortion in the vertical and horizontal directions of the sensor surface of the sensor chip 102.
  • Such distortion can cause overlay misalignment and defocus in the lithography process after WoW bonding, resulting in effects on device characteristics such as color mixing and deterioration of yield due to abnormalities in pattern formation.
  • the distortion adjustment film 104 is provided to suppress the influence of the chip step on the surface of the buried layer 126 and adjust the distortion that occurs on the sensor surface of the sensor chip 102. For example, before bonding the logic chip 103 to the support substrate 105, the SFQR (Site Front Least Square Range) value of the surface of the buried layer 126 is measured, and an uneven surface 131 that cancels out the unevenness of the surface of the buried layer 126 is formed on the distortion adjustment film 104 according to the SFQR value.
  • SFQR Site Front Least Square Range
  • the bonding surface of the distortion adjustment film 104 with the logic chip 103 is an uneven surface 131 that is convex according to the concaves on the surface of the buried layer 126 and concave according to the convexities on the surface of the buried layer 126.
  • the uneven surface 131 on the distortion adjustment film 104 the influence of the chip step on the surface of the buried layer 126 can be canceled.
  • the support substrate 105 is a base for supporting the sensor chip 102 and the logic chip 103.
  • the imaging element 101 is configured in this manner, and the distortion adjustment film 104 counteracts the effect of chip steps on the surface of the buried layer 126, thereby making it possible to suppress the occurrence of distortion on the surface after the semiconductor substrate 111 is thinned. This makes it possible to prevent the imaging element 101 from suffering degradation in device characteristics and a deterioration in yield, thereby improving quality.
  • a support substrate 105 is prepared, as shown in the first row of Figure 19.
  • a strain adjustment film 104 is formed on a support substrate 105.
  • the material that can be used for the strain adjustment film 104 include silicon nitride (SiN), silicon oxide (SiO), silicon carbonitride (SiCN), silicon carbide (SiC), titanium nitride (TiN), and amorphous carbon. Silicon-based films can be adjusted to be either tensile or compressive depending on the film formation conditions.
  • the surface of the distortion adjustment film 104 is locally etched to form an uneven surface 131.
  • the uneven surface 131 is formed so as to cancel the effect of the chip step according to the SFQR value of the surface of the buried layer 126.
  • the distortion adjustment film 104 laminated on the support substrate 105 is used as a bonding surface to bond to the buried layer 126 of the logic chip 103.
  • the semiconductor substrate 111 of the sensor chip 102 is in a state before being thinned.
  • the semiconductor substrate 111 is thinned to produce the image sensor 101.
  • the uneven surface 131 on the surface of the distortion adjustment film 104 according to the SFQR value measured before bonding the logic chip 103 to the support substrate 105, it is possible to suppress the occurrence of distortion on the surface of the semiconductor substrate 111 after the semiconductor substrate 111 is thinned. Therefore, it is possible to manufacture an imaging element 101 with higher quality.
  • the distortion correction effect will decrease if the distortion adjustment film 104 is etched too much to make the recess deeper.
  • a second strain adjustment film 106 with low stress is additionally formed on the strain adjustment film 104 on which the uneven surface 131 is formed, and the second strain adjustment film 106 is etched to form an uneven surface 132 that is deeper and more concave than the uneven surface 131. This makes it possible to more reliably cancel the effect of the chip step, even when the effect of the chip step on the surface of the buried layer 126 is large.
  • uneven surface 133 is formed by etching support substrate 105 taking into account the chip size, and uneven surface 131 is formed by depositing strain adjustment film 104 on uneven surface 133.
  • a first modified example of the image sensor 101 will be described with reference to FIG. 22. Note that in the image sensor 101A shown in FIG. 22, components common to the image sensor 101 shown in FIG. 18 are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • the image sensor 101A has a common configuration with the image sensor 101 in Figure 18 in that the sensor chip 102 and logic chip 103 are stacked.
  • the imaging element 101A has a different configuration from the imaging element 101 in FIG. 18 in that a support substrate 105A is laminated on the logic chip 103, and a distortion adjustment film 104A is laminated on the surface of the support substrate 105A opposite to the bonding surface with the logic chip 103.
  • the support substrate 105A when the support substrate 105A is bonded to the logic chip 103, the surface of the support substrate 105A on which the strain adjustment film 104A is not laminated is pressed against the buried layer 126, thereby bonding the support substrate 105A to the logic chip 103.
  • a pressing force is applied to the uneven surface 131 of the strain adjustment film 104A, so that the surface of the strain adjustment film 104A becomes flat, while the uneven surface 131 is provided on the back surface of the strain adjustment film 104A, and an uneven surface 134 according to the shape of the uneven surface 131 is formed on the bonding surface of the support substrate 105A with the logic chip 103.
  • the uneven surface 131 is formed so as to cancel out the unevenness of the surface of the buried layer 126
  • the uneven surface 134 formed on the support substrate 105 is similarly shaped so as to cancel out the unevenness of the surface of the buried layer 126.
  • the image sensor 101A can suppress the occurrence of distortion on the surface of the semiconductor substrate 111 after thinning, thereby achieving further improvement in quality.
  • the configuration is such that the distortion adjustment film 104 is formed on the bonding surface of the support substrate 105A with the logic chip 103 as in the image sensor 101 of FIG. 18, or the configuration is such that the distortion adjustment film 104A is formed on the surface of the support substrate 105A opposite to the bonding surface with the logic chip 103 as in the image sensor 101A of FIG. 22, the effect of the chip step on the surface of the buried layer 126 can be counteracted.
  • FIG. 23 A second modified example of the image sensor 101 will be described with reference to FIG. 23. Note that in the image sensor 101B shown in FIG. 23, components common to the image sensor 101 in FIG. 18 are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • the imaging element 101B has a common configuration with the imaging element 101 in Figure 18 in that the sensor chip 102 and logic chip 103B are stacked.
  • the image sensor 101B has a different configuration from the image sensor 101 in FIG. 18 in that a distortion adjustment film 127 is provided on the logic chip 103B and the support substrate 105 is bonded to the distortion adjustment film 127.
  • the logic chip 103B has a two-layer structure of a buried layer 126 and a distortion adjustment film 127.
  • the buried layer 126 is provided for the purpose of filling in any steps that are convex with respect to the wiring layer 123.
  • the distortion adjustment film 127 is formed on the buried layer 126, and similar to the distortion adjustment film 104 in FIG. 18, is provided for the purpose of eliminating the chip steps on the surface of the buried layer 126, improving the flatness of the bonding surface with the support substrate 105, and alleviating distortion (stress) after WoW bonding.
  • the distortion adjustment film 127 may be locally etched so that it becomes flat after the semiconductor substrate 111 is thinned.
  • the buried layer 126 and the strain adjustment film 127 are formed with a film type and quality that has characteristics suited to their respective purposes.
  • film types that can be used for the strain adjustment film 104 include silicon nitride (SiN), silicon oxide (SiO), silicon carbonitride (SiCN), silicon carbide (SiC), titanium nitride (TiN), and amorphous carbon. Silicon-based films can be adjusted to be either tensile or compressive depending on the film formation conditions.
  • the imaging element 101B configured in this manner, like the imaging element 101 in FIG. 18, can suppress the occurrence of distortion on the surface after the semiconductor substrate 111 is thinned, thereby achieving further improvement in quality.
  • the logic chip 12 may be provided with the high stress film 15.
  • the high stress film 15 may be provided on both the logic chip 12 and the sensor chip 14.
  • this technology is not limited to the image sensor 11, but can be applied to various semiconductor devices manufactured using CoW bonding, thereby improving the quality of these semiconductor devices.
  • the imaging element 11 as described above can be applied to various electronic devices, such as imaging systems such as digital still cameras and digital video cameras, mobile phones with imaging functions, and other devices with imaging functions.
  • FIG. 24 is a block diagram showing an example of the configuration of an imaging device installed in an electronic device.
  • the imaging device 101 is configured with an optical system 102, an imaging element 103, a signal processing circuit 104, a monitor 105, and a memory 106, and is capable of capturing still images and moving images.
  • the optical system 102 is composed of one or more lenses, and guides image light (incident light) from a subject to the image sensor 103, forming an image on the light receiving surface (sensor section) of the image sensor 103.
  • the imaging element 103 is the imaging element 11 described above. Electrons are accumulated in the imaging element 103 for a certain period of time according to the image formed on the light receiving surface via the optical system 102. Then, a signal according to the electrons accumulated in the imaging element 103 is supplied to the signal processing circuit 104.
  • the signal processing circuit 104 performs various signal processing on the pixel signals output from the image sensor 103.
  • the image (image data) obtained by performing the signal processing by the signal processing circuit 104 is supplied to the monitor 105 for display, or supplied to the memory 106 for storage (recording).
  • the imaging device 101 configured in this manner, by applying the imaging element 11 described above, for example, it is possible to capture images with higher image quality.
  • FIG. 25 is a diagram showing an example of using the above-mentioned image sensor (imaging element).
  • the image sensor described above can be used in a variety of cases, such as sensing visible light, infrared light, ultraviolet light, X-rays, etc., as follows:
  • - Devices that take images for viewing such as digital cameras and mobile devices with camera functions
  • - Devices for traffic purposes such as in-vehicle sensors that take images of the front and rear of a car, the surroundings, and the interior of the car for safe driving such as automatic stopping and for recognizing the driver's state, surveillance cameras that monitor moving vehicles and roads, and distance measuring sensors that measure the distance between vehicles, etc.
  • - Devices for home appliances such as TVs, refrigerators, and air conditioners that take images of users' gestures and operate devices in accordance with those gestures
  • - Devices for medical and healthcare purposes such as endoscopes and devices that take images of blood vessels by receiving infrared light
  • - Devices for security purposes such as surveillance cameras for crime prevention and cameras for person authentication
  • - Devices for beauty purposes such as skin measuring devices that take images of the skin and microscopes that take images of the scalp
  • - Devices for sports purposes such as action cameras and wearable cameras for sports purposes, etc.
  • - Devices for agricultural purposes such as cameras
  • the present technology can also be configured as follows.
  • the high stress film is provided to cover the second semiconductor chip after the second semiconductor chip is CoW bonded to the first semiconductor chip.
  • the high stress film is composed of at least two or more types of materials.
  • the high stress film is configured using a material having a relatively strong stress counteracting force in an area where a large stress is generated that causes the first semiconductor chip or the second semiconductor chip to shrink due to CoW bonding, and using a material having a relatively weak stress counteracting force in an area where a small stress is generated that causes the first semiconductor chip or the second semiconductor chip to shrink due to CoW bonding.
  • (13) The semiconductor device according to the above (11) or (12), wherein, instead of the high stress film, a gap is provided in a region that is pressurized during CoW bonding, for releasing stress that occurs due to contraction after CoW bonding.
  • a method for manufacturing a semiconductor device comprising: forming a high-stress film that generates stress that counteracts stress generated in a first semiconductor chip or a second semiconductor chip during CoW (Chip on Wafer) bonding in which a second semiconductor chip is bonded to a first semiconductor chip.
  • the distortion adjustment film has an uneven surface that cancels out unevenness on the surface of the second semiconductor chip opposite to the bonding surface with the first semiconductor chip in accordance with a Site Front Least Square Range (SFQR) value of the surface.
  • SFQR Site Front Least Square Range
  • strain adjustment film is formed on a bonding surface of the support substrate with the second semiconductor chip, or on a surface of the support substrate opposite to the bonding surface with the second semiconductor chip.
  • distortion adjustment film is formed on a buried layer that fills in a step of a chip provided inside the second semiconductor chip in order to improve flatness of a bonding surface of the second semiconductor chip with the supporting substrate.

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Abstract

本開示は、より品質の向上を図ることができるようにする半導体デバイスおよび製造方法、並びに、電子機器に関する。 半導体デバイスは、第１の半導体チップと、第１の半導体チップに対してCoW接合により貼り合わされる第２の半導体チップと、CoW接合時に第１の半導体チップまたは第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜とを備える。高ストレス膜は、第１の半導体チップまたは第２の半導体チップの四隅近傍の領域では高密度となり、第１の半導体チップまたは第２の半導体チップの中央近傍の領域では低密度となる配置パターンで設けられる。本技術は、例えば、積層型のCMOSイメージセンサに適用できる。

Description

半導体デバイスおよび製造方法、並びに、電子機器
　本開示は、半導体デバイスおよび製造方法、並びに、電子機器に関し、特に、より品質の向上を図ることができるようにした半導体デバイスおよび製造方法、並びに、電子機器に関する。
　近年、半導体ウェハどうしを貼り合わせるWoW（Wafer on Wafer）接合や、半導体ウェハに半導体チップを貼り合わせるCoW（Chip on Wafer）接合などによって、３次元集積回路による半導体デバイスを作製する技術の開発が進められている。これにより、例えば、様々な機能を持った複数のチップが貼り合わされた高機能な導体デバイスを製造することが可能となる。
　ところで、WoW接合において半導体ウェハどうしを貼り合わせる工程、または、CoW接合において半導体ウェハと半導体チップとを貼り合わせる工程において、それらを貼り合わせる際の押し付けによって生じる応力により半導体デバイスのデバイスパターンに歪みが発生することがある。
　例えば、特許文献１には、支持基板の接合面上のチップ領域の外周部に形成した溝によって応力の伝播を遮断することで、ウェハの接着時の歪みを緩和した半導体装置が開示されている。
特開２０１２－２０４５４３号公報
　ところで、上述の特許文献１には、WoW接合において発生する歪みを緩和する技術は開示されているものの、CoW接合については開示されていない。例えば、CoW接合によってデバイスパターンに歪みが発生した固体撮像素子では、レンズからフォトダイオードへの光の侵入が阻害されてしまう結果、画質が低下することが懸念される。
　本開示は、このような状況に鑑みてなされたものであり、CoW接合で製造された半導体デバイスの品質の向上を図ることができるようにするものである。
　本開示の一側面の半導体デバイスは、第１の半導体チップと、前記第１の半導体チップに対してCoW接合により貼り合わされる第２の半導体チップと、CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜とを備える。
　本開示の一側面の半導体デバイスの製造方法は、第１の半導体チップに対して第２の半導体チップを貼り合わせるCoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜を形成することを含む。
　本開示の一側面の電子機器は、第１の半導体チップと、前記第１の半導体チップに対してCoW接合により貼り合わされる第２の半導体チップと、CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜とを有する半導体デバイスを備える。
　本開示の一側面においては、第１の半導体チップに対して第２の半導体チップを貼り合わせるCoW接合時に第１の半導体チップまたは第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜が半導体デバイスに設けられる。
本技術を適用した撮像素子の第１の実施の形態の構成例を示すブロック図である。 CoW接合で生じる応力のシミュレーション結果、および、高ストレス膜の一例を示す図である。 センサチップの断面的な構成例を示す図である。 撮像素子の製造方法を説明する図である。 撮像素子の製造方法を説明する図である。 撮像素子の製造方法を説明する図である。 センサチップの変形例を示す図である。 撮像素子の第２の実施の形態について説明する図である。 撮像素子の第３の実施の形態について説明する図である。 撮像素子の第４の実施の形態について説明する図である。 図１０の撮像素子の製造方法を説明する図である。 撮像素子の設計プロセスを説明するフローチャートである。 センサチップの第２の構成例を示す断面図である。 図１３のセンサチップの変形例を示す図である。 センサチップの第３の構成例を示す断面図である。 図１５のセンサチップの変形例を示す図である。 撮像素子の第５の実施の形態について説明する図である。 撮像素子の第６の実施の形態について説明する図である。 図１８の撮像素子の製造方法を説明する図である。 図１８の撮像素子の製造方法を説明する図である。 チップ段差の影響が大きい場合について説明する図である。 図１８の撮像素子の第１の変形例について説明する図である。 図１８の撮像素子の第２の変形例について説明する図である。 撮像装置の構成例を示すブロック図である。 イメージセンサを使用する使用例を示す図である。
　以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
　＜撮像素子の第１の構成例＞
　図１乃至図７を参照して、本技術を適用した半導体デバイスである撮像素子の第１の実施の形態について説明する。
　図１に示すように、まず、画素を駆動するためのロジック回路などが形成されたロジックチップ１２が、複数のセンサチップ１４が切り出される前の状態の半導体ウェハ１３に対してCoW接合により貼り合わされる。その後、図示する破線に沿って半導体ウェハ１３をダイシングして、センサチップ１４を個片化することによって撮像素子１１が製造される。例えば、撮像素子１１は、同一のチップサイズのロジックチップ１２およびセンサチップ１４が積層された積層型のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサである。
　そして、撮像素子１１は、ロジックチップ１２を半導体ウェハ１３に対して押し付けるようにCoW接合する際に生じる応力によってセンサチップ１４のデバイスパターンに発生する歪を抑制するように、センサチップ１４のロジックチップ１２との接合面側に、高ストレス膜１５（図２のＢ参照）が設けられた構成となっている。
　図２のＡには、ロジックチップ１２を半導体ウェハ１３に対して押し付けるCoW接合時に、ロジックチップ１２に生じる応力をシミュレーションで求めたシミュレーション結果の一例が示されている。図２のＡに示されている個々の矢印は、ロジックチップ１２の各部に生じる応力の向きおよび大きさを表しており、矩形の枠線は、ロジックチップ１２の外形形状を表している。
　図示するように、ロジックチップ１２を半導体ウェハ１３に対して押し付けるCoW接合時には、ロジックチップ１２を拡張するような応力が生じる。そのため、センサチップ１４には、これらの応力と反対向きにセンサチップ１４を収縮するような応力が生じることになる。また、CoW接合で生じる応力は、ロジックチップ１２およびセンサチップ１４の四隅に近いほど大きくなり、かつ、ロジックチップ１２およびセンサチップ１４の矩形形状に対して左右対称および上下対称となるように生じている。
　従って、センサチップ１４に設けられる高ストレス膜１５は、センサチップ１４を収縮するような応力を打ち消すような応力を生じさせ、センサチップ１４の四隅に近いほど密となり、かつ、センサチップ１４の矩形形状に対して左右対称および上下対称となるような配置パターンで形成される。
　例えば、図２のＢに示すように、高ストレス膜１５にスリットや開口部（白抜きの部分）などを設ける配置パターンによって配置密度を調整することで、CoW接合で生じるセンサチップ１４を収縮させる応力を適応的に打ち消すことができる。即ち、高ストレス膜１５は、センサチップ１４を収縮させる応力が大きな四隅近傍の領域では高密度となり、センサチップ１４を収縮させる応力が小さな中央近傍の領域では低密度となるように粗密差を設けた配置パターンで設けられる。これにより、高ストレス膜１５は、四隅近傍の領域ではセンサチップ１４を拡張させる大きな応力が生じ、中央近傍の領域ではセンサチップ１４を拡張させる小さな応力が生じるように形成される。
　また、ロジックチップ１２およびセンサチップ１４が同一のチップサイズである撮像素子１１では、ロジックチップ１２およびセンサチップ１４と同一のサイズの高ストレス膜１５が設けられる。
　なお、ロジックチップ１２とセンサチップ１４との接合方法に応じて生じる応力の向きおよび大きさは異なるものとなるが、その応力は、ロジックチップ１２およびセンサチップ１４の四隅で必ず高密度となり、かつ、矩形形状に対して左右対称および上下対称となる。従って、高ストレス膜１５に粗密差を設けるための配置パターンは、四隅近傍の領域では高密度とし、かつ、矩形形状に対して左右対称および上下対称とすることが必要である。
　図３は、センサチップ１４の断面的な構成例を示す図である。
　図３に示すように、センサチップ１４は、フォトダイオードなどが設けられる半導体基板２１に、配線層２２が積層されて構成される。配線層２２には、層間絶縁膜３１の内部に多層（図示する例では３層）の配線３２が設けられるとともに、配線３２とは異なる層に高ストレス膜１５が設けられる。また、配線層２２の表面に露出するように、ロジックチップ１２との接合に利用される接合パッド３３が設けられ、接合パッド３３は、所定の配線３２に接続されている。
　このように、センサチップ１４は、ロジックチップ１２との接合面側となる配線層２２の内部に、高ストレス膜１５を設けることができる。これにより、CoW接合時にセンサチップ１４に生じる応力による歪みの発生を高ストレス膜１５によって緩和することができ、センサチップ１４のデバイスパターンに発生する歪を抑制することができる。
　以上のように、撮像素子１１は、センサチップ１４のデバイスパターンに発生する歪を抑制することができる結果、例えば、センサチップ１４内に画素ごとに設けられるフォトダイオードの配置に一致するように、センサチップ１４のセンサ面に画素ごとにレンズを形成することができる。これにより、撮像素子１１は、レンズからフォトダイオードへの光の侵入が阻害されることが回避され、より画質の向上を図ることができる。
　さらに、撮像素子１１は、ロジックチップ１２とセンサチップ１４との接合アライメントの精度が向上することになり、例えば、導通不良の改善を図ることができる。
　図４乃至図６を参照して、撮像素子１１の製造方法のうち、高ストレス膜１５を備えたセンサチップ１４を製造する工程について説明する。
　第１の工程において、図４の１段目に示すように、半導体基板２１の表面に対して層間絶縁膜３１を積層しながら、層間絶縁膜３１の内部に多層の配線３２を形成する。
　第２の工程において、図４の２段目に示すように、層間絶縁膜３１の表面に対してドライエッチング加工を施すことで、高ストレス膜１５の配置パターンに従った凹部４１を形成する。
　第３の工程において、図４の３段目に示すように、層間絶縁膜３１の表面および凹部４１の内部に、高ストレス膜１５となる材料（例えば、窒化ケイ素など）を成膜することで、層間絶縁膜３１の全面に窒化膜４２を形成する。
　第４の工程において、図５の１段目に示すように、層間絶縁膜３１の表面の窒化膜４２をCMP（Chemical Mechanical Polishing）で除去することによって、高ストレス膜１５を形成する。
　第５の工程において、図５の２段目に示すように、配線層２２の厚みとなるまで層間絶縁膜３１を積層する。
　第６の工程において、図５の３段目に示すように、層間絶縁膜３１の表面に対してドライエッチング加工を施すことで、接合パッド３３の形状に従った凹部４３を形成する。
　第７の工程において、図６の１段目に示すように、層間絶縁膜３１の表面および凹部４３の内部に、接合パッド３３となる金属材料（例えば、銅など）を成膜することで、層間絶縁膜３１の全面に金属膜４４を形成する。
　第８の工程において、図６の２段目に示すように、層間絶縁膜３１の表面の金属膜４４をCMPで除去することによって、接合パッド３３を形成する。
　以上のような工程によって、配線層２２の内部に高ストレス膜１５を備えたセンサチップ１４を製造することができる。
　図７は、センサチップ１４の変形例を示す図である。
　図７のＡには、第１の変形例であるセンサチップ１４ａの断面的な構成例が示されている。例えば、センサチップ１４ａは、配線層２２の最表面に高ストレス膜１５ａが設けられて構成される。
　図７のＢには、第２の変形例であるセンサチップ１４ｂの断面的な構成例が示されている。例えば、センサチップ１４ｂは、配線層２２の内部で、高ストレス膜１５ｂの一部分と他の部分とが異なる層に設けられて構成される。
　＜撮像素子の第２の構成例＞
　図８を参照して、撮像素子の第２の実施の形態について説明する。
　図８のＡに示す断面レイアウトのように、撮像素子１１Ａは、ロジックチップ１２Ａを、ロジックチップ１２Ａよりも大きなチップサイズのセンサチップ１４Ａに対してCoW接合することによって構成される。
　例えば、ロジックチップ１２Ａをセンサチップ１４Ａに押し付けてCoW接合する際に、その加えられる圧力により生じる応力によって、ロジックチップ１２Ａのチップサイズよりも広い範囲においてセンサチップ１４Ａに歪みが発生してしまう。そこで、撮像素子１１Ａは、ロジックチップ１２Ａのチップサイズよりも広い範囲に発生する歪を抑制するように、ロジックチップ１２Ａよりも大きな高ストレス膜１５Ａが、センサチップ１４Ａのロジックチップ１２Ａとの接合面側に設けられた構成となっている。
　例えば、図８のＢにおいて破線で示されている矩形の枠線５１は、ロジックチップ１２Ａの外形形状を表しており、高ストレス膜１５Ａは、ロジックチップ１２Ａよりも広い範囲に配置されるようにセンサチップ１４Ａに設けられる。また、高ストレス膜１５Ａは、図２の高ストレス膜１５と同様に、センサチップ１４Ａの四隅に近いほど密となり、かつ、センサチップ１４Ａの矩形形状に対して左右対称および上下対称となるような配置パターンで形成される。
　このように構成される撮像素子１１Ａは、図１の撮像素子１１と同様に、センサチップ１４Ａのデバイスパターンに発生する歪を抑制することができ、例えば、より画質の向上を図ることや、導通不良の改善を図ることができる。
　＜撮像素子の第３の構成例＞
　図９を参照して、撮像素子の第３の実施の形態について説明する。
　図９のＡに示す平面レイアウトのように、撮像素子１１Ｂは、４つのロジックチップ１２Ｂ－１乃至１２Ｂ－４を、ロジックチップ１２Ｂ－１乃至１２Ｂ－４よりも大きなチップサイズのセンサチップ１４Ｂに対してCoW接合することによって構成される。つまり、撮像素子１１Ｂは、複数のロジックチップ１２Ｂをセンサチップ１４Ｂに積層する積層構造を採用することができる。
　例えば、ロジックチップ１２Ｂ－１乃至１２Ｂ－４をセンサチップ１４Ｂに押し付けてCoW接合する際に、その加えられる圧力により生じる応力によって、ロジックチップ１２Ｂ－１乃至１２Ｂ－４のチップサイズよりも広い範囲においてセンサチップ１４Ｂに歪みが発生してしまう。そこで、撮像素子１１Ｂは、ロジックチップ１２Ｂ－１乃至１２Ｂ－４のチップサイズよりも広い範囲に発生する歪を抑制するように、センサチップ１４Ｂの全面に高ストレス膜１５Ｂが設けられた構成となっている。
　例えば、図９のＢにおいて破線で示されている矩形の枠線５１－１乃至５１－４は、それぞれロジックチップ１２Ｂ－１乃至１２Ｂ－４の外形形状を表しており、高ストレス膜１５Ｂは、ロジックチップ１２Ｂ－１乃至１２Ｂ－４よりも広い範囲に配置されるようにセンサチップ１４Ｂに設けられる。また、高ストレス膜１５Ｂは、図２の高ストレス膜１５と同様に、ロジックチップ１２Ｂ－１乃至１２Ｂ－４それぞれの四隅に近いほど密となり、かつ、ロジックチップ１２Ｂ－１乃至１２Ｂ－４それぞれの矩形形状に対して左右対称および上下対称となるような配置パターンで形成される。
　このように構成される撮像素子１１Ｂは、図１の撮像素子１１と同様に、センサチップ１４Ｂのデバイスパターンに発生する歪を抑制することができ、例えば、より画質の向上を図ることや、導通不良の改善を図ることができる。
　＜撮像素子の第４の構成例＞
　図１０および図１１を参照して、撮像素子の第４の実施の形態について説明する。
　図１０に示す断面レイアウトのように、撮像素子１１Ｃは、ロジックチップ１２Ｃを、ロジックチップ１２Ｃよりも大きなチップサイズのセンサチップ１４Ｃに対してCoW接合することによって構成される。さらに、撮像素子１１Ｃは、ロジックチップ１２Ｃより広い範囲でロジックチップ１２Ｃを覆うように高ストレス膜１５Ｃが設けられ、センサチップ１４Ｃおよび高ストレス膜１５Ｃに対して積層するように絶縁膜１６が設けられている。
　例えば、図８の撮像素子１１Ａは、センサチップ１４Ａのロジックチップ１２Ａとの接合面側に設けられた高ストレス膜１５Ａによって、センサチップ１４Ａの内部で歪みの発生を緩和するような構造になっていた。これに対し、撮像素子１１Ｃは、ロジックチップ１２Ｃをセンサチップ１４ＣにCoW接合した後に、ロジックチップ１２Ｃを覆うように設けられた高ストレス膜１５Ｃによって、センサチップ１４Ｃの外部から歪みの発生を緩和するような構造となっている。
　なお、図示しないが、高ストレス膜１５Ｃは、図８のＢに示した高ストレス膜１５Ａと同様に、センサチップ１４Ｃの四隅に近いほど密となり、かつ、センサチップ１４Ｃの矩形形状に対して左右対称および上下対称となるような配置パターンで形成されている。
　また、図９の撮像素子１１Ｂのように、複数のロジックチップ１２Ｃがセンサチップ１４Ｃに対してCoW接合される場合、複数のロジックチップ１２Ｃを覆うように高ストレス膜１５Ｃが設けられる。
　このように構成される撮像素子１１Ｃは、図１の撮像素子１１と同様に、センサチップ１４Ｃのデバイスパターンに発生する歪を抑制することができ、例えば、より画質の向上を図ることができる。
　図１１には、撮像素子１１Ｃの製造方法の一例が示されている。
　第１１の工程において、図１１の１段目に示すように、ロジックチップ１２Ｃをセンサチップ１４ＣにCoW接合する。このとき、二点鎖線で囲う領域において、即ち、ロジックチップ１２Ｃより広い領域において、センサチップ１４Ｃに歪みが発生する。
　第１２の工程において、図１１の２段目に示すように、例えば、ロジックチップ１２Ｃに対する研磨を施すことによって、ロジックチップ１２Ｃを薄肉化する。
　第１３の工程において、図１１の３段目に示すように、ロジックチップ１２Ｃを覆うように高ストレス膜１５Ｃを成膜する。
　その後、絶縁膜１６を成膜することによって、図１０に示したような撮像素子１１Ｃを製造することができる。
　＜撮像素子の設計プロセス＞
　図１２に示すフローチャートを参照して、撮像素子１１の設計プロセスについて説明する。
　例えば、撮像素子１１の設計プロセスが開始されると、ステップＳ１１において、撮像素子１１をCoW接合で製造するか否かが判定される。
　ステップＳ１１において、撮像素子１１をCoW接合で製造しないと判定された場合には処理は終了され、撮像素子１１をCoW接合で製造すると判定された場合には処理はステップＳ１２に進む。
　ステップＳ１２において、センサチップ１４に生じる応力を求めるシミュレーションが行われ、そのシミュレーション結果に基づいて、センサチップ１４に発生する歪の位置や大きさなどの確認が行われる。ここでは、例えば、ロジックチップ１２とセンサチップ１４とが同一のチップサイズである構成（図１参照）や、ロジックチップ１２とセンサチップ１４とが異なるチップサイズである構成（図８参照）、複数のロジックチップ１２をセンサチップ１４に接合する構成（図９参照）など、製造対象となる構成についてシミュレーションが行われる。
　ステップＳ１３において、ステップＳ１２で確認された歪の位置や大きさなどに従って、高ストレス膜１５のサイズやデザインなどが決定される。例えば、高ストレス膜１５は、歪みの発生が大きな位置では高密度となり、歪みの発生が小さな位置では低密度となるようにサイズやデザインなどが決定される。
　ステップＳ１４において、製造対象となる撮像素子１１の構成に従って、高ストレス膜１５は、配線層２２の最表面の配置、配線層２２の内部の配置、および、ロジックチップ１２を覆うような配置のいずれであるかが判定される。
　ステップＳ１４において、高ストレス膜１５が配線層２２の最表面に配置されると判定された場合、処理はステップＳ１５に進み、配線層２２の最表面に高ストレス膜１５が配置されることが決定される。即ち、この場合、図７のＡに示したセンサチップ１４ａの構成で撮像素子１１が製造される。
　一方、ステップＳ１４において、高ストレス膜１５が配線層２２の内部に配置されると判定された場合、処理はステップＳ１６に進み、配線層２２の内部に高ストレス膜１５が配置されることが決定される。即ち、この場合、図３に示したセンサチップ１４の構成で撮像素子１１が製造される。
　一方、ステップＳ１５において、高ストレス膜１５がロジックチップ１２を覆うように配置されると判定された場合、処理はステップＳ１７に進み、ロジックチップ１２を覆うように高ストレス膜１５が配置されることが決定される。即ち、この場合、図１０に示したような撮像素子１１Ｃが製造される。
　そして、ステップＳ１５乃至Ｓ１７の処理後、撮像素子１１の設計プロセスが終了されて、設計プロセスにおける決定に従って撮像素子１１の製造が行われる。
　以上のように、製造対象となる撮像素子１１の構成に応じた設計プロセスによって、デバイスパターンに発生する歪を適切に抑制することが可能な撮像素子１１を製造することができる。
　＜センサチップの第２の構成例＞
　図１３を参照して、第２の構成例であるセンサチップ１４Ｄについて説明する。なお、図１３に示すセンサチップ１４Ｄにおいて、図３に示したセンサチップ１４と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１３に示すように、センサチップ１４Ｄは、半導体基板２１に配線層２２Ｄが積層されて構成され、配線層２２Ｄの内部に配線３２が設けられるとともに、配線層２２Ｄの表面に露出するように接合パッド３３が設けられている点で、図３のセンサチップ１４と共通する構成となっている。
　また、センサチップ１４Ｄは、図３のセンサチップ１４と同様に、配線層２２Ｄにおいて配線３２とは異なる層に高ストレス膜１５Ｄが設けられているものの、少なくとも２種類以上の複数種類の材料で高ストレス膜１５Ｄが構成されている点で、図３のセンサチップ１４と異なる構成となっている。
　図１３に示す例では、高ストレス膜１５Ｄは、第１の材料からなる高ストレス膜６１ａ、および、第２の材料からなる高ストレス膜６１ｂによって構成されている。高ストレス膜６１ａおよび高ストレス膜６１ｂの材料として、例えば、窒化ケイ素（Si3N4）や、炭化ケイ素（SiC）、炭窒化ケイ素（SiCN）、炭素、水素、または窒素を含むシリコン酸化物などを用いることができる。または、高ストレス膜６１ａおよび高ストレス膜６１ｂの材料として、酸化アルミニウム（Al2O3）や、窒化アルミニウム（AlN）、タンタル、窒化タンタル（TaN）、チタン、窒化チタン（TiN）、タングステン、窒化タングステン（WN）などを用いてもよい。
　そして、高ストレス膜１５Ｄは、例えば、CoW接合時に加圧される領域に、CoW接合後に収縮するように発生する応力を打ち消すように、CoW接合で発生する歪みを考慮して高ストレス膜６１ａおよび高ストレス膜６１ｂが配置される。例えば、高ストレス膜１５Ｄでは、CoW接合によってセンサチップ１４Ｄを収縮させる応力の発生が大きな領域に、応力を打ち消す力が相対的に強い材料が用いられる高ストレス膜６１ａが配置され、CoW接合によってセンサチップ１４Ｄを収縮させる応力の発生が小さな領域に、応力を打ち消す力が相対的に弱い材料が用いられる高ストレス膜６１ｂが配置されて構成される。
　これにより、センサチップ１４Ｄは、CoW接合時に生じる応力による歪みの発生を高ストレス膜１５Ｄによって効果的に緩和することができ、より品質の向上を図ることができる。
　また、複数種類の材料で構成される高ストレス膜１５Ｄは、例えば、上述の図４乃至図６を参照して説明した製造方法において、第２の工程から第５の工程までを、それぞれの材料ごとに繰り返して行うことによって形成することができる。
　なお、図１３に示す例では、センサチップ１４Ｄは、配線層２２Ｄの最表面に高ストレス膜１５Ｄが設けられて構成されているが、配線層２２Ｄの最表面以外に高ストレス膜１５Ｄが設けられた構成としてもよい。即ち、図１４に示す変形例のように、センサチップ１４Ｄは、配線層２２Ｄの内部に高ストレス膜１５Ｄが設けられた構成であっても、品質の向上を図ることが可能である。
　＜センサチップの第３の構成例＞
　図１５を参照して、第３の構成例であるセンサチップ１４Ｅについて説明する。なお、図１５に示すセンサチップ１４Ｅにおいて、図３に示したセンサチップ１４と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図１５に示すように、センサチップ１４Ｅは、半導体基板２１に配線層２２Ｅが積層されて構成され、配線層２２Ｅの内部に配線３２が設けられるとともに、配線層２２Ｅの表面に露出するように接合パッド３３が設けられている点で、図３のセンサチップ１４と共通する構成となっている。
　一方、センサチップ１４Ｅは、高ストレス膜１５に替えて、配線層２２Ｅにおいて配線３２とは異なる層に空隙層１７が設けられている点で、図３のセンサチップ１４と異なる構成となっている。
　図１５に示す例では、配線層２２Ｅの最表面に空隙層１７が設けられているため、空隙層１７を構成する空隙６２が凹部となって形成されている。そして、空隙層１７では、例えば、CoW接合時に加圧される領域に、CoW接合後に収縮するように発生する応力を逃がす（そのような応力がセンサチップ１４Ｅに加えられない）ように、空隙６２が配置されて構成される。
　これにより、センサチップ１４Ｅは、CoW接合時に生じる応力による歪みの発生を空隙層１７によって効果的に緩和することができ、より品質の向上を図ることができる。
　また、空隙層１７は、例えば、上述の図４乃至図６を参照して説明した製造方法において、第２の工程で凹部４１を形成した後、高ストレス膜１５となる材料を埋め込まないことによって形成することができる。
　なお、図１５に示す例では、センサチップ１４Ｅは、配線層２２Ｅの最表面に空隙層１７が設けられて構成されているが、配線層２２Ｅの最表面以外に空隙層１７が設けられた構成としてもよい。即ち、図１６に示す変形例のように、センサチップ１４Ｅは、配線層２２Ｅの内部に空隙層１７が設けられた構成であっても、品質の向上を図ることが可能である。
　＜撮像素子の第５の構成例＞
　図１７を参照して、撮像素子の第５の実施の形態について説明する。
　図１７に示す断面レイアウトのように、撮像素子１１Ｆは、ロジックチップ１２Ｆを、ロジックチップ１２Ｆよりも大きなチップサイズのセンサチップ１４Ｆに対してCoW接合することによって構成される。そして、撮像素子１１Ｆでは、ロジックチップ１２Ｆに高ストレス膜１５Ｆ－１が設けられるとともに、センサチップ１４Ｆに高ストレス膜１５Ｆ－２が設けられている。即ち、撮像素子１１Ｆは、ロジックチップ１２Ｆおよびセンサチップ１４Ｆの両方に高ストレス膜１５Ｆが設けられて構成される。
　例えば、高ストレス膜１５Ｆ－１は、CoW接合時の加圧によってロジックチップ１２Ｆに対して外側に向かう伸びが発生するのを抑制するように配置される。同様に、高ストレス膜１５Ｆ－２は、CoW接合時の加圧によってセンサチップ１４Ｆに対して外側に向かう伸びが発生するのを抑制するように配置される。このように、高ストレス膜１５Ｆ－１および高ストレス膜１５Ｆ－２によってCoW接合時において外側に向かう伸びの発生を抑制することによって、CoW接合後に収縮するような応力がロジックチップ１２Ｆおよびセンサチップ１４Ｆに発生することを抑制することができる。
　従って、撮像素子１１Ｆは、CoW接合によってロジックチップ１２Ｆおよびセンサチップ１４Ｆに収縮するような応力が発生することが抑制されることになる結果、例えば、センサ面に生じる歪などを抑制し、より画質の向上を図ることができる。
　なお、撮像素子１１Ｆは、高ストレス膜１５Ｆ－１および高ストレス膜１５Ｆ－２に替えて、上述の図１５を参照して説明したような空隙層１７を設けることによってCoW接合時に生じる応力による歪みの発生を緩和するような構成としてもよい。
　＜撮像素子の第６の構成例＞
　図１８から図２３までを参照して、撮像素子の第６の実施の形態について説明する。
　図１８は、本技術を適用した半導体デバイスである撮像素子１０１の構成例を示す断面図である。
　図１８に示すように、撮像素子１０１は、センサチップ１０２、ロジックチップ１０３、歪み調整膜１０４、および支持基板１０５が積層されて構成される。
　センサチップ１０２は、フォトダイオードなどが設けられる半導体基板１１１に、配線層１１２が積層されて構成される。
　ロジックチップ１０３は、配線層１２１、半導体基板１２２、配線層１２３、配線層１２４－１および１２４－２、半導体基板１２５－１および１２５－２、並びに、埋め込み層１２６が積層されて構成される。つまり、ロジックチップ１０３は、配線層１２１、半導体基板１２２、および配線層１２３からなる大きなチップに対して、配線層１２４－１および半導体基板１２５－１からなる小さなチップ、並びに、配線層１２４－２および半導体基板１２５－２からなる小さなチップが接合されて構成される。このため、ロジックチップ１０３は、配線層１２４－１および半導体基板１２５－１並びに配線層１２４－２および半導体基板１２５－２が、配線層１２３に対して凸となるような段差が設けられた形状となる。そして、ロジックチップ１０３は、この段差を埋め込むように埋め込み層１２６を成膜することで、歪み調整膜１０４を介して支持基板１０５に接合される側の表面（図１８の下側を向く面）が平坦化されている。
　ここで、埋め込み層１２６は、配線層１２４－１および半導体基板１２５－１からなる小さなチップ、並びに、配線層１２４－２および半導体基板１２５－２からなる小さなチップの表面に対して、および、これらの小さなチップの間に対して、CVD（Chemical Vapor Deposition）などで成膜を行った後、CMP（Chemical Mechanical Polishing）で表面が平坦化されることで形成される。しかしながら、上述したように配線層１２３に対して凸となるような段差に起因して、CMPによる平坦化を行ったとしても埋め込み層１２６の表面に凹凸（以下、チップ段差と称する）が生じてしまう。
　そして、例えば、埋め込み層１２６の表面にチップ段差がある状態で支持基板１０５を接合した場合、チップ段差の影響が、半導体基板１１１を薄肉化した後の表面に表れてしまい、センサチップ１０２のセンサ面の縦方向および横方向に歪が発生することになる。このような歪が、WoW接合後のリソグラフィー工程で重ね合わせズレやDefocusを起こす原因となる結果、デバイス特性としては混色などの影響が発生したり、パターンの形成に異常が発生するため歩留まりが悪化したりしてしまう。
　歪み調整膜１０４は、このような埋め込み層１２６の表面のチップ段差による影響を抑制して、センサチップ１０２のセンサ面に発生してしまう歪を調整するために設けられる。例えば、ロジックチップ１０３を支持基板１０５に接合する前に、埋め込み層１２６の表面のSFQR（Site Front least sQuare Range）値を計測し、そのSFQR値に従って、埋め込み層１２６の表面の凹凸を打ち消すような凹凸面１３１が、歪み調整膜１０４に形成されている。即ち、歪み調整膜１０４のロジックチップ１０３との接合面は、埋め込み層１２６の表面の凹部に応じて凸となり、埋め込み層１２６の表面の凸部に応じて凹となるような凹凸面１３１となっている。このように、歪み調整膜１０４に凹凸面１３１を設けることによって、埋め込み層１２６の表面のチップ段差の影響を打ち消すことができる。
　支持基板１０５は、センサチップ１０２およびロジックチップ１０３を支持するための基盤である。
　このように撮像素子１０１は構成されており、歪み調整膜１０４によって埋め込み層１２６の表面のチップ段差の影響を打ち消すことで、半導体基板１１１を薄肉化した後の表面に歪みが発生するのを抑制することができる。これにより、撮像素子１０１は、デバイス特性が低下することや、歩留まりが悪化することなどを回避することができ、より品質の向上を図ることができる。
　図１９および図２０を参照して、撮像素子１０１の製造方法について説明する。
　第２１の工程において、図１９の１段目に示すように、支持基板１０５が用意される。
　第２２の工程において、図１９の２段目に示すように、支持基板１０５に対して歪み調整膜１０４が成膜される。歪み調整膜１０４の成膜種としては、例えば、窒化ケイ素（SiN）や、酸化ケイ素（SiO）、炭窒化ケイ素（SiCN）、炭化ケイ素（SiC）、窒化チタン（TiN）、アモルファスカーボンなどを用いることができる。なお、ケイ素系の膜は、成膜条件によって引張側および圧縮側のどちらにも調整することができる。
　第２３の工程において、図１９の３段目に示すように、歪み調整膜１０４の表面を局所的にエッチングすることで凹凸面１３１を形成する。例えば、凹凸面１３１は、埋め込み層１２６の表面のSFQR値に従って、チップ段差の影響を打ち消すように形成される。
　第２４の工程において、図２０の１段目に示すように、支持基板１０５に積層された歪み調整膜１０４を接合面として、ロジックチップ１０３の埋め込み層１２６と接合させる。このとき、センサチップ１０２の半導体基板１１１は薄肉化される前の状態である。
　第２５の工程において、図２０の２段目に示すように、半導体基板１１１を薄肉化することによって、撮像素子１０１が製造される。
　以上のように、ロジックチップ１０３を支持基板１０５に接合する前に計測されたSFQR値に従って、歪み調整膜１０４の表面に凹凸面１３１を形成することにより、半導体基板１１１を薄肉化した後に、その表面に歪みが発生するのを抑制することができる。従って、より品質の高い撮像素子１０１を製造することができる。
　図２１を参照して、埋め込み層１２６の表面のチップ段差の影響が大きい場合について説明する。
　例えば、埋め込み層１２６の表面のSFQR値が大きい場合に、より深く凹となるように歪み調整膜１０４をエッチングし過ぎると歪補正効果が低下することが懸念される。
　そこで、図２１のＡに示すように、凹凸面１３１が形成された歪み調整膜１０４に対して、応力の小さい第２の歪み調整膜１０６を追加的に成膜し、第２の歪み調整膜１０６に対してエッチングを行って、凹凸面１３１よりも深く凹となる凹凸面１３２を形成することができる。これにより、埋め込み層１２６の表面のチップ段差の影響が大きい場合であっても、より確実にチップ段差の影響を打ち消す効果を得ることができる。
　または、図２１のBに示すように、支持基板１０５に対してチップサイズを考慮したエッチングを行うことによって凹凸面１３３を形成し、その凹凸面１３３に対して歪み調整膜１０４を成膜して凹凸面１３１を形成することで、より深く凹となる凹凸面１３１を形成することができる。これにより、埋め込み層１２６の表面のチップ段差の影響が大きい場合であっても、より確実にチップ段差の影響を打ち消す効果を得ることができる。
　図２２を参照して、撮像素子１０１の第１の変形例について説明する。なお、図２２に示す撮像素子１０１Ａにおいて、図１８に示した撮像素子１０１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２２の下側に示すように、撮像素子１０１Ａは、センサチップ１０２およびロジックチップ１０３が積層されている点で、図１８の撮像素子１０１と共通する構成となっている。
　一方、撮像素子１０１Ａは、ロジックチップ１０３に対して支持基板１０５Ａが積層され、支持基板１０５Ａのロジックチップ１０３との接合面に対して反対側の面に歪み調整膜１０４Ａが積層されている点で、図１８の撮像素子１０１と異なる構成となっている。
　即ち、図２２の上側に示すように、支持基板１０５Ａをロジックチップ１０３に対して接合する際に、支持基板１０５Ａに対して歪み調整膜１０４Ａが積層されていない側の面を、埋め込み層１２６に対して押し付けることによって、ロジックチップ１０３に支持基板１０５Ａが接合される。このとき、歪み調整膜１０４Ａの凹凸面１３１に対して押圧力が加えられるため、歪み調整膜１０４Ａの表面が平坦となる一方で、歪み調整膜１０４Ａの裏面に凹凸面１３１が設けられることになり、凹凸面１３１の形状に応じた凹凸面１３４が支持基板１０５Ａのロジックチップ１０３との接合面に形成されることになる。
　上述したように、凹凸面１３１は、埋め込み層１２６の表面の凹凸を打ち消すように形成されており、支持基板１０５に形成される凹凸面１３４も同様に、埋め込み層１２６の表面の凹凸を打ち消すような形状となる。
　従って、撮像素子１０１Ａは、図１８の撮像素子１０１と同様に、半導体基板１１１を薄肉化した後の表面に歪みが発生するのを抑制することができ、より品質の向上を図ることができる。
　つまり、図１８の撮像素子１０１のように、支持基板１０５Ａのロジックチップ１０３との接合面に歪み調整膜１０４が成膜される構成でも、図２２の撮像素子１０１Ａのように、支持基板１０５Ａのロジックチップ１０３との接合面に対して反対側の面に歪み調整膜１０４Ａが成膜される構成でも、どちらの構成であっても、埋め込み層１２６の表面のチップ段差の影響を打ち消すことができる。
　図２３を参照して、撮像素子１０１の第２の変形例について説明する。なお、図２３に示す撮像素子１０１Ｂにおいて、図１８の撮像素子１０１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
　図２３の下側に示すように、撮像素子１０１Ｂは、センサチップ１０２およびロジックチップ１０３Ｂが積層されている点で、図１８の撮像素子１０１と共通する構成となっている。
　一方、撮像素子１０１Ｂは、ロジックチップ１０３Ｂに歪み調整膜１２７が設けられており、歪み調整膜１２７に対して支持基板１０５が接合される点で、図１８の撮像素子１０１と異なる構成となっている。
　つまり、図２３の上側に示すように、支持基板１０５が接合される前の段階で、ロジックチップ１０３Ｂは、埋め込み層１２６および歪み調整膜１２７の２層構造が設けられた構成となっている。埋め込み層１２６は、配線層１２３に対して凸となるような段差を埋め込むことを目的として設けられる。歪み調整膜１２７は、埋め込み層１２６に対して成膜され、図１８の歪み調整膜１０４と同様に、埋め込み層１２６の表面のチップ段差を解消して支持基板１０５との接合面の平坦性を向上させるとともに、WoW接合後の歪み（ストレス）を緩和させることを目的として設けられる。例えば、半導体基板１１１を薄肉化した後に平坦となるように、歪み調整膜１２７を局所的にエッチングしてもよい。
　そして、埋め込み層１２６および歪み調整膜１２７は、それぞれの目的に適合するような特性を持つ膜種および膜質で成膜される。歪み調整膜１０４の成膜種としては、例えば、窒化ケイ素（SiN）や、酸化ケイ素（SiO）、炭窒化ケイ素（SiCN）、炭化ケイ素（SiC）、窒化チタン（TiN）、アモルファスカーボンなどを用いることができる。なお、ケイ素系の膜は、成膜条件によって引張側および圧縮側のどちらにも調整することができる。
　このように構成される撮像素子１０１Ｂは、図１８の撮像素子１０１と同様に、半導体基板１１１を薄肉化した後の表面に歪みが発生するのを抑制することができ、より品質の向上を図ることができる。
　なお、本実施の形態においては、センサチップ１４に高ストレス膜１５を設けた構成例について説明したが、例えば、ロジックチップ１２のデバイスパターンの歪みを緩和したい場合には、ロジックチップ１２に高ストレス膜１５を設けた構成としてもよい。もちろん、ロジックチップ１２およびセンサチップ１４の両方に高ストレス膜１５を設けてもよい。
　また、本技術は、撮像素子１１に限定されることなく、CoW接合で製造された様々な半導体デバイスに適用することができ、それらの半導体デバイスの品質の向上を図ることができる。
　なお、本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術の一部または全部を、他の実施の形態において説明した本技術の一部または全部と組み合わせて実施することもできる。また、上述した任意の本技術の一部または全部を、上述していない他の技術と併用して実施することもできる。
　＜電子機器の構成例＞
　上述したような撮像素子１１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２４は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
　図２４に示すように、撮像装置１０１は、光学系１０２、撮像素子１０３、信号処理回路１０４、モニタ１０５、およびメモリ１０６を備えて構成され、静止画像および動画像を撮像可能である。
　光学系１０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子１０３に導き、撮像素子１０３の受光面（センサ部）に結像させる。
　撮像素子１０３としては、上述した撮像素子１１が適用される。撮像素子１０３には、光学系１０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子１０３に蓄積された電子に応じた信号が信号処理回路１０４に供給される。
　信号処理回路１０４は、撮像素子１０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路１０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ１０５に供給されて表示されたり、メモリ１０６に供給されて記憶（記録）されたりする。
　このように構成されている撮像装置１０１では、上述した撮像素子１１を適用することで、例えば、より高画質な画像を撮像することができる。
　＜イメージセンサの使用例＞
　図２５は、上述のイメージセンサ（撮像素子）を使用する使用例を示す図である。
　上述したイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　＜構成の組み合わせ例＞
　なお、本技術は以下のような構成も取ることができる。
（１）
　第１の半導体チップと、
　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
　CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜と
　を備える半導体デバイス。
（２）
　前記高ストレス膜は、前記第１の半導体チップまたは前記第２の半導体チップの四隅近傍の領域では高密度となり、前記第１の半導体チップまたは前記第２の半導体チップの中央近傍の領域では低密度となる配置パターンで設けられる
　上記（１）に記載の半導体デバイス。
（３）
　前記高ストレス膜は、前記第１の半導体チップまたは前記第２の半導体チップの矩形形状に対して左右対称および上下対称となる配置パターンで設けられる
　上記（１）または（２）に記載の半導体デバイス。
（４）
　CoW接合時に前記第１の半導体チップに対して収縮するような応力が生じる場合、前記第１の半導体チップに設けられる前記高ストレス膜は、前記第１の半導体チップを拡張するような応力を発生させる
　上記（１）から（３）までのいずれかに記載の半導体デバイス。
（５）
　前記高ストレス膜は、前記第１の半導体チップの前記第２の半導体チップとの接合面側となる配線層の内部または最表面に設けられる
　上記（１）から（４）までのいずれかに記載の半導体デバイス。
（６）
　前記高ストレス膜の一部分と他の部分とが、前記配線層の内部の異なる層に設けられる
　上記（５）に記載の半導体デバイス。
（７）
　前記第１の半導体チップと前記第２の半導体チップとが同一のチップサイズである場合、前記第１の半導体チップおよび前記第２の半導体チップと同一のサイズの前記高ストレス膜が設けられる
　上記（１）から（６）までのいずれかに記載の半導体デバイス。
（８）
　前記第２の半導体チップが、前記第２の半導体チップよりも大きなチップサイズの前記第１の半導体チップに対してCoW接合される場合、前記第２の半導体チップよりも広い範囲で前記高ストレス膜が前記第１の半導体チップに設けられる
　上記（１）から（６）までのいずれかに記載の半導体デバイス。
（９）
　複数の前記第２の半導体チップが前記第１の半導体チップに対してCoW接合される場合、それぞれの前記第２の半導体チップよりも広い範囲で前記高ストレス膜が前記第１の半導体チップに設けられる
　上記（１）から（６）までのいずれかに記載の半導体デバイス。
（１０）
　前記高ストレス膜は、前記第１の半導体チップに対して前記第２の半導体チップをCoW接合させた後に、前記第２の半導体チップを覆うように設けられる
　上記（１）から（９）までのいずれかに記載の半導体デバイス。
（１１）
　前記高ストレス膜は、少なくとも２種類以上の複数種類の材料で構成される
　上記（１）から（１０）までのいずれかに記載の半導体デバイス。
（１２）
　前記高ストレス膜は、CoW接合によって前記第１の半導体チップまたは前記第２の半導体チップを収縮させる応力の発生が大きな領域に応力を打ち消す力が相対的に強い材料を用い、CoW接合によって前記第１の半導体チップまたは前記第２の半導体チップを収縮させる応力の発生が小さな領域に応力を打ち消す力が相対的に弱い材料を用いて構成される
　上記（１１）に記載の半導体デバイス。
（１３）
　前記高ストレス膜に替えて、CoW接合時に加圧される領域に、CoW接合後に収縮するように発生する応力を逃がす空隙が設けられる
　上記（１１）または（１２）に記載の半導体デバイス。
（１４）
　前記高ストレス膜が、前記第１の半導体チップおよび前記第２の半導体チップの両方に設けられて構成される
　上記（１１）から（１３）までのいずれかに記載の半導体デバイス。
（１５）
　第１の半導体チップに対して第２の半導体チップを貼り合わせるCoW（Chip on Wafer）接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜を形成すること
　を含む半導体デバイスの製造方法。
（１６）
　第１の半導体チップと、
　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
　CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜と
　を有する半導体デバイスを備える電子機器。
（１７）
　第１の半導体チップと、
　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
　前記第２の半導体チップの前記第１の半導体チップとの接合面に対して反対側の表面の凹凸の影響を抑制する歪み調整膜と、
　前記第１の半導体チップおよび前記第２の半導体チップを支持する支持基板と
　を備える半導体デバイス。
（１８）
　前記歪み調整膜には、前記第２の半導体チップの前記第１の半導体チップとの接合面に対して反対側の表面のSFQR（Site Front least sQuare Range）値に従って、その表面の凹凸を打ち消す凹凸面が設けられる
　上記（１７）に記載の半導体デバイス。
（１９）
　前記歪み調整膜は、前記支持基板の前記第２の半導体チップとの接合面、または、前記支持基板の前記第２の半導体チップとの接合面に対して反対側の表面に成膜される
　上記（１７）または（１８）に記載の半導体デバイス。
（２０）
　前記歪み調整膜は、前記第２の半導体チップの内部に設けられるチップの段差を埋め込む埋め込み層に対して、前記第２の半導体チップの前記支持基板との接合面の平坦度を向上させるために成膜される
　上記（１７）または（１８）に記載の半導体デバイス。
　なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　１１　撮像素子，　１２　ロジックチップ，　１３　半導体ウェハ，　１４　センサチップ，　１５　高ストレス膜，　１６　絶縁膜，　２１　半導体基板，　２２　配線層，　３１　層間絶縁膜，　３２　配線，　３３　接合パッド

Claims (20)

  1. 　第１の半導体チップと、
    　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
    　CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜と
    　を備える半導体デバイス。
  2. 　前記高ストレス膜は、前記第１の半導体チップまたは前記第２の半導体チップの四隅近傍の領域では高密度となり、前記第１の半導体チップまたは前記第２の半導体チップの中央近傍の領域では低密度となる配置パターンで設けられる
    　請求項１に記載の半導体デバイス。
  3. 　前記高ストレス膜は、前記第１の半導体チップまたは前記第２の半導体チップの矩形形状に対して左右対称および上下対称となる配置パターンで設けられる
    　請求項１に記載の半導体デバイス。
  4. 　CoW接合時に前記第１の半導体チップに対して収縮するような応力が生じる場合、前記第１の半導体チップに設けられる前記高ストレス膜は、前記第１の半導体チップを拡張するような応力を発生させる
    　請求項１に記載の半導体デバイス。
  5. 　前記高ストレス膜は、前記第１の半導体チップの前記第２の半導体チップとの接合面側となる配線層の内部または最表面に設けられる
    　請求項１に記載の半導体デバイス。
  6. 　前記高ストレス膜の一部分と他の部分とが、前記配線層の内部の異なる層に設けられる
    　請求項５に記載の半導体デバイス。
  7. 　前記第１の半導体チップと前記第２の半導体チップとが同一のチップサイズである場合、前記第１の半導体チップおよび前記第２の半導体チップと同一のサイズの前記高ストレス膜が設けられる
    　請求項１に記載の半導体デバイス。
  8. 　前記第２の半導体チップが、前記第２の半導体チップよりも大きなチップサイズの前記第１の半導体チップに対してCoW接合される場合、前記第２の半導体チップよりも広い範囲で前記高ストレス膜が前記第１の半導体チップに設けられる
    　請求項１に記載の半導体デバイス。
  9. 　複数の前記第２の半導体チップが前記第１の半導体チップに対してCoW接合される場合、それぞれの前記第２の半導体チップよりも広い範囲で前記高ストレス膜が前記第１の半導体チップに設けられる
    　請求項１に記載の半導体デバイス。
  10. 　前記高ストレス膜は、前記第１の半導体チップに対して前記第２の半導体チップをCoW接合させた後に、前記第２の半導体チップを覆うように設けられる
    　請求項１に記載の半導体デバイス。
  11. 　前記高ストレス膜は、少なくとも２種類以上の複数種類の材料で構成される
    　請求項１に記載の半導体デバイス。
  12. 　前記高ストレス膜は、CoW接合によって前記第１の半導体チップまたは前記第２の半導体チップを収縮させる応力の発生が大きな領域に応力を打ち消す力が相対的に強い材料を用い、CoW接合によって前記第１の半導体チップまたは前記第２の半導体チップを収縮させる応力の発生が小さな領域に応力を打ち消す力が相対的に弱い材料を用いて構成される
    　請求項１１に記載の半導体デバイス。
  13. 　前記高ストレス膜に替えて、CoW接合時に加圧される領域に、CoW接合後に収縮するように発生する応力を逃がす空隙が設けられる
    　請求項１１に記載の半導体デバイス。
  14. 　前記高ストレス膜が、前記第１の半導体チップおよび前記第２の半導体チップの両方に設けられて構成される
    　請求項１１に記載の半導体デバイス。
  15. 　第１の半導体チップに対して第２の半導体チップを貼り合わせるCoW（Chip on Wafer）接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜を形成すること
    　を含む半導体デバイスの製造方法。
  16. 　第１の半導体チップと、
    　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
    　CoW接合時に前記第１の半導体チップまたは前記第２の半導体チップに生じる応力を打ち消す応力を生じさせる高ストレス膜と
    　を有する半導体デバイスを備える電子機器。
  17. 　第１の半導体チップと、
    　前記第１の半導体チップに対してCoW（Chip on Wafer）接合により貼り合わされる第２の半導体チップと、
    　前記第２の半導体チップの前記第１の半導体チップとの接合面に対して反対側の表面の凹凸の影響を抑制する歪み調整膜と、
    　前記第１の半導体チップおよび前記第２の半導体チップを支持する支持基板と
    　を備える半導体デバイス。
  18. 　前記歪み調整膜には、前記第２の半導体チップの前記第１の半導体チップとの接合面に対して反対側の表面のSFQR（Site Front least sQuare Range）値に従って、その表面の凹凸を打ち消す凹凸面が設けられる
    　請求項１７に記載の半導体デバイス。
  19. 　前記歪み調整膜は、前記支持基板の前記第２の半導体チップとの接合面、または、前記支持基板の前記第２の半導体チップとの接合面に対して反対側の表面に成膜される
    　請求項１７に記載の半導体デバイス。
  20. 　前記歪み調整膜は、前記第２の半導体チップの内部に設けられるチップの段差を埋め込む埋め込み層に対して、前記第２の半導体チップの前記支持基板との接合面の平坦度を向上させるために成膜される
    　請求項１７に記載の半導体デバイス。
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* Cited by examiner, † Cited by third party
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JP2022036828A (ja) * 2020-08-24 2022-03-08 ソニーセミコンダクタソリューションズ株式会社 センサデバイスおよび電子機器

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