KR20150032373A - 적층형 이미지 센서 및 그 제조방법 - Google Patents

적층형 이미지 센서 및 그 제조방법 Download PDF

Info

Publication number
KR20150032373A
KR20150032373A KR20130111187A KR20130111187A KR20150032373A KR 20150032373 A KR20150032373 A KR 20150032373A KR 20130111187 A KR20130111187 A KR 20130111187A KR 20130111187 A KR20130111187 A KR 20130111187A KR 20150032373 A KR20150032373 A KR 20150032373A
Authority
KR
South Korea
Prior art keywords
insulating film
electrode
substrate
junction
film
Prior art date
Application number
KR20130111187A
Other languages
English (en)
Other versions
KR102136845B1 (ko
Inventor
김성관
권두원
김정기
김욱환
박병준
신승훈
이준택
최하규
오태석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130111187A priority Critical patent/KR102136845B1/ko
Priority to US14/486,389 priority patent/US9165974B2/en
Publication of KR20150032373A publication Critical patent/KR20150032373A/ko
Application granted granted Critical
Publication of KR102136845B1 publication Critical patent/KR102136845B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0805—Shape
    • H01L2224/08057—Shape in side view
    • H01L2224/08058—Shape in side view being non uniform along the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14621—Colour filter arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14625—Optical elements or arrangements associated with the device
    • H01L27/14627—Microlenses

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 적층형 이미지 센서는 제2 기판 상에 제1 기판을 적층하여 구성된다. 상기 제1 기판은 화소 회로의 소자 요소들이 형성되어 있는 제1 반도체층; 및 상기 화소 회로와 전기적으로 연결되도록 형성된 제1 전극 및 상기 제1 전극의 주위를 피복하는 제1 접합 절연막을 포함하고, 상기 제1 접합 절연막으로 제1 접합면을 구비하는 제1 전극층을 포함한다. 상기 제2 기판은, 상기 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층; 상기 로직 회로와 전기적으로 연결되도록 형성된 제2 전극 및 상기 제2 전극의 주위를 피복하는 제2 접합 절연막을 포함하고, 상기 제1 접합 절연막에 접하는 상기 제2 접합 절연막으로 제2 접합면을 구비하는 제2 전극층을 포함한다.

Description

적층형 이미지 센서 및 그 제조방법{Stack type image sensor and fabrication method thereof}
본 발명의 기술적 사상은 이미지 센서(image sensor) 및 그 제조방법에 관한 것으로, 보다 상세하게는 적층형 이미지 센서(Stack type image sensor) 및 그 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 소자로써, 휴대 전화, 디지털 카메라, 디스플레이 소자 등의 외부 장치에 적용됨에 따라 매우 작게 만들어야 한다. 이미지 센서의 크기를 줄이거나, 하나의 기판 상에 만들어지는 이미지 센서의 수를 증가시키기 위하여, 하나의 기판 상에 다른 하나의 기판을 접합하여 구성되는 적층형 이미지 센서 개발이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 두개의 기판을 접합하여 구성되는 적층형 이미지 센서를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상술한 적층형 이미지 센서의 신규한 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서는 제2 기판 상에 제1 기판을 적층하여 구성된다. 상기 제1 기판은, 화소 회로의 소자 요소들이 형성되어 있는 제1 반도체층; 및 상기 화소 회로와 전기적으로 연결되도록 형성된 제1 전극 및 상기 제1 전극의 주위를 피복하는 제1 접합 절연막을 포함하고, 상기 제1 접합 절연막으로 제1 접합면을 구비하는 제1 전극층을 포함한다. 상기 제2 기판은, 상기 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층; 및 상기 로직 회로와 전기적으로 연결되도록 형성된 제2 전극 및 상기 제2 전극의 주위를 피복하는 제2 접합 절연막을 포함하고, 상기 제1 접합 절연막에 접하는 상기 제2 접합 절연막으로 제2 접합면을 구비하는 제2 전극층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 접합 절연막과 제2 접합 절연막은 동일 재료 또는 다른 재료로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 접합 절연막과 제2 접합 절연막은 실리콘 산화 탄화 질화막(SiOCN), 실리콘 붕화 질화막(SiBN), 붕화 질화막(BN) 실리콘 탄화 질화막(SICN) 및 실리콘 탄화막(SiC)중 어느 하나의 막으로 구성될 수 있다. 상기 제1 접합면과 제2 접합면 각각은 평탄면으로 구성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 접합 절연막 및 제2 접합 절연막의 아래에는 각각 제1 층간 절연막 및 제2 층간 절연막이 형성되어 있을 수 있다. 상기 제1 전극은, 상기 제1 접합 절연막 및 제1 층간 절연막에 형성된 제1 홈(groove) 패턴 내에 매입되어 형성되어 있을 수 있고, 상기 제2 전극은, 상기 제2 접합 절연막 및 제2 층간 절연막에 형성된 제2 홈 패턴 내에 매입되어 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극은 상기 제2 전극과 접하여 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극의 상부는 상기 제1 접합 절연막으로 피복되어 있고, 상기 제2 전극의 상부는 상기 제2 접합 절연막으로 피복되어 있을 수 있다. 상기 제1 전극은 상기 제1 반도체층, 제1 접합 절연막 및 제2 접합 절연막을 관통하는 관통 전극을 통하여 상기 제2 전극과 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 반도체층 상에서는 화소 회로의 전기적 배선을 위해 제1 중간 배선층이 더 형성되어 있을 수 있다. 상기 제2 반도체층 상에서 상기 로직 회로의 전기적 배선을 위해 제2 중간 배선층이 더 형성되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극 및 제1 접합 절연막을 상기 제1 접합면으로 구성하고, 상기 제2 전극 및 제2 접합 절연막을 상기 제2 접합면으로 구성하고, 상기 제1 전극은 상기 제2 전극과 접하여 형성되어 있을 수 있다.
또한, 본 발명의 기술적 사상이 일 실시예 의한 적층형 이미지 센서는 제2 기판 상에 제1 기판을 적층하여 구성된다. 상기 제1 기판은, 화소 회로를 구성하는 소자 요소들이 형성되어 있는 제1 반도체층; 및 상기 화소 회로와 전기적으로 연결되도록 형성된 제1 전극 및 상기 제1 전극의 주위를 피복하는 제1 접합 절연막을 포함하고, 상기 제1 전극과 상기 제1 접합 절연막으로 제1 접합면을 구성하는 제1 전극층을 포함한다.
상기 제2 기판은, 상기 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층; 및 상기 로직 회로와 전기적으로 연결되면서 상기 제1 전극에 접합된 제2 전극, 및 상기 제2 전극의 주위를 피복하는 제2 접합 절연막을 포함하고, 상기 제1 접합 절연막에 접하여 상기 제2 전극과 상기 제2 접합 절연막으로 제2 접합면을 구성하는 제2 전극층을 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 제1 전극 및 제2 전극은 평면 전극 및 비아 전극중에서 어느 하나일 수 있다. 상기 제1 접합 절연막과 제2 접합 절연막은 실리콘 산화 탄화 질화막(SiOCN), 실리콘 붕화 질화막(SiBN), 붕화 질화막(BN) 실리콘 탄화 질화막(SICN) 및 실리콘 탄화막(SiC)중 어느 하나의 막으로 구성될 수 있다. 상기 제2 전극의 폭은 상기 제1 전극의 폭과 동일하거나 클 수 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서의 제조 방법은 화소 회로 및 제1 접합 절연막을 갖는 제1 기판을 준비하는 단계와, 로직 회로 및 제2 접합 절연막을 갖는 제2 기판을 준비하는 단계와, 상기 제1 기판의 제1 접합 절연막을 플라즈마에 의해 활성화시키는 단계와, 상기 제2 기판의 제2 접합 절연막을 플라즈마에 의해 활성화시키는 단계와, 상기 활성화된 제2 접합 절연막과 제1 접합 절연막을 마주보게 하여 제1 기판과 제2 기판을 적층하여 접합하는 단계와, 상기 접합된 제1 기판 및 제2 기판을 후열처리하는 단계를 포함하여 이루어질 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 제1 기판 및 제2 기판은 각각 제1 전극 및 제2 전극을 더 포함하고 상기 제1 접합 절연막 및 제2 접합 절연막은 각각 상기 제1 전극 및 제2 전극의 주위를 피복하도록 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 제1 접합 절연막 및 제2 접합 절연막의 플라즈마 활성화는 수소, 아르곤 또는 질소 플라즈마로 수행할 수 있다.
본 발명의 기술적 사상의 일 실시예에서, 상기 활성화된 제1 접합 절연막 및 제2 접합 절연막 상에 수산기를 더 도입할 수 있다.
상술한 본 발명의 기술적 사상에 따른 적층형 이미지 센서는 화소 회로를 포함하는 제1 기판과 로직 회로를 포함하고 제1 기판을 지지하는 제2 기판을 접합하여 구성할 수 있다. 제1 기판은 최상부에 제1 전극과 제1 전극의 주위를 피복하는 제1 접합 절연막을 포함하는 제1 전극층을 구비한다. 제2 기판은 제2 전극과 제2 전극의 주위를 피복하는 제2 접합 절연막을 포함하는 제2 전극층을 구비한다.
제1 기판과 제2 기판의 접합은, 제1 접합 절연막을 제1 접합면으로 하고, 제2 접합 절연막은 제2 접합면으로 구성할 수 있다. 제1 기판과 제2 기판의 접합은 제1 접합 절연막 및 제1 전극을 제1 접합면으로 하고, 제2 접합 절연막 및 제2 전극을 제2 접합면으로 구성할 수 있다.
제1 접합 절연막과 제2 접합 절연막은 접합 공정시 서로 간에 접합 강도가 높고, 접합 결함이나 기판 휘어짐이 낮은 물질로 구성하며, 제1 전극이나 제2 전극을 구성하는 금속 재료에 대한 확산 방지 기능과 RC 지연도 감소시킬 수 있는 물질로 형성할 수 있다. 아울러서, 제1 접합 절연막과 제2 접합 절연막의 접합 공정시 앞서와 같은 특성을 가지도록 최적화된 접합 공정을 제공한다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서의 개략 회로도이다.
도 2a는 본 발명의 기술적 사상의 제1 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 2b는 본 발명의 기술적 사상의 제2 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 3a 내지 도 3h는 도 2a의 제1 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 도 2a의 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 도 3h 및 도 4c의 접합 공정을 설명하기 위하여 도시한 단면도이다.
도 6a 내지 도 6c는 도 2b의 제1 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c는 도 2b의 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 도 6c 및 도 7c의 접합 공정을 설명하기 위하여 도시한 단면도이다.
도 9는 본 발명의 기술적 사상의 제3 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
도 10은 본 발명의 기술적 사상의 제4 실시예에 의한 적층형 이미지 센서의 구성을 도시한 요부 단면도이다.
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 적층형 이미지 센서의 전극층들간의 접합 관계를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 13a 내지 도 13d는 도 12의 적층형 이미지 센서의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 14 내지 도 16는 도 13의 제1 전극 및 제2 전극을 형성할 때, 전극의 피치 및 전극의 크기에 따른 디싱 깊이를 설명하기 위하여 도시한 그래프이다.
도 17은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 18a 내지 도 18c는 도 18의 적층형 이미지 센서의 제조 방법을 설명하기 위한 요부 단면도들이다.
도 19는 도 12 및 도 17의 플라즈마 활성화 공정을 설명하기 위한 개략도이다.
도 20 내지 도 22은 도 13 및 도 17의 플라즈마 활성화 공정시 플라즈마 종류, 플라즈마 전압 및 노출 시간에 따른 제1 및 제2 기판간의 결합 정도를 설명하기 위하여 도시한 그래프이다.
도 23은 본 발명의 기술적 사상에 의한 적층형 이미지 센서를 이용한 카메라의 구성도이다.
도 24은 본 발명의 사상의 일 실시예에 따른 적층형 이미지 센서를 포함한 이미징 시스템에 대한 블럭 구조도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 교시로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
본 실시예에서, 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
적층형 이미지 센서 회로
도 1은 본 발명의 기술적 사상의 일 예에 의한 적층형 이미지 센서의 개략 회로도이다.
구체적으로, 적층형 이미지 센서(1)는 제1 기판(2) 및 제2 기판(7)을 포함할 수 있다. 적층형 이미지 센서(1)은 제2 기판(7) 상에 제1 기판(2)를 적층 및 접합하여 구성할 수 있다. 제1 기판(2)은 화소 회로를 포함하는 센서 기판일 수 있다. 제2 기판(7)은 화소 회로를 구동하기 위한 로직 회로가 형성되어 있고 제1 기판(2)를 지지하는 지지 기판일 수 있다.
보다 상세하게 설명하면, 제1 기판(2)의 일면측에는 광전 변환부를 포함하는 복수의 화소(3)가 규칙적으로 2차원적으로 배열된 화소 영역(4)이 마련되어 있다. 화소 영역(4)에는 복수의 화소 구동선(5)이 행방향으로 배선되고 복수의 수직 신호선(6)이 열방향으로 배선되어 있고, 하나의 화소(3)가 1개의 화소 구동선(5)과 1개의 수직 신호선(6)에 접속되는 상태로 배치되어 있다. 이들의 각 화소(3)에는, 광전 변환부와, 전하 축적부와, 복수의 트랜지스터, 예컨대 MOS(metal oxide semiconductor) 트랜지스터 및 용량 소자 등으로 구성된 화소 회로가 마련될 수 있다.
제2 기판(7)의 일면측에는 제1 기판(2)에 마련된 각 화소(3)를 구동하기 위한 수직 구동 회로(8), 칼럼 신호 처리 회로(9), 수평 구동 회로(10), 및 시스템 제어 회로(11) 등의 로직 회로가 마련되어 있다.
제1 실시예 및 제2 실시예에 의한 적층형 이미지 센서 구조
도 2a는 본 발명의 기술적 사상의 제1 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 2a의 적층형 이미지 센서(1-1)는 제1 기판(2)과 제2 기판(7)을 접합시킨 구성의 일 예이다. 제1 기판(2)은 화소 회로들 구성하는 소자 요소들이 형성되어 있는 제1 반도체층(2a), 제1 반도체층(2a) 상에서 제2 기판(7)측으로 배치된 제1 게이트 배선층(2b), 제1 게이트 배선층(2b) 상에서 제2 기판(7)측으로 배치된 제1 중간 배선층(2c) 및 제1 전극층(2d)으로 구성되어 있다.
제2 기판(7)은 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층(7a)과, 제2 반도체층(7a) 상에서 제1 기판(2)측으로 배치된 제2 게이트 배선층(7b), 제2 게이트 배선층(7b) 상에서 제1 기판(2)측으로 배치된 제2 중간 배선층(7c) 및 최상부에 형성된 제2 전극층(7d)으로 구성되어 있다.
제1 기판(2)에서 제2 기판(7)과 반대측의 면에는 보호막(15), 컬러 필터층(17) 및 렌즈(19)가 순서대로 적층되어 있다. 보호막(15)은 패시베이션 특성을 갖는 재료막으로 구성되고, 예를 들면 산화 실리콘막, 질화 실리콘막, 또는 산질화 실리콘막 등으로 구성될 수 있다.
컬러 필터층(17)은 각 광전 변환부(21)에 대응하여 1:1로 마련된 각 색의 컬러 필터로 구성될 수 있다. 렌즈(19)는 각 광전 변환부(21) 및 컬러 필터층(17)을 구성하는 각 색의 컬러 필터에 대응하여 1:1로 마련되고, 각 광전 변환부(21)에 입사광이 집광되도록 구성되어 있다. 도 2a의 적층형 이미지 센서(1-1)는 제1 기판(2)의 배면측으로 입사광이 입사되는 후면 조명 구조이다.
제1 기판(2)과 제2 기판(7)은 제1 전극층(2d)의 표면과 제2 전극층(7d)의 표면이 서로 접합되어 있다. 제1 전극층(2d)과 제2 전극층(7d)의 접합 구조에 대하여는 후에 보다 더 자세하게 설명한다. 제1 기판(2) 및 제2 기판(7)을 구성하는 각 층의 상세 구조를 순차적으로 설명한다.
먼저, 제1 기판(2)의 구조를 설명한다. 제1 반도체층(2a)은 단결정 실리콘과 같은 반도체 기판(도 3a의 20)을 박막화한 층이다. 제1 반도체층(2a)에는 n형 불순물층(또는 p형 불순물층)으로 이루어지는 광전 변환부(21)가 화소마다 마련되어 있다. n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD) 및 트랜지스터(Tr)의 소스/드레인(23) 등이 마련되어 있다. 광전 변환부(21), 플로팅 디퓨전(FD) 및 트랜지스터(Tr)의 소스/드레인(23) 등이 화소 회로를 구성한다. 제1 반도체층(2a)의 표면에는 게이트 절연막(25)이 형성되어 있다.
제1 게이트 배선층(2b)은 제1 반도체층(2a)과의 게이트 절연막(25) 상에 전송 게이트(TG) 및 트랜지스터(Tr)의 게이트 전극(27)이 형성되어 있다. 전송 게이트(TG) 및 게이트 전극(27)은 제1 층간 절연막(29)으로 덮여 있다. 제1 층간 절연막(29) 내에는 전송 게이트(TG)나 게이트 전극(27)을 노출하는 제1 홈 패턴(30)이 형성되어 있다. 제1 층간 절연막(29)에 마련된 제1 홈 패턴(30) 내에 제1 매입 배선(31)이 마련되어 있다.
제1 층간 절연막(29)은 산화 실리콘막을 이용하여 구성될 수 있다. 제1 매입 배선(31)은 제1 배리어 금속막(31a) 및 제1 금속막(31b)으로 구성될 수 있다. 제1 금속막(31b)는 구리나 알루미늄으로 형성될 수 있다. 제1 배리어 금속막(31a)은 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성될 수 있다.
제1 배리어 금속막(31a)은 제1 층간 절연막(29)으로의 금속 확산을 방지하고 제1 홈 패턴(30) 내에서 제1 층간 절연막(29)과 제1 금속막(31b)간의 접촉 성질을 개선하기 위한 막질일 수 있다. 제1 층간 절연막(29) 및 제1 매입 배선(31) 상에는 제1 확산 방지막(32)이 형성되어 있다. 제1 확산 방지막(32)은 제1 매입 배선(31)을 구성하는 금속이 제2 층간 절연막(94-1)으로 확산하는 것을 방지하는 역할을 수행할 수 있다.
제1 중간 배선층(2c)는 제1 게이트 배선층(2b)과 전기적으로 연결되며, 제1 보조 배선층(2c-1) 및 제2 보조 배선층(2c-2)의 다층 배선층으로 구성될 수 있다. 본 실시예에서는 두개의 보조 배선층(2c-1, 2c-2)을 구성하였으나, 필요에 따라 보조 배선층의 수는 하나 또는 그 이상의 수로 구성할 수 있다.
제1 중간 배선층(2c)은 제2 층간 절연막(94-1. 94-2), 제2 확산 방지막(92-1, 92-2) 및 제2 매입 배선(98-1, 98-2)을 포함할 수 있다. 제2 매입 배선(98-1, 98-2)은 제2 층간 절연막(94-1, 94-2)에 형성된 제2 홈 패턴(96-1, 96-2)에 매립되어 형성될 수 있다. 제2 매입 배선(98-1, 98-2)의 모양은 이중 다마신 공정(dual damascene process)에 의하여 형성되어 비아 배선과 평면 배선이 포함된 혼합 배선일 수 있다. 이에 대하여는 후에 더 자세하게 설명한다.
제2 층간 절연막(94-1, 94-2)은 제1 층간 절연막(29)와 동일한 물질로 구성할 수 있다. 제2 매입 배선(98-1, 98-2)은 제2 배리어 금속막(98a) 및 제2 금속막(98b)으로 구성될 수 있다. 제2 매입 배선(98-1, 98-2)은 제1 매입 배선(31)과 동일한 물질로 구성할 수 있다. 제2 확산 방지막(92-1, 92-2)은 제1 확산 방지막(32)와 동일한 물질로 구성할 수 있다.
제1 전극층(2d)은 제3 층간 절연막(100), 제1 전극(104) 및 제1 접합 절연막(106)을 포함할 수 있다. 제3 층간 절연막(100)은 제2 기판(7)측으로 제2 확산 방지막(92-2)을 피복하도록 형성되어 있다. 제3 층간 절연막(100)은 제1 및 제2 층간 절연막(29, 94-1, 94-2)과 동일한 물질로 구성할 수 있다.
제1 전극(104)은 제3 층간 절연막(100)에 형성된 제3 홈 패턴(102)에 매립되어 형성될 수 있다. 제1 전극(104)는 이중 다마신 공정에 의하여 형성되어 비아 전극과 평면 전극이 혼합된 혼합 전극일 수 있다. 제1 전극(104)은 제3 배리어 금속막(104a) 및 제3 금속막(104b)으로 구성될 수 있다. 제1 전극(104)은 제1 매입 배선(31) 및 제2 매입 배선(98-1, 98-2)과 동일한 물질로 구성할 수 있다.
제1 접합 절연막(106)은 제3 층간 절연막(100) 상에서 제2 기판(7)측으로 제1 전극(104)의 주위를 피복하도록 형성되어 있다. 제1 접합 절연막(106)은 제1 전극(104)에 접하여 제3 층간 절연막(100) 상에서 제2 기판(7)측으로 형성될 수 있다. 제1 접합 절연막(106)은 제2 기판(7)과 접하는 접합면을 구성할 수 있다. 제1 접합 절연막(106)은 제1 전극(104)을 구성하는 금속 물질의 확산을 방지하는 역할도 수행한다. 제1 접합 절연막(106)은 제1 확산 방지막(32) 및 제2 확산 방지막(92-1, 92-2)과 동일한 물질로 구성할 수 있다.
앞서 설명한 바와 같이 제1 전극층(2d)은 제1 전극(104)과 제1 전극(104)의 주위를 피복하는 제1 접합 절연막(106)을 포함한다. 제1 전극(104))과 제1 접합 절연막(106)은 제1 기판(2)에서 제2 기판(7)에 대한 제1 접합면을 구성하고 있다. 제1 접합면은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å 이하 및 편평도(flatness)가 70Å 이하일 수 있다.
제1 접합 절연막(106)은 접합면을 구성하므로, 제1 접합 절연막(106)은 제2 기판(7)의 제2 접합 절연막(88)과의 접합 강도 및 접합 신뢰성이 높고, 접합 결함 및 기판 휘어짐(warpage)이 낮은 물질을 선택해야 한다. 아울러서, 제1 접합 절연막(106)은 제1 전극(104)를 구성하는 재료에 대한 확산 방지 기능도 수행해야 한다.
이와 같은 특성을 만족시키는 재료로써, 제1 접합 절연막(106)은 산화 실리콘보다도 분자 구조가 조밀한 무기 절연성 재료가 사용될 수 있다. 제1 접합 절연막(106)은 실리콘 산화 탄화 질화막(SiOCN), 실리콘 붕화 질화막(SiBN), 붕화 질화막(BN) 실리콘 탄화 질화막(SICN) 및 실리콘 탄화막(SiC)중에서 선택된 어느 하나의 막일 수 있다.
일 실시예에서, 제1 접합 절연막(106)으로 실리콘 산화 탄화 질화막(SiOCN)을 사용할 경우, 실리콘 산화 탄화 질화막(SiOCN)은 앞서와 같은 접합 특성에 더하여 유전 상수(예컨대 4이하)가 산화 탄화 질화막(SiCN)의 유전 상수(예컨대 5.3)보다 낮기 때문에 RC 지연(resistance capacitance delay) 감소에 이점이 있다.
일 실시예에서, 제1 접합 절연막(106)으로 실리콘 붕화 질화막(SiBN) 및 붕화 질화막(BN)을 사용할 경우, 실리콘 붕화 질화막(SiBN) 및 붕화 질화막(BN)은 붕소(B)를 포함하여 제2 기판(7)의 제2 접합 절연막(88)과의 접합 강도를 더욱 높일 수 있다.
다음에서는, 제2 기판(7)을 구체적으로 설명한다.
제2 기판(7)의 제2 반도체층(7a)은 단결정 실리콘과 같은 반도체 기판(50)을 박막화한 층이다. 제2 반도체층(7a)에서 제1 기판(2) 측으로 트랜지스터(Tr)의 소스/드레인(51)이 형성되어 있다. 제2 반도체층(7a)의 표면에는 게이트 절연막(53)이 형성되어 있다.
제2 게이트 배선층(7b)은 제2 반도체층(7a)과의 계면측의 게이트 절연막(53) 상에 게이트 전극(55)이 형성되어 있다. 게이트 전극(55)은 제1 층간 절연막(57)으로 덮여 있고, 제1 층간 절연막(57)에 마련된 제1 홈 패턴(58) 내에는 제1 매입 배선(59)이 마련되어 있다.
제1 층간 절연막(57) 및 제1 매입 배선(59)의 구성은 제1 기판(2)의 제1 게이트 배선층(2b)과 동일하게 할 수 있다. 즉, 제1 층간 절연막(57) 내에는 게이트 전극(55)을 노출하는 제1 홈 패턴(58)이 형성되어 있다. 제1 층간 절연막(57)에 마련된 제1 홈 패턴(58) 내에 제1 매입 배선(59)이 마련되어 있다.
제1 층간 절연막(57)은 산화 실리콘막을 이용하여 구성될 수 있다. 제1 매입 배선(59)은 제1 배리어 금속막(59a) 및 제1 금속막(59b)으로 구성될 수 있다. 제1 금속막(59b)는 구리나 알루미늄으로 구성될 수 있다. 제1 배리어 금속막(59a)은 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성될 수 있다.
제1 배리어 금속막(59a)은 제1 층간 절연막(57)으로 금속 확산을 방지하고 제1 홈 패턴(58) 내에서 제1 층간 절연막(57)과 제1 금속막(59b)간의 접촉 성질을 개선하기 위한 층일 수 있다. 제1 층간 절연막(57) 및 제1 매입 배선(59) 상에는 제1 확산 방지막(61)이 형성되어 있다. 제1 확산 방지막(61)은 제1 매입 금속막(59)을 구성하는 금속이 제2 층간 절연막(63-1)으로 확산하는 것을 방지하는 역할을 수행할 수 있다.
제1 중간 배선층(7c)는 제1 게이트 배선층(7b)과 전기적으로 연결되며, 제1 보조 배선층(7c-1), 제2 보조 배선층(7c-2), 및 제3 보조 배선층(7c-3)의 다층 배선층으로 구성될 수 있다. 본 실시예에서는 세 개의 보조 배선층(7c-1, 7c-2, 7c-3)을 구성하였으나, 필요에 따라 보조 배선층의 수는 하나 또는 네개 이상의 수로 구성할 수 있다. 제1 중간 배선층(2c)은 제2 층간 절연막(63-1. 63-2, 63-3), 제2 확산 방지막(81-1, 81-2, 81-3) 및 제2 매입 배선(65-1, 65-2. 65-3)을 포함할 수 있다.
제2 층간 절연막(63-1. 63-2, 63-3)은 제1 층간 절연막(57)와 동일한 물질로 구성할 수 있다. 제2 매입 배선(65-1, 65-2. 65-3)은 제2 층간 절연막(63-1. 63-2, 63-3)에 형성된 제2 홈 패턴(64-1, 64-2, 64-3)에 매립되어 형성될 수 있다. 제2 매입 배선(65-1, 65-2. 65-3)은 제2 배리어 금속막(65a) 및 제2 금속막(65b)으로 구성될 수 있다. 제2 매입 배선(65-1, 65-2. 65-3)은 제1 매입 배선(59)과 동일한 물질로 구성할 수 있다. 제2 확산 방지막(81-1, 81-2, 81-3)은 제1 확산 방지막(61)와 동일한 물질로 구성할 수 있다.
제2 전극층(7d)은 제3 층간 절연막(82), 제2 전극(86) 및 제2 접합 절연막(88)을 포함할 수 있다. 제3 층간 절연막(82)은 제1 기판(2)측으로 제2 확산 방지막(81-3)을 피복하도록 형성되어 있다. 제3 층간 절연막(82)은 제1 및 제2 층간 절연막(59, 63-1, 63-2, 63-3)과 동일한 물질로 구성할 수 있다.
제2 전극(86)은 제3 층간 절연막(82)에 형성된 제3 홈 패턴(84)에 매립되어 형성될 수 있다. 제2 전극(86)은 배리어 금속막(86a) 및 금속막(86b)으로 구성될 수 있다. 제2 전극(86)은 제1 매입 배선(59) 및 제2 매입 배선(65-1, 65-2, 65-3)과 동일한 물질로 구성할 수 있다.
제2 접합 절연막(88)은 제3 층간 절연막(82) 상에서 제1 기판(2)측으로 제2 전극(86)의 주위를 피복하도록 형성되어 있다. 제2 접합 절연막(88)은 제2 전극(86)에 접하여 제3 층간 절연막(82) 상에서 제1 기판(2)측으로 형성될 수 있다. 제2 접합 절연막(88)은 제1 기판(2)과 접하는 제2 접합면을 구성할 수 있다. 제2 접합 절연막(88)은 제2 전극(86)을 구성하는 금속 물질의 확산을 방지하는 역할도 수행한다. 제2 접합 절연막(88)은 제1 확산 방지막(61) 및 제2 확산 방지막(81-1, 81-2, 81-3)과 동일한 물질로 구성할 수 있다.
앞서 설명한 바와 같이 제2 전극층(7d)은 제2 전극(86)과, 제2 전극(86)의 주위를 피복하는 제2 접합 절연막(88)을 포함한다. 제2 전극(86)과 제2 접합 절연막(88)은 각각 제1 전극(104) 및 제1 접합 절연막(106)에 접함으로써 제2 기판(7)에서 제1 기판(2)에 대한 제2 접합면을 구성하고 있다. 제2 접합면은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å 이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å 이하 및 편평도(flatness)가 70Å 이하일 수 있다. 제2 전극(86)의 폭(또는 길이)는 제1 전극(104)의 폭(또는 길이)와 동일하거나 클 수 있다.
제2 접합 절연막(88)은 제2 접합면을 구성하므로, 제2 접합 절연막(88)은 제1 기판(2)에 형성되는 제1 접합 절연막(106)과의 접합 강도 및 접합 신뢰성이 높고, 접합 결함 및 기판 휘어짐이 낮은 물질을 선택해야 한다. 아울러서, 제2 접합 절연막(88)은 제2 전극(86)를 구성하는 재료에 대한 확산 방지 기능도 수행해야 한다.
이와 같은 특성을 만족시키는 재료로써, 제2 접합 절연막(88)은 앞서 설명한 바와 같이 제1 접합 절연막(106)과 동일한 재료를 사용할 수 있다. 그리고, 제2 기판(7)의 제2 접합 절연막(88)은 앞서 제1 기판(2)의 제1 접합 절연막(106)과 양호한 접합성을 유지할 수 있으면 동일 재료 또는 다른 재료로 이루어질 수 있다. 예컨대, 제1 접합 절연막(106)을 실리콘 산화 탄화 질화막(SiOCN)으로 형성할 경우, 제2 접합 절연막(88)은 실리콘 붕화 질화막(SiBN) 및 붕화 질화막(BN)중에서 선택된 어느 하나로 형성할 수 있다.
이상과 같이, 적층형 이미지 센서(1-1)은 제1 기판(2)의 접합면과 제2 기판(7)의 접합면을 접합 절연막(88, 106)과 전극(86, 104)으로 구성하여 접합 강도를 확보하면서 전극(86, 104)을 구성하는 금속 재료의 층간 절연막(100, 82)으로의 확산을 방지할 수 있다. 아울러서, 적층형 이미지 센서(1-1)는 RC 지연(resistance capacitance delay) 감소를 시킬 수 있다.
도 2b는 본 발명의 기술적 사상의 제2 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 2b의 적층형 이미지 센서(1-2)는 제1 기판(2)의 제1 전극층(2d) 및 제2 기판(7)의 제2 전극층(7d)의 구조를 제외하고는 도 2a의 적층형 이미지 센서(1-1)과 거의 동일하다.
제1 기판(2)의 제1 반도체층(2a) 및 제1 게이트 배선층(2b)는 도 2a의 적층형 이미지 센서(1-1)와 동일하다. 그리고, 도 2b는 도 2a와 비교할 때 제1 기판(2)의 제1 게이트 배선층(2b) 상에서는 제2 기판(7) 측으로 중간 배선층이 형성되어 있지 않다.
제1 게이트 배선층(2b) 상에 제1 전극층(2d)이 형성되어 있다. 제1 전극층(2d)에는 제2 층간 절연막(35) 내에 홈 패턴(36)이 형성되어 있다. 홈 패턴(36) 내에는 제1 전극(38)이 형성되어 있다. 제1 전극(38)은 단일 다마신 공정에 의하여 형성된 평면 전극일 수 있다. 제1 전극(38)은 앞서 도 2a의 제1 전극(104)와 동일한 물질로 형성할 수 있다. 제1 전극층(2d)의 제1 전극(38)과 제1 게이트 배선층(2b)는 도면에서는 도시하지 않지만 별도의 배선층을 이용하여 전기적으로 연결될 수 있다.
제2 층간 절연막(35) 상에서 제2 기판(7)측으로 제1 전극(38)의 주위를 피복하도록 제1 접합 절연막(39)이 형성되어 있다. 제1 접합 절연막(39)은 제1 전극(38)에 접하여 제2 층간 절연막(35) 상에서 제2 기판(7)측으로 형성될 수 있다. 제1 접합 절연막(39)은 도 2a의 제1 접합 절연막(106)과 동일한 물질로 형성할 수 있으며, 도 2a의 접합 절연막(106)과 동일한 기능을 수행한다.
제2 기판(7)의 제2 반도체층(7a), 제1 게이트 배선층(7b), 제1 중간 배선층(7c)는 도 2a의 적층형 이미지 센서(1-1)와 동일하다. 도 2a와 비교할 때, 도 2b는 제1 중간 배선층(7c)를 하나의 배선층으로 구성한다. 도 2a에서, 참조번호 64 및 81은 각각 홈 패턴 및 확산 방지막을 나타낸다.
제1 중간 배선층(7c) 상에 제2 전극층(7d)이 형성되어 있다. 제2 전극층(7d)에는 제3 층간 절연막(66) 내에 홈 패턴(67)이 형성되어 있다. 홈 패턴(67) 내에는 제2 전극(68)이 형성되어 있다. 제2 전극(68)은 이중 다마신 공정에 의하여 형성되어 비아 전극 및 평면 전극이 혼합된 혼합 전극일 수 있다. 제2 전극(68)은 앞서 도 2a의 제2 전극(86)와 동일한 물질로 형성할 수 있다.
제3 층간 절연막(66) 상에서 제1 기판(2)측으로 제2 전극(68)의 주위를 피복하도록 제2 접합 절연막(69)이 형성되어 있다. 제2 접합 절연막(69)은 제2 전극(68)에 접하여 제3 층간 절연막(66) 상에서 제1 기판(2)측으로 형성될 수 있다. 제2 접합 절연막(69)은 도 2a의 제2 접합 절연막(88)와 동일한 물질로 형성할 수 있고, 도 2a의 제1 접합 절연막(88)과 동일한 기능을 수행한다.
도 2b의 적층형 이미지 센서는 도 2a의 적층형 이미지 센서와 제1 기판(2)의 제1 전극층(2d) 및 제2 기판의 제2 전극층(7d)의 구조를 다르게 구성하더라도 제1 기판(2)의 접합면과 제2 기판(7)의 접합면의 각각을 접합 절연막(69, 39)과 전극(68, 38)으로 구성하여 접합 강도를 확보하면서 전극을 구성하는 금속 재료의 층간 절연막으로의 확산을 방지할 수 있다. 아울러서, 적층형 이미지 센서(1-2)는 RC 지연(resistance capacitance delay) 감소를 시킬 수 있다.
제1 실시예의 적층형 이미지 센서의 제조 방법
도 3a 내지 도 3h는 도 2a의 제1 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(20)을 준비한다. 반도체 기판(20)의 소정 깊이에 n형 불순물층으로 이루어지는 광전 변환부(21)를 형성하고, 광전 변환부(21)의 표면층에 n+형 불순물층으로 이루어지는 전하 전송부나 p+형 불순물층으로 이루어지는 정공용의 전하 축적부를 형성한다. 반도체 기판(20)의 표면층에 n+형 불순물층으로 이루어지는 플로팅 디퓨전(FD), 및 소스/드레인(23)을 형성한다.
반도체 기판(20)의 표면상에 게이트 절연막(25)을 형성하고, 이 상부에 전송 게이트(TG) 및 게이트 전극(27)을 형성한다. 전송 게이트(TG)는 플로팅 디퓨전(FD)과 광전 변환부(21)와의 사이에 형성되고, 게이트 전극(27)은 소스/드레인(23) 사이에 형성된다. 그 후, 반도체 기판(20) 상에, 전송 게이트(TG) 및 게이트 전극(27)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 제1 층간 절연막(29)을 형성한다.
도 3b를 참조하면, 제1 층간 절연막(29)에 제1 홈 패턴(30)을 형성한다. 제1 홈 패턴(29a)은 전송 게이트(TG)를 노출하도록 형성할 수 있다. 도 3b에서 도시는 생략하였지만 제1 층간 절연막(29) 및 게이트 절연막(25)에 상에도 소스/드레인(23)을 오픈하는 제1 홈 패턴을 형성할 수 있다. 제1 홈 패턴(30)의 내벽을 덮는 상태로 제1 배리어 금속막(31a)을 형성하고, 이 상부에 제1 홈 패턴(30)을 매입하는 상태로 제1 금속막(31b)을 형성한다.
도 3c를 참조하면, 화학적 기계 연마(chemical mechanical polishing: CMP)법에 의해 제1 배리어 금속막(31a)이 노출할 때까지 제1 금속막(31b)을 평탄화 제거하고, 제1 층간 절연막(29)이 노출할 때까지 제1 배리어 금속막(31a)을 평탄화 제거한다. 이에 의해, 제1 홈 패턴(30) 내에 제1 배리어 금속막(31a)을 통하여 금속막(31b)을 매입하여 이루어지는 제1 매입 배선(31)을 형성한다. 제1 매입 배선(31) 상에 제1 확산 방지막(32)를 형성하여 제1 게이트 배선층(2b)을 얻는다.
도 3d를 참조하면, 제1 게이트 배선층(2b) 상에 제1 중간 배선층(2c)을 형성한다. 제1 확산 방지막(32) 상에 제2 층간 절연막(94-1)을 형성한다. 제2 층간 절연막(94-1) 내에 제2 홈 패턴(96-1)을 형성한다. 제2 홈 패턴(96-1)은 1차로 제2 층간 절연막(94-1)의 표면에서 일정 깊이로 넓은 홈 패턴(96a)을 형성한 후, 2차로 넓은 홈 패턴(96a) 내에 제1 매입 배선(31)을 노출하도록 좁은 홈 패턴(96b)를 형성하여 완성한다.
제2 홈 패턴(96-1)에는 앞서 설명한 바와 같은 방법으로 제2 배리어 금속막(98a) 및 제2 금속막(98b)로 이루어지는 제2 매입 배선(98-1)을 형성한다. 이와 같은 듀얼 다마신 공정에 따라 제2 매입 배선(98-1)은 좁은 홈 패턴(96b)에 형성된 비아 배선과 넓은 홈 패턴(96a)에 형성된 평면 배선의 혼합 배선이 형성된다. 제2 매입 배선(98-1) 및 제2 층간 절연막(94-1) 상에 제2 확산 방지막(92-1)을 형성함으로써 제1 중간 배선층(2c)중 제1 보조 배선층(2c-1)을 형성한다.
계속하여, 앞서와 같은 동일한 방법을 이용하여 제1 중간 배선층(2c)중 제2 보조 배선층(2c-2)를 형성한다. 제2 보조 배선층(2c-2)도 듀얼 다마신 공정에 따라 제2 홈 패턴(96-2)에 제2 배리어 금속막(98a) 및 제2 금속막(98b)로 이루어지는 제2 매입 배선(98-2)을 형성한다. 제2 매입 배선(98-2)은 좁은 홈 패턴(96b)에 형성된 비아 배선과 넓은 홈 패턴(96a)에 형성된 평면 배선의 혼합 배선이 형성된다. 제2 매입 배선(98-2) 및 제2 층간 절연막(94-2) 상에 제2 확산 방지막(92-2)을 형성함으로써 제1 중간 배선층(2c)중 제1 보조 배선층(2c-2)을 형성한다.
도 3e 및 도 3f를 참조하면, 도 3e에 도시한 바와 같이 제3 확산 방지막(92-2) 상에 제3 층간 절연막(100), 제1 접합 절연막(106) 및 버퍼막(108)을 순차적으로 형성한다.
이어서, 도 3f에 도시한 바와 같이 버퍼막(108), 제1 접합 절연막(106), 제3 층간 절연막(100) 및 제2 확산 방지막(92-2)을 패터닝하여 제2 매입 배선(98-2)을 노출하는 제3 홈 패턴(102)를 형성한다. 제3 홈 패턴(102)은 넓은 홈 패턴(102a)과 좁은 홈 패턴(102b)로 형성한다.
도 3g 및 도 3h를 참조하면, 도 3g에 도시한 바와 같이 제3 홈 패턴(102) 내에 제3 배리어 금속막(104a)을 형성하고, 제3 배리어 금속막(104a) 상에 제3 홈 패턴(102)을 매립하도록 제3 금속막(104b)을 형성한다.
계속하여, 도 3h에 도시한 바와 같이 제1 접합 절연막(106)을 식각 정지점으로 하여 제3 금속막(104b), 제3 배리어 금속막(104a) 및 버퍼막(108)을 식각하여 평탄화한다. 버퍼막(108)은 제1 접합 절연막(106)이 과도하게 식각되는 것을 막는 완충 역할을 수행한다.
이렇게 되면, 제3 층간 절연막(100)의 제3 홈 패턴(102)에 매립되어 제1 전극(104)이 형성된다. 제1 전극(104)은 제3 배리어 금속막(104a) 및 제3 금속막(104b)으로 형성된다. 제1 전극(104)는 이중 다마신 공정에 의하여 좁은 홈 패턴(102b)에 형성된 비아 전극과 넓은 홈 패턴(102a)에 형성된 평면 전극이 혼합된 혼합 전극이 완성된다. 이와 같은 과정을 통하여 제1 전극층(2d)이 형성된다. 제1 전극층(2d)는 제1 전극(104)과 제1 전극(104)의 주위를 피복하는 제1 접합 절연막(106)을 포함한다.
앞서 설명한 바와 같이 제1 접합 절연막(106)은 제3 층간 절연막(100) 상에서 제1 전극(104)의 주위를 피복하도록 형성된다. 제1 접합 절연막(106)은 제2 기판(7)과 접하는 제1 접합면(109)을 구성하며, 제1 전극(104)을 구성하는 금속 물질의 확산을 방지하는 역할도 동시에 수행한다. 또한, 제1 전극(104)도 제2 기판(7)과 접하는 제1 접합면(109)을 구성한다. 제1 접합면(109)은 평탄면이 될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å 이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å 이하 및 편평도(flatness)가 70Å 이하일 수 있다.
도 4a 내지 도 4c는 도 2a의 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 단결정 실리콘으로 이루어지는 반도체 기판(50)을 준비한다. 이 반도체 기판(50)의 표면층에 각 도전형의 소스/드레인(51) 및 여기에서 도시를 생략한 다른 불순물층을 형성한다. 반도체 기판(50)의 표면상에 게이트 절연막(53)을 형성함으로써 제2 기판(7)의 제2 반도체층(7a)을 형성한다.
게이트 절연막(53) 상에 게이트 전극(55)을 형성한다. 게이트 전극(55)은 소스/드레인(51) 사이에 형성된다. 또한 이것과 동일 공정으로 여기에서 도시를 생략한 다른 전극을 형성한다. 그 후, 반도체 기판(50)상에, 게이트 전극(55)을 덮는 상태로, 예를 들면 산화 실리콘으로 이루어지는 제1 층간 절연막(57)을 형성한다.
다음에, 제1 층간 절연막(57)에 제1 홈 패턴(58)을 형성한다. 제1 홈 패턴(58)은 게이트 전극(55)을 노출하도록 형성될 수 있다. 또한 여기에서 도시는 생략하였지만 제1 층간 절연막(57) 및 게이트 절연막(53)에는 필요에 따라 소스/드레인(51)을 노출하는 제1 홈 패턴을 형성할 수 있다.
다음에, 제1 홈 패턴(58)의 내벽을 덮는 상태로 제1 배리어 금속막(59a)을 형성하고, 이 상부에 제1 홈 패턴(58)을 매입한 상태로 제1 금속막(59b)을 형성함으로써 제1 매입 배선(59)를 형성한다. 제1 매입 배선(59) 및 제1 층간 절연막(57) 상에 제1 확산 방지막(61)을 형성함으로써 제2 게이트 배선층(7b)을 형성한다.
도 4b를 참조하면, 제1 게이트 배선층(7b) 상에 제1 중간 배선층(7c)를 구성하는 제1 보조 배선층(7c-1)을 형성한다. 제1 매입 배선(59) 및 제1 층간 절연막(57) 상에 제2 층간 절연막(63-1)을 형성한다. 제2 층간 절연막(63-1) 내에 넓은 홈 패턴(64a) 및 좁은 홈 패턴(64b)로 이루어지는 제2 홈 패턴(64-1)을 형성한다. 제2 층간 절연막(63-1)의 제2 홈 패턴(64-1) 내에 이중 다마신 공정에 의하여 제2 배리어 금속막(65a) 및 제2 금속막(65b)으로 제2 매입 배선(65-1)을 형성한다.
도 4c를 참조하면, 제1 보조 배선층(7c-1) 상에 앞서와 동일한 방법으로 제2 보조 배선층(7c-2), 및 제3 보조 배선층(7c-3)을 형성하여 제1 중간 배선층(7c)를 형성한다. 제2 보조 배선층(7c-2)는 제2 층간 절연막(63-2)의 제2 홈 패턴(64-2) 내에 이중 다마신 공정에 의하여 제2 배리어 금속막(65a) 및 제2 금속막(65b)으로 제2 매입 배선(65-2)을 형성한다. 제3 보조 배선층(7c-3)는 제2 층간 절연막(63-3)의 제2 홈 패턴(64-3) 내에 이중 다마신 공정에 의하여 제2 배리어 금속막(65a) 및 제2 금속막(65b)으로 제2 매입 배선(65-3)을 형성한다.
계속하여, 제1 중간 배선층(7c) 상에 제2 전극층(7d)를 형성한다. 제2 전극층(7d)는 앞서 도 3e 내지 도 3h에 도시한 바와 같이 이중 다마신 공정에 의하여 형성할 수 있다. 제2 전극층(7d)은 제3 층간 절연막(82)의 제3 홈 패턴(84)에 매립되어 형성된 제2 전극(86)을 포함한다. 제2 전극층(7d)는 제2 전극(86)과 제2 전극(86)의 주위를 피복하는 제2 접합 절연막(88)을 포함한다.
제2 전극(86)은 제3 배리어 금속막(86a) 및 제3 금속막(86b)으로 형성될 수 있다. 제2 전극(86)는 이중 다마신 공정에 의하여 좁은 홈 패턴(84b)에 형성된 비아 전극과 넓은 홈 패턴(84a)에 형성된 평면 전극이 혼합된 혼합 전극을 포함한다.
앞서 설명한 바와 같이 제2 접합 절연막(88)은 제1 기판(2)과 접하는 제2 접합면(90)을 구성하며 제2 전극(86)을 구성하는 금속 물질의 확산을 방지하는 역할도 동시에 수행한다. 또한, 제2 전극(86)도 제1 기판(2)과 접하는 제2 접합면(90)을 구성한다. 제2 접합면(90)은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å 이하 및 편평도(flatness)가 70Å 이하일 수 있다.
도 5는 도 3h 및 도 4c의 접합 공정을 설명하기 위하여 도시한 단면도이다.
구체적으로, 도 4c의 제2 전극층(7d) 상에 도 3h를 뒤집어서 제1 전극층(2d)이 아래로 위치하도록 한다. 이에 따라, 제1 전극층(2d)은 제1 전극(104)과 제1 전극(104)의 주위를 피복하는 제1 접합 절연막(106)이 제1 기판(2)에서 제2 기판(7)에 대한 제1 접합면(109)을 구성한다. 제1 접합면(109)은 평탄면일 수 있다.
제2 전극층(7d)은 제2 전극(86)과, 제2 전극(86)의 주위를 피복하는 제2 접합 절연막(88)이 제2 기판(7)에서 제1 기판(2)에 대한 제2 접합면(90)을 구성한다. 제2 접합면(90)은 평탄면일 수 있다. 제1 접합면(109) 및 제2 접합면(90)을 마주보게 하여 제1 기판(2)과 제2 기판(7)을 접합한다. 제1 기판(2)과 제2 기판(7)의 접합은 뒤에 보다 더 자세히 설명한다.
제1 접합 절연막(106) 및 제2 접합 절연막(88)은 접합면(109, 90)을 구성하므로, 서로 간에 접합 강도 및 접합 신뢰성이 높고, 접합 결함 및 기판 휘어짐이 낮은 물질을 선택해야 한다. 아울러서, 제1 접합 절연막(106) 및 제2 접합 절연막(88)은 제1 전극 및 제2 전극(86)를 구성하는 재료에 대한 확산 방지 기능도 수행해야 한다. 또한, 접합 절연막(106, 88)은 RC 지연 감소 특성을 가져야 한다. 이와 같은 특성을 만족시키는 재료로써, 앞서 설명한 바와 같은 접합 절연막(106, 88)이 이용될 수 있다.
제1 기판(2)와 제2 기판(7)을 접합한 후에는 제1 기판의 배면을 식각하여 박막화한 후 도 2a와 같이 제1 기판(2)과 배면측에 보호막(15), 컬러 필터층(17) 및 렌즈(19)를 형성할 수 있다.
제2 실시예의 적층형 이미지 센서의 제조 방법
도 6a 내지 도 6c는 도 2b의 제1 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 6a를 참조하면, 반도체 기판(20)에 도 3a 및 도 3b에 도시한 바와 동일하게 광전 변환부(21), 플로팅 디퓨전(FD), 및 소스/드레인(23)을 형성한다. 이어서, 반도체 기판(20)의 표면 상에 게이트 절연막(25), 전송 게이트(TG) 및 게이트 전극(27)을 형성한다. 반도체 기판(20) 상에, 전송 게이트(TG) 및 게이트 전극(27)을 덮는 상태로 제1 층간 절연막(29)을 형성한다.
도 3c에 도시한 바와 같은 방법으로, 제1 층간 절연막(29)의 제1 홈 패턴(30)에 제1 배리어 금속막(31a) 및 금속막(31b)을 매입하여 이루어지는 제1 매입 배선(31)을 형성한다. 제1 매입 배선(31) 상에 제1 확산 방지막(32)를 형성하여 제1 게이트 배선층(2b)을 얻는다.
다시 도 6a를 참조하면, 제1 게이트 배선층(2b)의 제1 확산 방지막(32) 상에 제2 층간 절연막(35) 및 제1 접합 절연막(39)을 형성한다. 이어서, 제1 접합 절연막(39) 및 제2 층간 절연막(35)을 패터닝하여 제2 층간 절연막(35) 내에 제2 홈 패턴(36)을 형성한다. 제2 홈 패턴(36)은 제2 층간 절연막(35)의 표면에서 일정 깊이로 형성한다.
도 6b 및 도 6c를 참조하면, 도 6b에 도시한 바와 같이 제2 홈 패턴(36) 내부 및 제2 확산 방지막(39) 상에 제2 배리어 금속막(38a)을 형성하고, 제2 배리어 금속막(38a) 상에 제2 홈 패턴(36)을 매립하도록 제2 금속막(38b)을 형성한다.
계속하여, 도 6c에 도시한 바와 같이 제1 접합 절연막(39)을 식각 정지점으로 하여 제2 금속막(38b) 및 제2 배리어 금속막(38a)을 식각한다. 이렇게 되면, 제2 층간 절연막(35)의 제2 홈 패턴(36)에 매립되어 제1 전극(38)이 형성된다. 제1 전극(38)은 제2 배리어 금속막(38a) 및 제2 금속막(38b)으로 형성된다. 이와 같은 과정을 통하여 제1 전극층(2d)이 형성된다.
제1 전극(38)는 앞서와 같은 단일 다마신 공정에 의하여 넓은 홈 패턴(36)에 매립된 평면 전극으로 형성된다. 제1 전극층(2d)는 제1 전극(38)과 제1 전극(38)의 주위를 피복하는 제1 접합 절연막(39)을 포함한다. 제1 접합 절연막(39)은 제2 기판(7)과 접하는 제1 접합면(41)을 구성하며, 제1 전극(38)을 구성하는 금속 물질의 확산을 방지하는 역할도 동시에 수행한다. 또한, 제1 전극(38)도 제2 기판(7)과 접하는 제1 접합면(41)을 구성한다. 제1 접합면(41)은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å 이하 및 편평도(flatness)가 70Å 이하일 수 있다.
도 7a 내지 도 7c는 도 2b의 제2 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7a를 참조하면, 앞서 도 4a 및 도 4b에 도시한 바와 같은 방법으로 반도체 기판(50)에 소스/드레인(51)을 포함하는 제2 반도체층(7a)을 형성한다. 이어서, 그 후, 반도체 기판(50)상에 게이트 전극(55)을 덮는 상태로 제1 층간 절연막(57)을 형성한다.
다음에, 제1 층간 절연막(57)에 제1 홈 패턴(58)을 형성한다. 다음에, 제1 홈 패턴(58) 내에 제1 배리어 금속막(59a) 및 제1 금속막(59b)으로 이루어지는 제1 매입 배선(59)를 형성한다. 제1 층간 절연막(57) 및 제1 매입 배선(59) 상에 제1 확산 방지막(61)을 형성하여 제2 게이트 배선층(7b)이 완성된다.
계속하여, 제1 확산 방지막(61) 상에 제2 층간 절연막(63)을 형성한다. 제2 층간 절연막(63)에 제2 홈 패턴(64)을 형성한다. 제2 홈 패턴 내에 이중 다마신 공정에 의하여 제2 배리어 금속막(65a) 및 제2 금속막(65b)으로 제2 매입 배선(65)을 형성한다. 제2 층간 절연막 및 제2 매입 배선 상에 제2 확산 방지막(81)을 형성하여 제2 중간 배선층(7c)이 완성된다.
다시 도 7a를 참조하면, 제2 확산 방지막(81) 상에 제3 층간 절연막(66) 및 제2 접합 절연막(69)을 형성한다. 이어서, 제2 접합 절연막(69) 및 제3 층간 절연막(66)을 패터닝하여 제2 매입 배선(65)를 노출하는 제3 홈 패턴(67)을 형성한다. 제3 홈 패턴(67)은 폭이 좁은 넓은 패턴(67a) 및 폭이 좁은 홈 패턴(67b)으로 형성될 수 있다.
도 7b 및 도 7c를 참조하면, 제3 홈 패턴(67) 내에 제3 배리어 금속막(68a)을 형성하고, 제3 배리어 금속막(68a) 상에 제3 홈 패턴(67)을 매립하도록 제3 금속막(68b)을 형성한다.
계속하여, 도 7c에 도시한 바와 같이 제2 접합 절연막(69)을 식각 정지점으로 하여 제3 금속막(68b) 및 제3 배리어 금속막(68a)을 식각한다. 이렇게 되면, 제3 층간 절연막(66)의 제3 홈 패턴(67)에 매립되어 제2 전극(68)이 형성된다. 제2 전극(68)은 제3 배리어 금속막(68a) 및 제3 금속막(68b)으로 형성된다. 제2 전극(68)는 이중 다마신 공정에 의하여 좁은 홈 패턴(67b)에 형성된 비아 전극과 넓은 홈 패턴(67a)에 형성된 평면 전극이 혼합된 혼합 전극이 완성된다.
앞서 설명한 바와 같이 제2 접합 절연막(69)은 제1 기판(2)과 접하는 제2 접합면(71)을 구성하며 제2 전극(68)을 구성하는 금속 물질의 확산을 방지하는 역할도 동시에 수행한다. 또한, 제2 전극(68)도 제1 기판(2)과 접하는 제2 접합면(71)을 구성한다. 제2 접합면(71)은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(roughness)가 0Å이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å이하 및 편평도(flatness)가 70Å이하일 수 있다.
도 8은 도 6c 및 도 7c의 접합 공정을 설명하기 위하여 도시한 단면도이다.
구체적으로, 도 7c의 제2 전극층(7d) 상에 도 6c를 뒤집어서 제1 전극층(2d)이 아래로 위치하도록 한다. 이에 따라, 제1 전극층(2d)는 제1 전극(38)과 제1 전극(38)의 주위를 피복하는 제1 접합 절연막(39)이 제1 기판(2)에서 제2 기판(7)에 대한 제1 접합면(41)을 구성한다. 제1 접합면(41)은 평탄면일 수 있다.
제2 전극층(7d)은 제2 전극(68)과, 제2 전극(68)의 주위를 피복하는 제2 접합 절연막(69)이 제2 기판(7)에서 제1 기판(2)에 대한 제2 접합면(71)을 구성한다. 제2 접합면(71)은 평탄면일 수 있다. 제1 접합면(41) 및 제2 접합면(71)을 마주보게 하여 제1 기판(2)과 제2 기판(7)을 접합한다. 제1 기판(2)과 제2 기판(7)의 접합은 뒤에 보다 더 자세히 설명한다.
제1 접합 절연막(39) 및 제2 접합 절연막(69)은 접합면을 구성하므로, 서로간에 접합 강도 및 접합 신뢰성이 높고, 접합 결함 및 기판 휘어짐이 낮은 물질을 선택해야 한다. 아울러서, 제1 접합 절연막(39) 및 제2 접합 절연막(69)은 제1 전극(38) 및 제2 전극(68)를 구성하는 재료에 대한 확산 방지 기능도 수행해야 한다. 또한, 접합 절연막(39, 69)은 RC 지연 감소 특성을 가져야 한다. 이와 같은 특성을 만족시키는 재료로써, 앞서 설명한 바와 같이 접합 절연막(39, 69)이 이용될 수 있다.
제1 기판(2)와 제2 기판(7)을 접합한 후에는 제1 기판의 배면을 식각하여 박막화한 후 도 2b와 같이 제1 기판(2)과 배면측에 보호막(15), 컬러 필터층(17) 및 렌즈(19)를 형성할 수 있다.
제3 실시예에 의한 적층형 이미지 센서의 구조
도 9는 본 발명의 기술적 사상의 제3 실시예에 의한 적층형 이미지 센서의 구조를 도시한 요부 단면도이다.
구체적으로, 도 9의 제3 실시예에 의한 적층형 이미지 센서(1-3)은 제1 기판(2)의 제1 전극층(2d) 및 제2 기판(7)의 제2 전극층(7d)의 구조와, 제1 전극층(2d) 및 제2 전극층(7d)의 접합 및 연결 관계를 제외하고는 도 2a의 적층형 이미지 센서(1-1)과 동일하다.
제1 기판(2)은 도 2a와 동일하게 화소 회로들 구성하는 소자 요소들이 형성되어 있는 제1 반도체층(2a), 제1 반도체층(2a) 상에 배치된 제1 게이트 배선층(2b), 제1 게이트 배선층(2b) 상에 배치된 제1 중간 배선층(2c) 및 최상부에 형성된 제1 전극층(2d)으로 구성되어 있다.
제2 기판(7)은 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층(7a), 제2 반도체층(7a) 상에 배치된 제2 게이트 배선층(7b), 제2 게이트 배선층(7b) 상에 배치된 제2 중간 배선층(7c) 및 최상부에 형성된 제2 전극층(7d)으로 구성되어 있다.
도 9의 적층형 이미지 센서(1-3)는 도 2a와 동일하게 제1 기판(2) 및 제2 기판(7)을 접합시켜 구성한다. 제1 기판(2)의 제1 전극층(2d)에 형성된 제1 전극(104, 104-1)의 주위 및 상부를 피복하도록 제1 접합 절연막(202)이 형성되어 있다. 마찬가지로, 제2 기판(7)의 제2 전극층(7d)에 형성된 제2 전극(86, 86-1)의 주위 및 상부를 피복하도록 제2 접합 절연막(204)이 형성되어 있다. 제1 접합 절연막(202) 및 제2 접합 절연막(204)는 각각 도 2a의 참조번호 106 및 88에 해당하는 막질이다.
제1 기판(2)의 제1 접합 절연막(202)과 제2 기판(7)의 제2 접합 절연막(204)이 서로 접합되어 있다. 제1 접합 절연막(202)이 제1 접합면을 구성하고, 제2 접합 절연막(204)이 제2 접합면을 구성한다. 도 9의 적층형 이미지 센서(1-3)는 제1 접합 절연막(202) 및 제2 접합 절연막(204)만으로 접합면을 구성한다.
이에 따라, 제1 접합 절연막(202) 및 제2 접합 절연막(204)은 앞서 설명한 바와 같은 물질을 채용할 경우 서로간에 접합 강도 및 접합 신뢰성을 더욱 높일 수 있다. 앞서 설명한 바와 같이 제1 접합 절연막(202) 및 제2 접합 절연막(204)은 각각 도 2a의 참조번호 106 및 88에 해당하는 막질과 동일한 막질로 구성할 수 있다.
더하여, 도 9의 적층형 이미지 센서(1-3)는 제1 기판(2)와 제2 기판(7)의 전기적 연결을 위해 제1 전극층(2d)의 일측에 제1 전극(104-1)가 더 형성되어 있고, 제2 전극층(7d)의 일측에 제2 전극(86-1)이 더 형성되어 있다. 제1 전극(104-1)은 제1 반도체층(2a), 제1 게이트 배선층(2b), 제1 중간 배선층(2c), 제1 전극층(2d), 제1 접합 절연막(202) 및 제2 접합 절연막(204)을 관통하는 관통홀(206) 내에 형성된 관통 전극(208)을 통하여 제2 전극(86-1)과 연결될 수 있다. 관통전극(208)은 배리어 금속막(208a) 및 금속막(208b)으로 형성될 수 있다. 배리어 금속막(208a)은 탄탈(Ta)이나 질화 탄탈(TaN)을 이용하여 구성될 수 있다. 금속막(208b)은 구리나 알루미늄으로 형성될 수 있다.
제4 실시예에 의한 적층형 이미지 센서의 구조
도 10은 본 발명의 기술적 사상의 제4 실시예에 의한 적층형 이미지 센서의 구성을 도시한 요부 단면도이다.
구체적으로, 제4 실시예에 의한 적층형 이미지 센서(1-4)는 화소 회로를 구성하는 소자 요소들을 구비한 제1 기판(2)과, 로직 회로를 구비한 제2 기판(7)을 접합하여 구성된다. 제1 기판(2)에서 제2 기판(7)측과는 반대측의 표면상에 보호막(330), 컬러 필터(332) 및 마이크 렌즈(334)가 적층되어 있다.
제1 기판(2)은 제1 반도체층(2a), 제1 게이트 및 중간 배선층(2b, 2c) 및 제1 전극층(2d)를 포함할 수 있다. 제1 반도체층(2a)에 반도체 웰 영역(311)이 형성되어 있다. 반도체 웰 영역(311) 내에는 화소 회로를 구성하는 광전 변환부(21) 및 플로팅 디퓨전(FD)가 형성되어 있다.
제1 게이트 및 중간 배선층(2b, 2c)에는 화소 회로를 구성하는 트랜지스터(Tr)가 형성되어 있다. 제1 게이트 및 중간 배선층(2b, 2c)에는 층간 절연막(313)을 통하여 형성된 복수의 내부 배선(314, 315)이 형성된다. 제1 전극층(2d)은 제1 전극(340)의 상부 및 제1 전극(340)의 주위를 피복하도록 제1 접합 절연막(342)이 형성되어 있다.
제2 기판(7)은 제2 반도체층(7a), 제2 게이트 및 중간 배선층(7b, 7c) 및 제2 전극층(7d)를 포함할 수 있다. 제2 반도체층(7a)에는 기판(320) 상에 반도체 웰 영역(321)이 형성되어 있다. 제1 게이트 및 중간 배선층(7b, 7c)에는 로직 회로를 구성하는 트랜지스터(Tr)가 형성되어 있다. 제2 게이트 및 중간 배선층(7b, 7c)에는 층간 절연막(313)을 통하여 형성된 복수의 내부 배선(324, 325)이 형성된다. 제2 전극층(7d)은 제2 전극(344)의 상부 및 제1 전극(344)의 주위를 피복하도록 제2 접합 절연막(346)이 형성되어 있다.
제1 기판(2)의 제1 접합 절연막(342)과 제2 기판(7)의 제2 접합 절연막(346)이 서로 접합되어 있다. 제1 접합 절연막(342)이 제1 접합면을 구성하고, 제2 접합 절연막(346)이 제2 접합면을 구성한다. 도 10의 적층형 이미지 센서(1-4)는 제1 접합 절연막(342) 및 제2 접합 절연막(346)만으로 접합면을 구성한다.
이에 따라, 제1 접합 절연막(342) 및 제2 접합 절연막(346)은 앞서 설명한 바와 같은 물질을 채용할 경우 서로 간에 접합 강도 및 접합 신뢰성을 더욱 높일 수 있다. 앞서 설명한 바와 같이 제1 접합 절연막(342) 및 제2 접합 절연막(346)은 각각 도 2a의 참조번호 106 및 88에 해당하는 막질과 동일한 막질로 구성할 수 있다.
더하여, 도 10의 적층형 이미지 센서(1-4)는 제1 기판(2)와 제2 기판(7)의 전기적 연결을 위해 제1 기판(2)의 제1 반도체층(2a), 제1 게이트 및 중간 배선층(2b, 2c) 및 제1 전극층(2d)를 관통하는 제1 관통 전극(351)이 제2 기판(7)의 내부 배선층(324)과 연결될 수 있다. 제1 기판(2) 내에는 내부 배선층(314)와 연결되는 제1 부분 관통 전극(353)이 형성될 수 있다.
제1 관통 전극(351) 및 제1 부분 관통 전극(353)은 제1 기판(2)의 일측에서 전도층(355)을 이용하여 연결될 수 있다. 제1 관통 전극(351)은 제2 기판(7)의 제2 부분 관통 전극(357)과 연결될 수 있고, 제2 부분 관통 전극(357)은 외부 연결 단자(359)와 연결될 수 있다.
적층형 이미지 센서의 전극층들간의 접합 구조
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 적층형 이미지 센서의 전극층들간의 접합 관계를 설명하기 위한 단면도이다.
구체적으로, 도 11a 내지 도 11e는 제1 기판(2)의 제1 전극층(2d)와 제2 기판(7)의 제2 전극층(7d)간의 접합되는 접합면을 서로 마주보게 형성한 단면도들이다. 도 11a 내지 도 11e에서, 참조번호 401, 407은 층간 절연막을 나타내며, 참조번호 411 및 405는 확산 방지막을 나타내며, 참조번호 403a, 409a는 배리어 금속막을 나타내며, 403b, 409b는 금속막을 나타낸다. 참조번호 408, 408-1은 제1 접합 절연막을 나타내며, 참조번호 406, 406-1은 제2 접합 절연막을 나타낸다. 층간 절연막(401, 407), 확산 방지막(411, 405), 접합 절연막(406, 406-1, 408, 408-1)은 앞서 설명한 막질이 동일하게 이용될 수 있다.
도 11a 내지 도 11c에서는, 제1 기판(2)의 제1 접합 절연막(408)과 제1 전극(409, 409-1)이 제1 접합면(b1)이 되며, 제2 기판(7)의 제2 접합 절연막(406)과 제2 전극(403, 403-1)이 제2 접합면(b2)이 된다. 도 11a 및 도 11b에서, 제1 전극(409, 409-1) 및 제2 전극(403, 403-1)은 평면 전극과 비아 전극이 혼합된 혼합 전극일 수 있고, 평면전극들간에 접합면들이 접합하여 형성될 수 있다. 도 11b에서는 제1 전극(409)과 제2 전극(403-1)간에 수직 방향으로 일치하지 않은 형태로 접합된 경우를 나타낸다. 도 11c에서는, 제2 전극(403)의 폭이 제1 전극(409-1)의 폭보다 크게 접합되는 경우를 나타낸다.
도 11d에서는, 제1 기판(2)의 제1 접합 절연막(408)과 제1 전극(409-2)이 제1 접합면(b1)이 되며, 제2 기판(7)의 제2 접합 절연막(406)과 제2 전극(403-2)이 제2 접합면(b2)이 된다. 도 11e에서는, 제1 기판(2)의 제1 접합 절연막(408-1)이 제1 접합면(b1)이 되며, 제2 기판(7)의 제2 접합 절연막(406-1)이 제2 접합면(b2)이 된다.
이와 같이 본 발명의 기술적 사상에 의한 적층형 이미지 센서의 전극층들(2d, 7d)은 어떠한 형태라도 연결되며, 도 11e와 같이 접합 절연막들(406-1, 408-1)만으로 접합될 경우 앞서 설명한 바와 같이 별도의 관통 전극(도 9의 208이나, 도 10의 351, 353, 357)을 통하여 전극층들(2d, 7d)이 연결될 수 있다.
적층형 이미지 센서의 제조 방법
도 12는 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 일 실시예를 설명하기 위한 흐름도이고, 도 13a 내지 도 13d는 도 12의 적층형 이미지 센서의 제조 방법을 설명하기 위한 요부 단면도들이다. 도 13a 내지 도 13d는 제1 기판(2) 및 제2 기판(7)의 최상부만을 편의상 도시한다.
구체적으로, 도 13a에 도시한 바와 같이 제1 층간 절연막(520) 상에 형성된 제1 접합 절연막(522) 및 제1 전극(524)을 갖는 제1 기판(2)을 준비한다(스텝 502). 제1 기판(2)에는 앞서 도 1, 도 2a-2b, 도 9 및 10과 같이 화소 회로를 구성하는 소자 요소들(미도시)이 형성될 수 있다. 제1 접합 절연막(522)는 제1 전극(524)의 주위를 피복하도록 형성될 수 있다. 제1 접합 절연막(522)은 앞서 도 1, 도 2a-2b, 도 9 및 10에서 설명한 접합 절연막과 동일 막질로 형성한다.
제1 전극(524)은 다마신 공정에 의하여 형성할 수 있다. 제1 전극(524)은 금속, 예컨대 구리나 알루미늄으로 형성할 수 있다. 제1 접합 절연막(522) 및 제1 전극(524)은 제1 접합면(525)을 구성한다. 제1 접합면(525)은 평탄면으로 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å이면 이상적인 수치일 수 있다. 일 실시예에서, 평탄면은 거칠기(roughness)가 5Å이하 및 편평도(flatness)가 70Å이하일 수 있다.
도 13b에 도시한 바와 같이 제2 층간 절연막(526) 상에 형성된 제2 접합 절연막(528) 및 제2 전극(530)을 갖는 제2 기판(7)을 준비한다(스텝 504). 제2 기판(7)에는 앞서 도 1, 도 2a-2b, 도 9 및 10과 같이 화소 회로를 구동하기 위한 로직 회로의 소자 요소들(미도시)이 형성될 수 있다. 제2 접합 절연막(528)는 제2 전극(530)의 주위를 피복하도록 형성될 수 있다.
제2 접합 절연막(528)은 앞서 도 1, 도 2a-2b, 도 9 및 10에서 설명한 접합 절연막과 동일 막질로 형성한다. 제2 전극(530)은 다마신 공정에 의하여 형성할 수 있다. 제2 전극(530)은 금속, 예컨대 구리 또는 알루미늄으로 형성할 수 있다. 제2 접합 절연막(528) 및 제2 전극(530)은 제2 접합면(531)을 구성한다. 제2 접합면(531)은 평탄면으로서 구성될 수 있다. 평탄면은 거칠기(roughness) 및 편평도(flatness)가 0Å이면 이상적인 수치일 수 있다. 평탄면은 거칠기(roughness)가 5Å이하 및 편평도(flatness)가 70Å이하일 수 있다.
제1 기판(2)의 제1 접합 절연막(522) 및 제1 전극(524) 상에 형성된 산화막과, 제2 기판(7)의 제2 접합 절연막(528) 및 제2 전극(530) 상에 형성된 산화막을 세정하여 제거한다(스텝 506).
제1 기판(2)의 제1 접합 절연막(522) 및 제1 전극(524) 상에 플라즈마 활성화 공정을 진행하고, 마찬가지로 제2 기판(7)의 제2 접합 절연막(528) 및 제2 전극(530) 상에도 플라즈마 활성화 공정을 진행한다(스텝 508).
플라즈마 활성화 공정은 제1 기판(2) 또는 제2 기판(7)을 소정의 가스 분위기, 예컨대 질소, 수소, 아르곤의 플라즈마 챔버안에 위치시키고, 제1 기판(2) 또는 제2 기판(7)을 기준으로 상하부 전극에 각각 바이어스 전압을 전가하여 플라즈마 분위기로 제1 접합 절연막(522) 및 제1 전극(524)의 표면이나 제2 접합 절연막(528) 및 제2 전극(530)의 표면을 활성화시킨다. 다시 말해, 플라즈마 활성화 공정을 통하여 제1 접합면(525) 및 제2 접합면(531)을 활성화시킨다.
활성화된 제1 접합 절연막(522) 및 제1 전극(524)의 표면이나 제2 접합 절연막(528) 및 제2 전극(530)의 표면에 순수 세정을 통하여 수산기를 도입한다(스텝 510). 활성화된 제1 접합 절연막(522) 및 제1 전극(524)의 표면이나 제2 접합 절연막(528) 및 제2 전극(530)의 표면에 수산기를 도입하는 이유는 후의 접합 공정을 용이하게 수행하기 위함이다.
도 13c에 도시한 바와 같이 제1 기판(2)의 제1 접합 절연막(522) 및 제1 전극(524)과 제2 기판(7)의 제2 접합 절연막(528) 및 제2 전극(530) 간에 정렬 공정 및 접합 공정을 진행한다(스텝 512, 514). 제2 기판(7)의 제2 접합 절연막(528) 및 제2 전극(530) 상에 제1 기판(2)의 제1 접합 절연막(522) 및 제1 전극(524)을 마주보게 하여 정렬한 후(스텝 512), 제2 접합 절연막(528)과 제1 접합 절연막(522)간 및 제2 전극(530) 및 제1 전극(524)간을 접합한다(스텝 514).
접합된 제1 기판(2) 및 제2 기판(7)을 후열처리를 수행한다(스텝 516). 후열처리는 접합된 제1 기판(2) 및 제2 기판(7)을 접합 강도를 향상시키기 위하여 수행한다.
도 14 내지 도 16는 도 13의 제1 전극 및 제2 전극을 형성할 때, 전극의 피치 및 전극의 크기에 따른 디싱(dishing) 깊이를 설명하기 위하여 도시한 그래프이다.
구체적으로, 도 14는 도 13의 접합 절연막(522, 528)을 식각 정지막으로 전극용 금속막을 식각하여 제1 전극(524) 및 제2 전극(530)을 형성할 때 제1 전극(524) 및 제2 전극(530)이 파여 디싱된 것을 설명하기 위한 요부 단면도이다. 도 15는 도 14의 요부 평면도이다. 도 14에 보듯이 제1 전극(524) 및 제2 전극(530)이 디싱될 경우 접합면은 비평탄면이 된다.
도 14 및 도 15에서, 디싱 깊이는 d로 표시하였고, 피치는 P로 표시하였고, 전극(524, 530)의 크기는 S로 표시하였다. 도 16에서, 디싱 깊이가 마이너스 값은 접합 절연막(522, 528)의 상면보다 아래로 디싱된 것을 의미하며, 플러스 값은 접합 절연막의 상면보다 위로 돌출된 것을 의미한다.
도 16에 보듯이, 피치(P) 및 전극의 크기(S)가 커질수록 디싱 깊이(d)가 커짐을 알 수 있다. 본 발명자들이 수 차례의 실험을 통하여 확인한 결과, 제1 기판(2)과 제2 기판(7)의 접합에 영향을 주지 않는 디싱 깊이(d)는 120ㅕ 이하, 예컨대 0 내지 120 ㅕ이며, 피치는 5㎛이하, 예컨대 0.5 내지 5㎛이하, 전극의 크기는 5 ㎛이하, 예컨대 1 내지 5㎛임을 알 수 있었다.
도 17은 본 발명의 기술적 사상의 적층형 이미지 센서의 제조 방법의 일 실시예를 설명하기 위한 흐름도이고, 도 18a 내지 도 18c는 도 18의 적층형 이미지 센서의 제조 방법을 설명하기 위한 요부 단면도들이다. 도 18a 내지 도 18c는 제1 기판(2) 및 제2 기판(7)의 최상부만을 편의상 도시한다.
도 17 및 도 18의 적층형 이미지 센서의 제조 방법은 제1 기판 및 제2 기판의 최상부에 전극이 형성되어 있지 않은 것을 제외하고는 도 12 및 도 13의 적층형 이미지 센서의 제조 방법과 동일하다.
구체적으로, 도 18a에 도시한 바와 같이 제1 층간 절연막(620) 상에 형성된 제1 접합 절연막(622)을 갖는 제1 기판(2)을 준비한다(스텝 602). 제1 기판(2)에는 화소 회로를 구성하는 소자 요소들(미도시)이 형성될 수 있다. 제1 접합 절연막(622)은 앞서 도 1, 도 2a-2b, 도 9 및 10에서 설명한 접합 절연막과 동일 막질로 형성한다. 제1 접합 절연막(622)은 제1 접합면(623)을 구성한다. 제1 접합면(623)은 평탄면으로서 구성될 수 있다.
도 18b에 도시한 바와 같이 제2 층간 절연막(634) 상에 형성된 제2 접합 절연막(636)을 갖는 제2 기판(7)을 준비한다(스텝 604). 제2 기판(7)에는 화소 회로를 구동하기 위한 로직 회로의 소자 요소들(미도시)이 형성될 수 있다. 제2 접합 절연막(636)은 앞서 도 1, 도 2a-2b, 도 9 및 10에서 설명한 접합 절연막과 동일 막질로 형성한다. 제2 접합 절연막(635)은 제2 접합면(637)을 구성한다. 제2 접합면(637)은 평탄면으로서 구성될 수 있다.
제1 기판(2)의 제1 접합 절연막(622)상에 형성된 산화막과, 제2 기판(7)의 제2 접합 절연막(636) 상에 형성된 산화막을 세정하여 제거한다(스텝 606).
제1 기판(2)의 제1 접합 절연막(622) 상에 플라즈마 활성화 공정을 진행하고, 마찬가지로 제2 기판(7)의 제2 접합 절연막(636) 상에도 플라즈마 활성화 공정을 진행한다(스텝 608). 플라즈마 활성화 공정은 제1 기판(2) 또는 제2 기판(7)을 소정의 가스 분위기, 예컨대 질소, 수소, 아르곤의 플라즈마 챔버안에 위치시키고, 제1 기판(2) 또는 제2 기판(7)을 기준으로 상하부 전극에 각각 바이어스 전압을 전가하여 플라즈마 분위기로 제1 접합 절연막(622)의 표면이나 제2 접합 절연막(636)의 표면을 활성화시킨다. 다시 말해, 플라즈마 활성화 공정을 통하여 제1 접합면(623) 및 제2 접합면(637)을 활성화시킨다.
활성화된 제1 접합 절연막(622)의 표면이나 제2 접합 절연막(636)의 표면에 순수 세정을 통하여 수산기를 도입한다(스텝 610). 활성화된 제1 접합 절연막(622)의 표면이나 제2 접합 절연막(636)의 표면에 수산화기를 도입하는 이유는 후의 접합 공정을 용이하게 수행하기 위함이다.
도 18c에 도시한 바와 같이 제1 기판(2)의 제1 접합 절연막(622)과 제2 기판(7)의 제2 접합 절연막(636) 간에 정렬 공정 및 접합 공정을 진행한다(스텝 612, 614). 제2 기판(7)의 제2 접합 절연막(636) 상에 제1 기판(2)의 제1 접합 절연막(622)을 마주보게 하여 정렬한 후(스텝 612), 제2 접합 절연막(636)과 제1 접합 절연막(622)간을 접합한다(스텝 614).
접합된 제1 기판(2) 및 제2 기판(7)을 후열처리를 수행한다(스텝 516). 후열처리는 접합된 제1 기판(2) 및 제2 기판(7)을 접합 강도를 향상시키기 위하여 수행한다.
도 19는 도 12 및 도 17의 플라즈마 활성화 공정을 설명하기 위한 개략도이고, 도 20 내지 도 22은 도 13 및 도 17의 플라즈마 활성화 공정시 플라즈마 종류, 플라즈마 전압 및 노출 시간에 따른 제1 및 제2 기판간의 결합 정도를 설명하기 위하여 도시한 그래프이다.
구체적으로, 도 19은 제1 기판(2) 또는 제2 기판(7)이 플라즈마 챔버(C) 내에 위치한 것을 도시한 것이다. 플라즈마 챔버(c)에는 상부 단자(E1) 및 하부 단자(E2)가 설치되어 있다.
도 20은 플라즈마 챔버 내에 형성되는 플라즈마 종류, 예컨대 아르곤 및 수소 플라즈마에 따라서 접합 절연막의 두께 및 댕글링 본드 강도간의 관계를 도시한 것이다. 접합 절연막의 두께가 커질 경우 수소 플라즈마의 경우는 댕글링 본드 강도가 증가하며, 아르곤 플라즈마일 경우에는 접합 절연막의 두께가 커지더라도 댕글링 본드 강도가 증가하지 않음을 알 수 있다. 그리고, 수소 플라즈마를 사용할 경우가 아르곤 플라즈마를 사용하는 경우보다 댕글링 본드 강도가 커짐을 알 수 있다. 질소 플라즈마일 경우는 아르곤 플라즈마와 유사한 댕들링 본드 강도를 얻을 수 있다.
도 21는 플라즈마 챔버의 상부단자 및 하부 단자간의 전압 차이에 따른 접합 절연막의 표면 에너지를 도시한 것이다.
도 21에서 참조부호 r은 접합 절연막들간의 접합이 가능한 정도의 표면 에너지, 예컨대 0.6(J/m2)를 나타낸다. 도 21에 보듯이, 플라즈마 챔버의 상부 단자 및 하부 단자간의 전압 차이가 250V 이하, 바람직하게는 60 내지 120V일 경우 표면에너지가 높음을 알 수 있다.
도 22은 플라즈마 노출 시간에 따른 접합 절연막들간의 결합 강도를 도시한 것이다. 도 22에서, A는 접합 절연막들을 앞서 설명한 플라즈마에 노출시킨 경우이고, B는 라디칼에 노출시킨 경우이다. 도 22에 보듯이 노출시간이 5분을 지나면서 결합 강도가 떨어짐을 알 수 있다.
적층형 이미지 센서의 응용예
도 23은 본 발명의 기술적 사상에 의한 적층형 이미지 센서를 이용한 카메라의 구성도이다.
구체적으로, 카메라(790)은 적층형 이미지 센서(1)와, 적층형 이미지 센서(1)의 수광 센서부에 입사광을 유도하는 광학계(793)와, 셔터장치(794)와, 적층형 이미지 센서(1)를 구동하는 구동 회로(795)와, 적층형 이미지 센서(1)의 출력 신호를 처리하는 신호 처리 회로(796)를 갖는다.
적층형 이미지 센서(1)는 상술한 실시예중의 어느 것이라도 적용하여 구성될 수 있다. 광학 렌즈를 포함하는 광학계(793)는 피사체로부터의 이미지 광(image light), 즉, 입사광을 적층형 이미지 센서(1)의 촬상면상에 결상시킨다. 이에 의해, 적층형 이미지 센서(1) 내에 일정 기간 신호 전하가 축적된다.
이와 같은 광학계(793)는 복수의 광학 렌즈로 구성된 광학 렌즈계로 하여도 좋다. 셔터 장치(794)는 적층형 이미지 센서(1)에의 광조사 기간 및 차광 기간을 제어한다. 구동 회로(795)는 적층형 이미지 센서(1) 및 셔터 장치(794)에 구동 신호를 공급하고, 공급한 구동 신호 또는 타이밍 신호에 의해, 적층형 이미지 센서(1)의 신호 처리 회로(796)에의 신호 출력 동작의 제어, 및 셔터 장치(794)의 셔터 동작을 제어한다.
구동 회로(795)는, 구동 신호 또는 타이밍 신호의 공급에 의해, 적층형 이미지 센서(1)로부터 신호 처리 회로(796)에의 신호 전송 동작을 행한다. 신호처리 회로(796)는 적층형 이미지 센서(1)로부터 전송된 신호에 대해, 각종의 신호 처리를 행한다. 신호 처리가 행하여진 영상 신호는, 메모리 등의 기억 매체에 기억되거나 또는 모니터에 출력된다.
도 24은 본 발명의 사상의 일 실시예에 따른 적층형 이미지 센서를 포함한 이미징 시스템에 대한 블럭 구조도이다.
구체적으로, 이미징 시스템(900)은 앞서 설명한 적층형 이미지 센서(1)의 출력 이미지를 처리하는 시스템이다. 이미징 시스템(900)은 컴퓨터 시스템, 카메라 시스템, 스캐너, 이미지 안전화 시스템 등 적층형 이미지 센서(1)를 장착한 모든 종류의 전기전자 시스템일 수 있다.
컴퓨터 시스템과 같은 프로세서 기반 이미징 시스템(900)은 버스(805)를 통해서 입출력 I/O소자(830)와 커뮤니케이션을 할 수 있는 마이크로프로세서 또는 중앙처리장치(CPU)와 같은 프로세서(820)를 포함할 수 있다. 버스(805)를 통해서 플로피 디스크 드라이브(850), CD ROM 드라이브(855), 포트(860), 및 RAM(840)은 프로세서(820)와 서로 연결되어 데이터를 주고받아, 적층형 이미지 센서(1)의 데이터에 대한 출력 이미지를 재생할 수 있다.
포트(860)는 비디오카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 시스템과 데이터를 통신할 수 있는 포트일 수 있다. 적층형 이미지 센서(1)은 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등의 프로세서들과 함께 같이 집적될 수 있고, 또한, 메모리와 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩으로 집적될 수 있다. 이미징 시스템(900)은 최근 발달되고 있는 디지털 기기 중 카메라폰, 디지털 카메라 등의 시스템 블록다이어그램일 수 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1: 적층형 이미지 센서, 2: 제1 기판, 7: 제2 기판, 2a: 제1 반도체층, 2b: 제1 게이트 배선층, 2c: 제1 중간 배선층, 2d: 제1 전극층, 7a: 제2 반도체층. 7b: 제2 게이트 배선층), 7c: 제2 중간 배선층, 7d: 제2 전극층, 104, 38, 104a, 524: 제1 전극, 106, 39, 202, 342, 408, 522, 622: 제1 접합 절연막, 86, 68, 86a, 530: 제2 전극, 88, 69, 204, 346, 406, 528, 635: 제2 접합 절연막

Claims (10)

  1. 제2 기판 상에 제1 기판을 적층하여 구성되되,
    상기 제1 기판은,
    화소 회로의 소자 요소들이 형성되어 있는 제1 반도체층; 및
    상기 화소 회로와 전기적으로 연결되도록 형성된 제1 전극 및 상기 제1 전극의 주위를 피복하는 제1 접합 절연막을 포함하고, 상기 제1 접합 절연막으로 제1 접합면을 구비하는 제1 전극층을 포함하고,
    상기 제2 기판은,
    상기 화소 회로를 구동하기 위한 로직 회로의 소자 요소들이 형성되어 있는 제2 반도체층;
    상기 로직 회로와 전기적으로 연결되도록 형성된 제2 전극 및 상기 제2 전극의 주위를 피복하는 제2 접합 절연막을 포함하고, 상기 제1 접합 절연막에 접하는 상기 제2 접합 절연막으로 제2 접합면을 구비하는 제2 전극층을 포함하는 것을 특징으로 하는 적층형 이미지 센서.
  2. 제1항에 있어서, 상기 제1 접합 절연막과 제2 접합 절연막은 실리콘 산화 탄화 질화막(SiOCN), 실리콘 붕화 질화막(SiBN), 붕화 질화막(BN) 실리콘 탄화 질화막(SICN) 및 실리콘 탄화막(SiC)중 어느 하나의 막으로 구성되는 것을 특징으로 하는 적층형 이미지 센서.
  3. 제1항에 있어서, 상기 제1 전극 및 제1 접합 절연막을 상기 제1 접합면으로 구성하고, 상기 제2 전극 및 제2 접합 절연막을 상기 제2 접합면으로 구성하고, 상기 제1 전극은 상기 제2 전극과 접하여 형성되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  4. 제1항에 있어서, 상기 제1 전극의 상부는 상기 제1 접합 절연막으로 피복되어 있고, 상기 제2 전극의 상부는 상기 제2 접합 절연막으로 피복되어 있는 것을 특징으로 하는 적층형 이미지 센서.
  5. 제4항에 있어서, 상기 제1 전극은 상기 제1 반도체층, 제1 접합 절연막 및 제2 접합 절연막을 관통하는 관통 전극을 통하여 상기 제2 전극과 연결되는 것을 특징으로 하는 적층형 이미지 센서.
  6. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 평면 전극 및 비아 전극중에서 어느 하나인 것을 특징으로 하는 적층형 이미지 센서.
  7. 화소 회로 및 제1 접합 절연막을 갖는 제1 기판을 준비하는 단계;
    로직 회로 및 제2 접합 절연막을 갖는 제2 기판을 준비하는 단계;
    상기 제1 기판의 제1 접합 절연막을 플라즈마에 의해 활성화시키는 단계;
    상기 제2 기판의 제2 접합 절연막을 플라즈마에 의해 활성화시키는 단계;
    상기 활성화된 제2 접합 절연막과 제1 접합 절연막을 마주보게 하여 제1 기판과 제2 기판을 적층하여 접합하는 단계; 및
    상기 접합된 제1 기판 및 제2 기판을 후열처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 적층형 이미지 센서의 제조 방법.
  8. 제7항에 있어서, 상기 제1 기판 및 제2 기판은 각각 제1 전극 및 제2 전극을 더 포함하고 상기 제1 접합 절연막 및 제2 접합 절연막은 각각 상기 제1 전극 및 제2 전극의 주위를 피복하도록 형성하는 것을 특징으로 하는 적층형 이미지 센서의 제조 방법.
  9. 제7항에 있어서, 상기 제1 접합 절연막 및 제2 접합 절연막의 플라즈마 활성화는 수소, 아르곤 또는 질소 플라즈마로 수행하는 것을 특징으로 하는 적층형 이미지 센서의 제조 방법.
  10. 제7항에 있어서, 상기 활성화된 제1 접합 절연막 및 제2 접합 절연막 상에 수산기를 더 도입하는 것을 특징으로 하는 적층형 이미지 센서의 제조 방법.
KR1020130111187A 2013-09-16 2013-09-16 적층형 이미지 센서 및 그 제조방법 KR102136845B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130111187A KR102136845B1 (ko) 2013-09-16 2013-09-16 적층형 이미지 센서 및 그 제조방법
US14/486,389 US9165974B2 (en) 2013-09-16 2014-09-15 Electronic devices including multiple semiconductor layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130111187A KR102136845B1 (ko) 2013-09-16 2013-09-16 적층형 이미지 센서 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20150032373A true KR20150032373A (ko) 2015-03-26
KR102136845B1 KR102136845B1 (ko) 2020-07-23

Family

ID=52667239

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130111187A KR102136845B1 (ko) 2013-09-16 2013-09-16 적층형 이미지 센서 및 그 제조방법

Country Status (2)

Country Link
US (1) US9165974B2 (ko)
KR (1) KR102136845B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020102612A1 (en) * 2018-11-15 2020-05-22 Kla Corporation Multi-sensor tiled camera with flexible electronics for wafer inspection
US10724964B1 (en) 2019-04-10 2020-07-28 Kla-Tencor Corporation Multi-sensor tiled camera with flexible electronics for wafer inspection

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI676279B (zh) * 2013-10-04 2019-11-01 新力股份有限公司 半導體裝置及固體攝像元件
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9536920B2 (en) * 2014-03-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked image sensor having a barrier layer
KR102275705B1 (ko) * 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
JP6598436B2 (ja) * 2014-08-08 2019-10-30 キヤノン株式会社 光電変換装置、撮像システム、及び光電変換装置の製造方法
US9449915B2 (en) * 2014-12-24 2016-09-20 Macronix International Co., Ltd. Semiconductor device and method of manufacturing the same
US10355039B2 (en) * 2015-05-18 2019-07-16 Sony Corporation Semiconductor device and imaging device
US9741693B2 (en) * 2015-11-12 2017-08-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method of forming the same
CN107004691B (zh) * 2015-11-12 2022-02-11 松下知识产权经营株式会社 光检测装置
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9923011B2 (en) * 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10269854B2 (en) * 2016-04-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Rerouting method and a structure for stacked image sensors
JP6856983B2 (ja) 2016-06-30 2021-04-14 キヤノン株式会社 光電変換装置及びカメラ
US9691733B1 (en) * 2016-07-28 2017-06-27 United Microelectronics Corp. Bonded semiconductor structure and method for forming the same
US11037817B2 (en) * 2017-03-30 2021-06-15 Intel Corporation Apparatus with multi-wafer based device and method for forming such
US11037916B2 (en) * 2017-03-30 2021-06-15 Intel Corporation Apparatus with multi-wafer based device comprising embedded active devices and method for forming such
CN109285825B (zh) * 2017-07-21 2021-02-05 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
KR102467845B1 (ko) 2017-10-24 2022-11-16 삼성전자주식회사 적층형 씨모스 이미지 센서
US11152417B2 (en) * 2017-11-21 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Anchor structures and methods for uniform wafer planarization and bonding
DE102018124337A1 (de) * 2017-11-21 2019-05-23 Taiwan Semiconductor Manufacturing Co. Ltd. Ankerstrukturen und verfahren zur gleichmässigen waferplanarisierung und -bondung
JP7353729B2 (ja) * 2018-02-09 2023-10-02 キヤノン株式会社 半導体装置、半導体装置の製造方法
JP6952629B2 (ja) * 2018-03-20 2021-10-20 株式会社東芝 半導体装置
US11101311B2 (en) * 2018-06-22 2021-08-24 Ningbo Semiconductor International Corporation Photodetector and fabrication method, and imaging sensor
JP2020043298A (ja) * 2018-09-13 2020-03-19 キヤノン株式会社 半導体装置、その製造方法および電子機器
KR102661959B1 (ko) * 2018-09-20 2024-04-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지
US11742374B2 (en) * 2018-10-05 2023-08-29 Sony Semiconductor Solutions Corporation Semiconductor device, method of manufacturing semiconductor device, and imaging element
JP6957559B2 (ja) * 2019-06-24 2021-11-02 キヤノン株式会社 半導体装置および機器
US11355414B2 (en) * 2019-09-27 2022-06-07 Texas Instruments Incorporated Nanoparticle matrix for backside heat spreading
CN110610952B (zh) * 2019-09-30 2020-06-30 上海剧浪影视传媒有限公司 一种图像传感器装置及其制造方法
CN111463114B (zh) * 2020-04-17 2021-08-06 武汉新芯集成电路制造有限公司 半导体器件及其形成方法、芯片
KR20210148536A (ko) * 2020-05-29 2021-12-08 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220009024A (ko) * 2020-07-15 2022-01-24 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476128B1 (ko) * 2000-12-19 2005-03-15 가부시끼가이샤 한도따이 프로세스 켄큐쇼 반도체 장치 및 그 제조 방법
KR20130007972A (ko) * 2011-07-05 2013-01-21 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
KR100782463B1 (ko) 2005-04-13 2007-12-05 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 분리형 단위화소 및 그제조방법
KR100801447B1 (ko) 2006-06-19 2008-02-11 (주)실리콘화일 배면 광 포토다이오드를 이용한 이미지센서 및 그 제조방법
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
JP2010067844A (ja) 2008-09-11 2010-03-25 Omron Corp 固体撮像素子の製造方法
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
TWI420662B (zh) 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置
KR20110078558A (ko) 2009-12-31 2011-07-07 주식회사 동부하이텍 씨모스 이미지 센서 소자의 제조 방법
JP5853351B2 (ja) 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
JP5451547B2 (ja) 2010-07-09 2014-03-26 キヤノン株式会社 固体撮像装置
JP2012094720A (ja) 2010-10-27 2012-05-17 Sony Corp 固体撮像装置、半導体装置、固体撮像装置の製造方法、半導体装置の製造方法、及び電子機器
JP5696513B2 (ja) 2011-02-08 2015-04-08 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
US8896125B2 (en) * 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100476128B1 (ko) * 2000-12-19 2005-03-15 가부시끼가이샤 한도따이 프로세스 켄큐쇼 반도체 장치 및 그 제조 방법
KR20130007972A (ko) * 2011-07-05 2013-01-21 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법 및 전자 기기

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020102612A1 (en) * 2018-11-15 2020-05-22 Kla Corporation Multi-sensor tiled camera with flexible electronics for wafer inspection
KR20210077780A (ko) * 2018-11-15 2021-06-25 케이엘에이 코포레이션 웨이퍼 검사를 위한 유연한 전자 장치를 가진 다중 센서 타일형 카메라
US10724964B1 (en) 2019-04-10 2020-07-28 Kla-Tencor Corporation Multi-sensor tiled camera with flexible electronics for wafer inspection

Also Published As

Publication number Publication date
US9165974B2 (en) 2015-10-20
KR102136845B1 (ko) 2020-07-23
US20150076649A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
KR20150032373A (ko) 적층형 이미지 센서 및 그 제조방법
US11764243B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
US11689070B2 (en) Solid-state imaging device, method of manufacturing solid-state imaging device, and electronic apparatus
KR101770077B1 (ko) 반도체 장치와 그 제조 방법, 및 전자 기기
US10312281B2 (en) Solid-state image pickup unit, method of manufacturing solid-state image pickup unit, and electronic apparatus
CN104272720B (zh) 半导体装置、半导体装置的制造方法、半导体晶片和电子设备
KR101672557B1 (ko) 반도체 장치, 반도체 장치의 제조 방법, 반도체 장치의 설계 방법, 및 전자 기기
JP2022036098A (ja) 半導体装置、及び、電子機器
TWI820028B (zh) 半導體裝置
KR20150088633A (ko) 적층형 이미지 센서
JP2020145284A (ja) 半導体装置および機器
US20240234468A1 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
KR20060077071A (ko) 씨모스 이미지 센서 및 그의 제조 방법
KR20100078083A (ko) 이미지 센서 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant