KR102241698B1 - 후면 칩핑이 없는 더미 다이 배치 - Google Patents

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리-청 쿠오
푸 왕
잉-칭 시
스즈-웨이 루
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13164—Palladium [Pd] as principal constituent
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Abstract

방법은, 제2 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계, 제3 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계, 더미 다이를 제1 패키지 컴포넌트에 부착하는 단계, 제2 패키지 컴포넌트, 제3 패키지 컴포넌트, 및 더미 다이를 밀봉재에 캡슐화하는 단계, 및 제2 패키지 컴포넌트의 상단 표면을 밀봉재의 상단 표면과 수평이 되게 하도록 평탄화 프로세스를 수행하는 단계를 포함한다. 평탄화 프로세스 후에, 밀봉재의 상부는 더미 다이와 중첩된다. 더미 다이를 제1 더미 다이 부분과 제2 더미 다이 부분으로 분리하기 위해 더미 다이가 쏘잉-스루(saw-through)된다. 밀봉재의 상부가 또한 쏘잉-스루된다.

Description

후면 칩핑이 없는 더미 다이 배치{DUMMY DIE PLACEMENT WITHOUT BACKSIDE CHIPPING}
집적 회로(integrated circuit; IC)의 개발 이래로, 반도체 산업은 다양한 전자 부품들(즉, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 계속적인 개선으로 인해 지속적인 급속 성장을 경험하였다. 보통, 집적 밀도의 이들 개선은 최소 피처(feature) 크기의 반복적인 감축으로부터 비롯되었으며, 이는 주어진 구역 내에 더 많은 부품이 집적되게 한다.
이들 집적 개선은, 집적된 부품에 의해 점유되는 구역이 반도체 웨이퍼의 표면 상에 있다는 점에서, 기본적으로 그 본질 상 2차원(two-dimensional; 2D)이다. 집적 회로의 증가된 밀도 및 면적에서의 대응하는 감소는 집적 회로 칩을 기판 상에 직접 본딩하는 능력을 일반적으로 능가하였다. 볼(ball) 접촉 면적을 칩의 면적으로부터 인터포저의 더 큰 면적에 재배선하기 위해 인터포저가 사용되었다. 또한, 인터포저는 다수의 칩들을 포함하는 3차원(3D) 패키지를 허용하였다. 3D 양상을 통합하기 위해 다른 패키지가 또한 개발되었다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 실제로, 다양한 피처들의 치수들은 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 5, 6a, 6b, 6c, 6d, 6e, 6f, 및 7 내지 14는 일부 실시예들에 따라 패키지 구조물을 형성하기 위한 예시적인 프로세스의 단면도 및 평면도이다.
도 15 내지 19는 일부 실시예들에 따라 패키지 구조물을 형성하는 예시적인 프로세스의 단면도 및 평면도이다.
도 20a 내지 20f는 일부 실시예에 따른 패키지 구조물의 평면도를 묘사한다.
도 21a 내지 21f는 일부 실시예에 따른 패키지 구조물의 평면도를 묘사한다.
도 22a 내지 22d는 일부 실시예에 따른 패키지 구조물의 평면도를 묘사한다.
도 23은 일부 실시예들에 따라 패키지 구조물을 형성하기 위한 프로세스 흐름을 묘사한다.
하기의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 배치된", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본원에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
더미 다이를 포함하는 패키지 구조물과 이를 형성하는 방법이 다양한 실시예들에 따라 제공된다. 패키지 구조물의 형성시의 중간 단계들이 일부 실시예에 따라 묘사된다. 일부 실시예의 일부 변형이 논의된다. 다양한 도면들 및 예증적 실시예들 전반에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하는데 사용된다. 본 발명의 일부 실시예에 따라, 더미 다이를 포함하는 패키지 구조물은 패키지 구조물의 휨(warpage)을 줄이기 위해 활성 다이에 인접하게 배치된다. 이러한 패키지 구조의 휨 감소는 활성 다이와 인터포저 사이의 냉간 접합(cold joint)의 가능성을 줄임으로써 보다 더 신뢰성있는 패키지 구조물을 가능하게 한다. 일부 실시예에 따르면, 더미 다이들은 예를 들면, 스크라이브 라인 영역 내의 또는 그 근처와 같은, 패키지 구조물의 주변을 따라 배치된다. 따라서, 더미 다이는 패키지 구조가 싱귤레이트(singulate)될 때 쏘잉(sawing)된다. 몰딩 화합물의 층은 싱귤레이션에서 더미 다이의 칩핑(chipping)을 방지하기 위해 더미 다이와 중첩된 채로 남겨진다.
실시예는 특정 상황, 즉, 칩-온-웨이퍼-온-기판(Chip-on-Wafer-on-Substrate; CoWoS) 프로세싱을 사용하는 다이-인터포저-기판 적층 패키지와 관련하여 설명될 것이다. 그러나, 다른 실시예는 예를 들면, 다이-다이-기판 적층 패키지와 같은 다른 패키지 및 다른 프로세싱에도 적용될 수 있다. 본 명세서에서 논의된 실시예는 이 개시내용의 청구 대상(subject matter)을 제조 또는 사용할 수 있게 하는 예시를 제공하는 것이며, 당업자는 상이한 실시예들의 의도된 범위 내에 있는 동안 행해질 수 있는 변경을 쉽게 이해할 것이다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있으나, 다른 방법 실시예는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 5, 6a, 6b, 6c, 6d, 6e, 6f, 및 7 내지 14는 본 개시내용의 일부 실시예들에 따른 패키지 구조물의 형성시에 중간 단계들의 단면도 및 평면도(예를 들면, 상면도)를 묘사한다. 대응 프로세스는 도 23에 도시된 프로세스 흐름 내에 개략적으로 또한 반영된다.
도 1은 일부 실시예에 따른 패키지 컴포넌트(28)(도 2)를 포함하는 웨이퍼(10)의 형성을 묘사한다. 패키지 컴포넌트(28)는 디바이스 다이, 패키지 등일 수있다. 패키지 컴포넌트(28)는 임의의 수의 다이, 기판, 트랜지스터, 능동 디바이스, 수동 디바이스 등을 포함할 수있다. 실시예에서, 패키지 컴포넌트(28)는, 벌크 반도체 기판, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판, 다층 반도체 기판 등일 수 있는 기판(20)을 포함할 수 있다. 반도체 기판은, 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합일 수 있는 반도체 물질로 형성된다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 기판(20)은 도핑될 수도 있거나 도핑되지 않을 수도 있다. 예를 들면, 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 디바이스는 반도체 기판(20)의 활성 표면(22) 내에 그리고/또는 그 위에 형성될 수 있다.
패키지 컴포넌트(28)는, 하나 이상의 유전체층(들), 및 활성 표면(22) 상에 형성된 각각의 금속화 패턴(들)을 포함하는 상호접속 구조물(24)을 포함할 수 있다. 유전체층(들)의 금속화 패턴(들)은, 예를 들면, 비아 및/또는 트레이스에 의해, 디바이스들 사이에 전기적 신호를 라우팅할 수 있고, 예를 들면, 커패시터, 저항기, 인덕터 등과 같은, 다양한 전기적 디바이스들을 또한 포함할 수 있다. 다양한 디바이스들과 금속화 패턴들은 하나 이상의 기능을 수행하도록 상호접속될 수도 있다. 기능은 메모리 구조물, 프로세싱 구조물, 센서, 증폭기, 전력 배선, 입출력 회로 등을 포함할 수 있다. 추가적으로, 예를 들면, 전도성 필라(pillar)(예를 들면, 구리와 같은 금속을 포함함)와 같은 전기 커넥터(26)는, 회로 및 디바이스로의 외부 전기적 접속을 제공하도록 상호접속 구조물(24) 내에 그리고/또는 그 위에 형성된다. 일부 실시예에 따라, 전기 커넥터(26)는 필라 구조물을 형성하기 위해 상호접속 구조물(24)로부터 돌출한다.
본 개시내용의 일부 실시예에 따라, 복수의 IMD(inter-metallization dielectric) 층들은 상호접속 구조물(24) 내에 형성될 수 있다. IMD 층은, 예를 들면, 스피닝, 화학적 기상 퇴적(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 고밀도 플라즈마 화학 기상 퇴적(high-density plasma chemical vapor deposition; HDP-CVD) 등과 같은, 종래 기술에서 알려진 임의의 적절한 방법에 의해, 예를 들면, PSG(phosphosilicate glass), BPSG(borophosphosilicate glass), FSG(fluorosilicate glass), SiOxCy, 스핀-온-글래스, 스핀-온-중합체, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합물 등과 같은, 로우-k 유전체 물질로 형성될 수 있다. 금속화 패턴은 예를 들어, 포토리소그래피 기술을 사용하여, 금속화 패턴(metallization pattern)이 될 IMD 층의 부분을 노출시키기 위해, IMD 층 상에 포토레지스트 물질을 퇴적하고 이를 패턴화함으로써 IMD 층에 형성될 수 있다. 예를 들면, 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 IMD 층의 노출된 부분에 대응하는 IMD 층에 리세스 및/또는 개구를 생성하는데 사용될 수있다. 리세스 및/또는 개구는 확산 배리어 층으로 라이닝되고 전도성 물질로 충전(fill)될 수 있다. 확산 배리어 층은, 원자 층 퇴적(ALD) 등에 의해 퇴적된, 탄탈륨 질화물, 탄탈륨, 티타늄 질화물, 티타늄, 코발트 텅스텐 등 또는 이들의 조합의 하나 이상의 층을 포함할 수 있다. 금속화 패턴의 전도성 물질은 CVD, 물리적 기상 퇴적(PVD) 등에 의해 퇴적된, 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등을 포함할 수있다. IMD 층 상의 임의의 과도한 확산 배리어 층 및/또는 전도성 물질은 예를 들면, 화학 기계적 연마(CMP) 프로세스를 사용함으로써 제거될 수 있다.
도 2에서, 웨이퍼(10)는 개개의 패키지 컴포넌트(28)로 싱귤레이트(singulate)된다. 통상적으로, 다이가 상이한 회로들을 가질 수 있지만, 패키지 컴포넌트(28)는 예를 들면, 디바이스와 금속화 패턴과 같은 동일한 회로를 포함한다. 싱귤레이션은 블레이드 쏘잉(blade sawing), 레이저 다이싱(laser dicing) 등을 통해 이루어질 수있다.
패키지 컴포넌트들(28) 각각은, 하나 이상의 논리 다이(예컨대, 중앙 프로세싱 유닛, 그래픽 프로세싱 유닛, 마이크로제어기, FPGA(field-programmable gate array), SOC(system-on-chip) 다이, 마이크로제어기 등), 메모리 다이(예컨대, 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 다이, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 다이 등), 전력 관리 다이(예컨대, 전력 관리 집적 회로(power management integrated circuit; PMIC) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, 마이크로-전기 기계적 시스템(micro-electro mechanical system; MEMS) 다이, 신호 프로세싱 다이(예컨대, 디지털 신호 프로세싱(digital signal processing; DSP) 다이), 프런트 엔드 다이(예컨대, 아날로그 프런트 엔드(analog front-end; AFE) 다이) 등, 또는 이것들의 조합을 포함할 수 있다.
도 3 내지 5 및 7 내지 14는, 다른 패키지 컴포넌트에 본딩되는, 더미 다이와 패키지 컴포넌트의 패키징 중의 중간 단계의 단면도를 묘사한다. 각각의 프로세스는 도 23에 도시된 바와 같이 프로세스 흐름(400)으로서 도시된다. 도 3 내지 5 및 도 7 내지 14에서, 인터포저는, 다른 패키지 컴포넌트가 그 위에 본딩되는 패키지 컴포넌트(36)의 예로서 사용된다. 예를 들면, 패키지 기판(코어형(cored) 또는 무코어형(coreless)), 패키지 등과 같은 다른 유형의 패키지 컴포넌트가 패키지 컴포넌트(36)로서 또한 사용될 수있음이 인식된다.
도 3은, 프로세싱 동안에 하나 이상의 컴포넌트(36)를 포함하는, 일부 실시예에 따른 패키지 컴포넌트(32)를 묘사한다. 패키지 컴포넌트(32)는, 내부에 능동 디바이스(예를 들면, 트랜지스터와 다이오드)와 수동 디바이스(예를 들면, 저항기, 커패시터, 인덕터 등)를 포함하지 않는 인터포저 웨이퍼일 수 있다. 패키지 컴포넌트(32)는 또한, 능동 및/또는 수동 디바이스를 포함하는 디바이스 웨이퍼일 수 있다. 기판(34)은 반도체 기판 또는 유전체 기판일 수 있다. 반도체 기판인 경우, 기판(34)은 벌크 반도체 기판, 반도체-온-인슐레이터(SOI) 기판, 다층 반도체 기판 등일 수 있다. 기판(34)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 경사(gradient) 기판과 같은 다른 기판이 또한 이용될 수 있다. 기판(34)은 도핑될 수도 있거나 도핑되지 않을 수도 있다. 패키지 컴포넌트(32)는, 또한 코어를 포함하거나 무코어 기판일 수 있는 패키지 기판일 수 있다.
기판(34)의 제1 표면(37)으로부터 기판(34)으로 연장하도록 관통 비아(through-via; TV)(38)가 형성된다. TV(38)는, 기판(34)이 실리콘 기판일 때, 관통-기판 비아 또는 관통-실리콘 비아라고 또한 때때로 지칭된다. TV(38)는 예를 들면, 에칭, 밀링, 레이저 기술, 이들의 조합 등에 의해 기판(34) 내에 리세스를 형성함으로써 형성될 수 있다. 얇은 유전체 물질은 예를 들면, 산화 프로세스 또는 컨포멀 퇴적 프로세스를 사용함으로써 리세스 내에 형성될 수 있다. 얇은 배리어층은 기판(34)의 전면(front side) 위에 그리고 개구 내에, 예를 들면, CVD, ALD, PVD, 열 산화, 이들의 조합 등에 의해 컨포멀하게 퇴적될 수 있다. 전도성 물질은 얇은 배리어 층 위에 그리고 개구 내에 퇴적될 수 있다. 전도성 물질은 전기 화학 도금 프로세스, CVD, ALD, PVD, 이들의 조합 등에 의해 형성될 수 있다. 전도성 물질의 예시는 구리, 텅스텐, 알루미늄, 은, 금, 이들의 조합 등이다. 전도성 물질 및 배리어 층의 과잉 부분은 예를 들면, CMP에 의해 기판(34)의 전면으로부터 제거된다. 따라서, TV(38)는 전도성 물질과, 전도성 물질과 기판(34) 사이의 얇은 배리어 층을 포함할 수 있다.
재배선 구조물(40)은 기판(34)의 제1 표면(37) 위에 형성되며, 만약 있다면, 집적 회로 디바이스 및/또는 TV(38)를 함께 그리고/또는 외부 디바이스에 전기적으로 접속시키기 위해 사용된다. 재배선 구조물(40)은 하나 이상의 유전체층(들) 및 유전체층(들) 내의 각각의 금속화 패턴(들)을 포함할 수 있다. 금속화 패턴은 임의의 디바이스 및/또는 TV(38)를 함께 그리고/또는 외부 디바이스에 상호접속시키기 위한 비아 및/또는 트레이스를 포함할 수 있다. 금속화 패턴은 때때로 재배선 라인(Redistribution Line; RDL)이라고 지칭된다. 유전체층은 예를 들면, PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합 등과 같은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-k 유전체 물질을 포함할 수 있다. 유전체층은 예를 들면, 스핀-온 코팅, CVD, PECVD, HDP-CVD 등과 같은 당 업계에 공지된 임의의 적합한 방법에 의해 퇴적될 수 있다. 금속화 패턴은 예를 들어, 포토리소그래피 기술을 사용하여, 금속화 패턴이 될 유전체층의 부분을 노출시키기 위해, 유전체층 상에 포토레지스트 물질을 퇴적하고 이를 패턴화함으로써 유전체층에 형성될 수있다. 예를 들면, 이방성 건식 에칭 프로세스와 같은 에칭 프로세스는 유전체층의 노출된 부분에 대응하는 유전체층에 리세스 및/또는 개구를 생성하는데 사용될 수 있다. 리세스 및/또는 개구는 확산 배리어 층으로 라이닝되고 전도성 물질로 충전될 수 있다. 확산 배리어 층은 ALD 등에 의해 퇴적된 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있고, 전도성 물질은 CVD, PVC 등으로 퇴적된 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합물 등을 포함할 수 있다. 유전체층 상의 임의의 과도한 확산 배리어 층 및/또는 전도성 물질은 예를 들면, CMP 프로세스를 사용함으로써 제거될 수 있다.
전기 커넥터(41/42)는 전도성 패드 상의 재배선 구조물(40)의 상단 표면에 형성된다. 일부 실시예에 따르면, 전도성 패드는 UBM(under-bump-metallurgy)을 포함한다. 묘사된 실시예에서, 패드는 재배선 구조물(40)의 유전체층의 개구에 형성된다. 다른 실시예에서, 패드(UBM)는 재배선 구조물(40)의 유전체층의 개구부를 통해 연장될 수 있고 또한 재배선 구조물(40)의 상단 표면을 가로 질러 연장될 수있다.
일부 실시예에 따라, 전기 커넥터(41/42)는 금속 필라(41) 위에 솔더 캡(solder cap)일 수 있는 금속 캡층(42)을 갖는 금속 필라(41)를 포함한다. 필라(41) 및 캡층(42)을 포함하는 전기 커넥터(41/42)는 때때로 마이크로 범프(41/42)라고 지칭된다. 일부 실시예에 따르면, 금속 필라(41)는, 예를 들면, 구리, 알루미늄, 금, 니켈, 팔라듐 등과 같은 전도성 물질 또는 이들의 조합을 포함하며 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성될 수 있다. 금속 필라(41)는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에 따라, 금속 캡층(42)은 금속 필라(41)의 상단 상에 형성된다. 금속 캡층(42)은 니켈, 주석, 주석-납, 금, 구리, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들 물질의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
도 4에서, 패키지 컴포넌트(28 및 44)는 예를 들어, 패키지 컴포넌트(28/444) 상의 전기 커넥터(41/42) 및 금속 필라(43)를 거쳐 플립 칩 본딩을 통해 컴포넌트(36)의 제1 측부에 본딩되어 전도성 접합부(39)를 형성한다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(402)로서 묘사된다. 금속 필라(43)는 금속 필라(41)와 유사할 수 있으며, 이에 대한 설명은 여기서 반복되지 않는다. 패키지 컴포넌트(28) 및 패키지 컴포넌트(44)는 예를 들어, 픽 앤드 플레이스 툴(pick-and-place tool)을 사용하여 전기 커넥터(41/42) 상에 배치 될 수있다.
패키지 컴포넌트(44)는 패키지 컴포넌트(28)를 참조하여 전술한 바와 유사한 프로세싱을 통해 형성될 수 있다. 일부 실시예에 따르면, 패키지 컴포넌트(44)는 예를 들면, 메모리 다이들(DRAM 다이, SRAM 다이, 고 대역폭 메모리(High-Bandwidth Memory; HBM) 다이, 하이브리드 메모리 큐브(Hybrid Memory Cube; HMC) 다이, 저전력(low-power; LP) 이중 데이터 속도(double data rate; DDR) 메모리 모듈 등)의 스택과 같은 하나 이상의 메모리 다이를 포함한다. 메모리 다이들의 스택의 실시예에서, 패키지 컴포넌트(44)는 예를 들어 메모리 제어기를 갖는 4개 또는 8개의 메모리 다이들의 스택과 같은 메모리 다이 및 메모리 제어기 모두를 포함할 수있다. 또한, 일부 실시예에 따라, 패키지 컴포넌트(44)는 상이한 크기들(예컨대, 상이한 높이들 및/또는 표면적들)일 수 있고, 다른 실시예에서, 패키지 컴포넌트(44)는 동일 크기(예컨대, 동일 높이 및/또는 표면적)일 수 있다.
일부 실시 예에 따르면, 패키지 컴포넌트(44)는 (도 4에 도시된 바와 같이) 패키지 컴포넌트(28)의 높이와 유사한 높이를 가질 수 있거나 일부 실시 예에 따라, 패키지 컴포넌트(28 및 44)는 상이한 높이를 가질 수 있다.
패키지 컴포넌트(44)는 본체(46), 상호접속 구조물(48) 및 전기 커넥터(50)를 포함한다. 패키지 컴포넌트(44)의 본체(46)는 임의의 수의 다이, 기판, 트랜지스터, 능동 디바이스, 수동 디바이스 등을 포함할 수 있다. 실시예에서, 본체(46)는 벌크형 반도체 기판, 반도체-온-인슐레이터(SOI) 기판, 다층 반도체 기판 등을 포함할 수 있다. 본체(46)의 반도체 물질은 기판(20)의 유사한 후보 물질 및 구조물로부터 선택될 수 있다. 예를 들면, 트랜지스터, 커패시터, 저항기, 다이오드 등과 같은 디바이스는 활성 표면 내에 그리고/또는 그 위에 형성될 수 있다.
하나 이상의 유전체층(들)과 각각의 금속화 패턴(들)을 갖는 상호접속 구조물(48)은 패키지 컴포넌트(44)의 활성 표면 상에 형성된다. 유전체층(들)의 금속화 패턴(들)은, 예를 들면, 비아 및/또는 트레이스에 의해, 디바이스들 사이에 전기적 신호를 라우팅할 수 있고, 예를 들면, 커패시터, 저항기, 인덕터 등과 같은, 다양한 전기적 디바이스들을 또한 포함할 수 있다. 다양한 디바이스들과 금속화 패턴들은 전기적 기능을 수행하도록 상호접속될 수도 있다. 추가적으로, 예를 들면, 전도성 필라(pillar)(예를 들면, 구리와 같은 금속을 포함함)와 같은 전기 커넥터(50)는, 회로 및 디바이스로의 외부 전기적 접속을 제공하도록 상호접속 구조물(48) 내에 그리고/또는 그 위에 형성된다. 일부 실시예에 따라, 전기 커넥터(50)는, 패키지 컴포넌트(44)를 다른 구조물에 본딩할 때 활용될 필라 구조물을 형성하기 위해 상호접속 구조물(48)로부터 돌출한다. 당업자는 상기 예시가 예증 목적을 위해서만 제공된다는 것을 인식할 것이다. 다른 회로는 주어진 응용에 대해 적절하게 사용될 수 있다.
전도성 접합부(39)는 상호접속 구조물(48 및 24) 및 전기 커넥터(50 및 26)를 통해 각각 패키지 컴포넌트(28 및 44) 내의 회로를 컴포넌트(36) 내의 TV(38)에 전기적으로 결합시킨다.
패키지 컴포넌트(28, 44)와 컴포넌트(36) 사이의 본딩은 솔더 본딩 또는 직접 금속 대 금속(예를 들면, 구리 대 구리) 본딩일 수 있다. 실시예에서, 패키지 컴포넌트(28) 및 패키지 컴포넌트(44)는 리플로우 프로세스를 통해 컴포넌트(36)에 본딩된다. 이 리플로우 프로세스 동안, 전기 커넥터(41/42/43)는 재배선 구조물(40)의 패드 및 전기 커넥터(26, 50)와 각각 접촉하여 패키지 컴포넌트(28) 및 패키지 컴포넌트(44)를 패키지 컴포넌트(36)에 물리적으로 그리고 전기적으로 결합시킨다.
도 4 및 후속 도면들에서, 제1 패키지 및 제2 패키지 각각의 형성을 위한 제1 패키지 영역(45A) 및 제2 패키지 영역(45B)이 묘사된다. 스크라이브 라인 영역(47)은 인접한 패키지 영역들 사이에 있다. 도 4에 묘사된 바와 같이, 제1 다이(28) 및 다수의 제2 다이들(44)이 제1 패키지 영역(45A) 및 제2 패키지 영역(45B) 각각에 부착된다.
도 5에서, 언더필 물질(52)은 패키지 컴포넌트(28/44)와, 재배선 구조물(40)의 대응하는 하부 부분 사이의 간극(gap) 내로 분배된다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(404)로서 묘사된다. 언더필 물질(52)은 패키지 컴포넌트(28) 및 패키지 컴포넌트(44)의 측벽을 따라 위로 연장될 수 있다. 언더필 물질(52)은 예를 들면, 중합체, 에폭시, 몰딩 언더필 등과 같은 임의의 허용 가능한 물질일 수 있다. 언더필 물질(52)은 패키지 컴포넌트(28 및 44)가 부착된 후에 모세관 유동 프로세스(capillary flow process)에 의해 형성 될 수있다.
도 6a, 도 6b, 도 6c, 도 6d, 도 6e, 및 도 6f는 컴포넌트(36)에 접착되는 더미 다이(54)를 포함하는 패키지 구조물의 평면도를 묘사한다. 도 7은 패키지 구조물 내의 더미 다이(54)를 묘사하는 단면도이다. 도 7은 평면도 도 6c의 라인 A-A를 따른 것이다. 더미 다이(54)는 예를 들어, 픽 앤드 플레이스 툴을 사용하여 컴포넌트(36) 상에 배치될 수 있다. 도 6a, 도 6b, 도 6c, 도 6d, 도 6e 및 도 6f에서, "HBM” 및 "SOC"는 예시적인 패키지 컴포넌트(44 및 28)로서 각각 표시되어 있다. 적용 가능한 경우마다 패키지 컴포넌트(44, 28)는 임의의 다른 유형의 디바이스일 수 있다.
도 6a에서, 더미 다이(54)는 스크라이브 라인 영역(47)에 부착되고, 제1 방향(예컨대,도 6a의 수직 방향)을 따르는 스크라이브 라인 영역(47)을 따라 연장되는 길이 방향을 갖는다. 도 6b에서, 더미 다이(54)는 동일한 영역(45A 및/또는 45B)의 인접 패키지 컴포넌트(44) 사이에 부착된다. 도 6c에서, 더미 다이(54)는 스크라이브 라인 영역(47)에 부착되고 제1 방향 및 제2 방향(예를 들어, 도 6c의 수직 및 수평 방향 모두)을 따르고 또한 동일한 영역(45A 및/또는 45B)의 인접한 패키지 컴포넌트(44) 사이에 개재(interpose)된 스크라이브 라인 영역(47)을 따라 연장된다.
도 6d에서, 더미 다이(54)는 동일한 영역(45A 및/또는 45B)의 인접한 패키지 컴포넌트(44) 사이에 부착되고 스크라이브 라인 영역(47)에 있지 않지만 스크라이브 라인 영역(47) 근처에 있다. 도 6e에서, 더미 다이(54)의 구성은, 더미 다이(54)가 또한 패키지 컴포넌트(44)에 인접한 영역(45A 및/또는 45B)의 모서리(corner) 근처에 부착된다는 것을 제외하고는, 도 6d의 구성과 유사하다. 또한, 본 실시예에서, 더미 다이(54)는 스크라이브 라인 영역(47)에 없지만, 스크라이브 라인 영역(47) 근처에 있다. 도 6f에서, 더미 다이(54)는 패키지 컴포넌트(44)에 인접한 영역(45A 및/또는 45B)의 모서리 근처에 부착되고 스크라이브 라인 영역(47)에 있지 않지만 스크라이브 라인 영역(47)에 인접한다.
더미 다이(54)가 스크라이브 라인 영역(47) 내에 또는 그 근처에 배치되는 것은, 제1 및 제2 패키지 영역(45A, 45B) 내의 패키지의 싱귤레이션 중에 또는 그 후에(도 13 참조) 휨을 방지하는 것을 도울 수있다. 휨의 상당 부분은 그 안에 몰딩 컴파운드가 충전될 패키지 컴포넌트들(44, 28) 사이에 공간(49)(도 6a)이 존재하기 때문에 발생한다. 더미 다이(54)(예를 들어, 도 6a)는 공간(49)의 제1 부분과 제1 부분의 대향 측부들 상의 제2 부분을 포함한다. 더미 다이(54)는 휨을 방지하기 위해 단단하다(rigid). 예를 들어, 도 6c의 실시예(및 이후에 논의되는 도 15c의 싱귤레이트된 패키지)는 임의의 더미 다이(54)가 없는 패키지와 비교하여 패키지의 휨을 최대 약 60 %까지 감소시킬 수 있다.
더미 다이(54)가 휨을 감소시키는데 도움을 줄 수 있는 한가지 방법은 실제 싱귤레이션 프로세스 동안 패키지에 대해 지지를 제공하는 것이다. 더미 다이(54)가 휨을 방지할 수 있는 또 다른 방법은, 더미 다이(54)가 컴포넌트(36)와 유사한 열 팽창 계수(coefficient of thermal expansion; CTE)를 가지고 있고 더미 다이(54)가 패키지에서 필요한 밀봉재(58)의 양을 감소시키기 때문에, 컴포넌트(36)와 후속하여 형성된 밀봉재(58)(도 8 참조) 사이의 CTE의 부정합을 감소시키는 것이다.
도 7을 참조하면, 더미 다이(54)는 패키지 컴포넌트(44)에 인접한 스크라이브 라인 영역(47)에 접착된다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(406)로서 묘사된다. 더미 다이(54)는 부착 구조물(56)로 컴포넌트(36)에 부착된다. 일부 실시예에 따르면, 부착 구조물(56)은, 더미 다이(54)를 대응하는 컴포넌트(36)에 접착시키는 접착제이다. 일부 실시예에 따르면, 부착 구조물(56)은, 더미 다이(54)를 컴포넌트에 본딩하는 금속 캡층(때로는 마이크로 범프라고도 함)을 갖는 하나 이상의 금속 필라를 포함한다. 더미 다이(54)는 실리콘, 유전체 물질 등, 또는 이들의 조합으로 제조될 수있다. 일부 실시예에 따르면, 더미 다이(54)는 전체가 예를 들면, 실리콘과 같은 균일한(homogenous) 물질로 형성된 블랭크 다이(blank die)이다. 일부 실시예에 따라, 어떠한 능동 디바이스, 수동 디바이스, 금속 피처 등도 더미 다이(54)에 형성되지 않는다. 더미 다이(54)는 전기적 기능을 갖지 않는다. 일부 실시예에 따르면, 더미 다이(54)는 더미 다이(54)로서 재활용된 결함 있는 활성 다이이다. 일부 실시예에 따르면, 더미 다이(54)의 상단 표면은 패키지 컴포넌트(28 및 44) 중 하나 또는 모두의 후면보다 낮다.
접착 부착 구조물(56)의 실시예에서, 접착제(56)는, 더미 다이(54)의 하단 표면 상에 있고 더미 다이(54)를 예를 들면, 이 도면의 재배치 구조물(40)과 같은 컴포넌트(36)에 접착시킨다. 접착제(56)는 임의의 적절한 접착제, 에폭시, 다이 부착막(die attach film; DAF) 등일 수 있다. 접착제(56)는 더미 다이(54)의 하단 표면에 도포되거나 재배선 구조물(40)의 표면 위에 도포될 수 있다. 더미 다이(54)는 예를 들어, 픽 앤드 플레이스 툴을 사용하여 접착체(56)에 의해 재배선 구조물(40)에 접착될 수 있다. 더미 다이(54)가 접착되기 전 또는 후에 언더필(52)이 배치되어 경화된다.
마이크로 범프 부착 구조물(56)의 실시예에서, 마이크로 범프(56)는 더미 다이(54)의 하단 표면 또는 부품(36)의 상단 표면 또는 그 양쪽 상에 형성된다. 마이크로 범프(56)는, 패키지 컴포넌트(28 및 44)를 본딩하는 마이크로 범프(예를 들어, 전기 커넥터(41/42))와 동시에 형성될 수있다. 마이크로 범프(56)는 예를 들면, 이 도면에서 재배선 구조물(40)과 같은 컴포넌트(36)에 더미 다이(54)를 본딩한다. 더미 다이(54)의 마이크로 범프(56)는 패키지 컴포넌트(28 및 44)의 전기 커넥터(41/42/43)와 함께 리플로우(reflow)될 수 있다.
도 8에서, 패키지 컴포넌트(28, 44)와 더미 다이(54)를 내부에 캡슐화하도록 밀봉재(58)가 배치/몰딩된다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(408)로서 묘사된다. 밀봉재(58)는 몰딩 컴파운드, 에폭시 등일 수 있고, 압축 몰딩, 트랜스퍼 몰딩(transfer modling) 등에 의해 도포될 수 있다. 밀봉재(58) 및 언더필(52)은 상이한 물질들로 형성될 수 있다. 경화 프로세스는 열 경화, 자외선(UV) 경화 등과 같은 밀봉재(58)를 경화시키기 위해 수행된다. 일부 실시예에 따르면, 패키지 컴포넌트(28), 패키지 컴포넌트(44), 및 더미 다이(54)는 밀봉재(58)에 매립된다. 밀봉재(58)의 경화 후, CMP(chemical mechanical polish) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스를 수행하여 밀봉재(58)의 과잉 부분 - 이 과잉 부분은 패키지 컴포넌트(28) 및/또는 패키지 컴포넌트(44)의 상단 표면 위에 있음 - 을 제거한다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(410)로서 묘사된다. 따라서, 패키지 컴포넌트(28) 및/또는 패키지 컴포넌트(44)의 상단 표면들은 노출되고, 밀봉재(58)의 상단 표면과 수평을 이룬다(level).
본 개시 내용의 일부 실시예에 따라, 더미 다이(54)의 상단 표면은 밀봉재(58)의 상단 표면보다 낮다. 따라서, 밀봉재(58)의 부분(58A)은 더미 다이(54)를 덮는다. 부분(58A)의 두께(T4)는, 도 13에 도시된 바와 같은 후속 싱귤레이션 프로세스에서의 바람직하지 않은 칩핑으로부터 더미 다이(54)에 적절한 보호를 제공하기에 충분히 크다. 그렇지 않으면, 두께(T4)가 너무 작으면, 후속 싱귤레이션 프로세스에서, 부분(58A)이 더미 다이(54)로부터 칩핑 또는 박리(peel)될 수 있다. 두께 T4도 너무 클 수 없다. 그렇지 않으면, 더미 다이(54)는 얇아질 것이며, 결과적인 패키지의 휨을 방지하는 그들의 능력이 손상된다(compromise). 일부 실시예에 따라, 두께 T4는 약 5 ㎛보다 크고, 약 5 ㎛와 약 600 ㎛ 사이의 범위 내에 있을 수 있다.
도 9 내지 도 12는 컴포넌트(36)의 제2 측부 상의 구조물의 형성을 묘사한다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(412)로서 묘사된다. 도 9에서, 도 8의 구조물은 뒤집혀서 컴포넌트(36)의 제2면의 형성을 준비한다. 도시되지는 않았지만, 구조물은 도 9 내지 도 12의 프로세스를 위해 캐리어 또는 지지 구조물(도시 생략) 상에 배치될 수 있다. 도 9에 도시된 바와 같이, 이 프로세싱 단계에서, 컴포넌트(36)의 기판(34) 및 재배선 구조물(40)은 예를 들어, 약 415 ㎛와 같은, 약 50 ㎛와 약 415 ㎛ 사이의 범위 내의 결합된 두께 T1을 갖는다. 더미 다이(54)(부착 구조물(56)을 포함함)는 예를 들면, 약 400 μm와 같은, 약 30 μm 내지 약 415 μm 범위의 두께 T2를 갖는다.
도 10에서, TV(38)가 노출될 때까지 제2 표면(60)에 대해 기판(34)을 씨닝(thinning)하기 위해 기판(34)의 제2면에 대해 씨닝 프로세스가 수행된다. 씨닝 프로세스는 에칭백 프로세스, 연마 프로세스 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에 따라, 씨닝 프로세스 후에, 컴포넌트(36)의 기판(34) 및 재배선 구조물(40)은 예를 들어, 약 52 ㎛와 같은, 약 30 ㎛와 약 200 ㎛ 사이의 범위 내의 결합된 두께 T3을 갖는다.
도 11에서, 재배선 구조물은 기판(34)의 제2 표면(60) 상에 형성되며, TV들(38)을 함께 그리고/또는 외부 디바이스에 전기적으로 접속시키기 위해 사용된다. 재배선 구조물은 하나 이상의 유전체층(62)과, 하나 이상의 유전체층(62) 내의 금속화 패턴(64)을 포함한다. 금속화 패턴은 TV들(38)을 함께 그리고/또는 외부 디바이스에 상호접속시키기 위한 비아 및/또는 트레이스를 포함할 수 있다. 금속화 패턴(64)은 때때로 재배선 라인(Redistribution Line; RDL)이라고 지칭된다. 유전체층(62)은 예를 들면, PSG, BPSG, FSG, SiOxCy, 스핀-온-글래스, 스핀-온-폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 합성물, 이들의 조합 등과 같은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 로우-k 유전체 물질을 포함할 수 있다. 유전체층(62)은 예를 들면, 스피닝, CVD, PECVD, HDP-CVD 등과 같은 당업계에 공지된 임의의 적합한 방법에 의해 퇴적될 수 있다. 금속화 패턴(64)은 예를 들어, 다마신(damascene) 프로세스를 사용하여 유전체층(62)에 형성될 수 있다.
도 12에서, 전기 커넥터(66)는 또한 금속화 패턴(64) 상에 형성되고 TV(38)에 전기적으로 결합된다. 전기 커넥터(66)는 금속화 패턴(64) 상의 재배선 구조물(40)의 상단 표면에서 형성된다. 일부 실시예에 따르면, 금속화 패턴(64)은 UBM을 포함한다. 묘사된 실시예에서, 패드는 재배선 구조물의 유전체층(62)의 개구에 형성된다. 또 다른 실시예에서, 패드(UBM)는 재배선 구조물의 유전체층(62)의 개구를 관통해 연장될 수 있고 또한 재배선 구조물의 상단 표면을 가로 질러 연장될 수 있다.
일부 실시예에 따르면, 전기 커넥터(66)는 예를 들면, 볼 그리드 어레이(ball grid array; BGA) 볼, C4 마이크로 범프, ENIG 형성 범프, ENEPIG 형성 범프 등과 같은, 솔더 볼 및/또는 금속 범프이다. 전기 커넥터(66)는 예를 들면, 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들 물질의 조합과 같은, 전도성 물질을 포함할 수 있다. 또 다른 실시예에서, 전기 커넥터(66)는 스퍼터링, 인쇄, 전기 도금, 무전해 도금, CVD 등에 의해 형성되는 금속 필라(예컨대, 구리 필라)이다. 금속 필라는 솔더가 없을 수 있고, 실질적으로 수직인 측벽을 가질 수 있다. 일부 실시예에 따라, 금속 캡층(미도시됨)은 금속 필라 커넥터(66)의 상단 상에 형성된다. 금속 캡층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등, 또는 이들 물질의 조합을 포함할 수 있고, 도금 프로세스에 의해 형성될 수 있다.
전기 커넥터(66)는, 반도체 기판, 패키지 기판, 인쇄 회로 기판(PCB) 등(도 14의 300 참조)일 수 있는 추가 전기 컴포넌트에 본딩하는데 사용될 수 있다.
도 13에서, 컴포넌트(36) 및 더미 다이(54)는 스크라이브 라인 영역(47)을 따라 인접한 영역들(45A 및 45B) 사이에서 싱귤레이트되어 컴포넌트 패키지(200)를 형성한다. 각각의 프로세스는 도 23에 도시된 프로세스 흐름(400) 내의 프로세스(414)로서 묘사된다. 각각의 컴포넌트 패키지(200)는 다른 피처들 중에서, 패키지 컴포넌트(28), 패키지 컴포넌트(36), 패키지 컴포넌트(44), 및 더미 다이(54)의 잔여 부분(54')을 포함한다. 싱귤레이션은 쏘잉(sawing), 다이싱(dicing) 등에 의한 것일 수 있고 블레이드를 사용하여 수행될 수 있다. 더미 다이들(54) 각각은 각각의 커프(kerf)의 대향 측부들 상에 남아 있는 부분(54')을 가질 수 있다. 전술한 바와 같이, 잔여 더미 다이 부분(54’)은 싱귤레이션 프로세스 동안 및 이후에 야기된 응력 및 뒤틀림을 감소시키는 것을 돕는다. 더미 다이(54)를 덮는 밀봉재 부분(58A)은 싱귤레이션 프로세스 동안 더미 다이(54)가 칩핑되는 것을 방지한다. 그렇지 않으면, 부분(58A)이 형성되지 않으면, 다이 다이(54)는 다이싱 블레이드의 기계적 힘으로 인하여 칩핑될 수 있다.
싱귤레이션 프로세스 후에, 더미 다이(54)의 잔여 부분(54')은, 컴포넌트 패키지(200)의 측방향 연장부(lateral extents)와 접하는(coterminous) 측벽 표면을 갖는다(예를 들어, 도 13 및 도 14 참조).
도 14는 패키지(302)를 형성하기 위한 패키지 컴포넌트(300) 상의 컴포넌트 패키지(200)의 부착을 묘사한다. 전기 커넥터(66)는 패키지 컴포넌트(300)의 본드 패드에 정렬되고 기대게 배치된다(put against). 전기 커넥터(66)는 리플로우되어 패키지 컴포넌트(300)와 컴포넌트(36) 사이에 접합부(bond)를 생성할 수 있다. 패키지 컴포넌트(300)는, 예를 들면, 내부에 코어를 포함하는 빌드업(build-up) 기판과 같은 패키지 기판, 복수의 적층된 유전체 막들을 포함하는 라미네이트 기판, 인쇄 회로 기판(PCB) 등을 포함할 수 있다. 패키지 컴포넌트(300)는 패키지 컴포넌트(300)가 또 다른 디바이스에 실장될 수 있도록 컴포넌트 패키지에 대향하는, 솔더 볼과 같은 전기 커넥터(도시되지 않음)를 포함할 수 있다. 언더필 물질(미도시됨)은 컴포넌트 패키지(200)와 패키지 컴포넌트(300) 사이에 그리고 전기 커넥터(66) 주위에 분배될 수 있다. 언더필 물질은 예를 들면, 중합체, 에폭시, 몰딩 언더필 등과 같은 임의의 허용 가능한 물질일 수 있다.
도 15 내지 19는, 본 개시 내용의 일부 실시예들에 따른 패키지 구조물의 형성시의 중간 단계들의 평면도 및 단면도를 묘사한다. 다르게 명시되지 않으면, 이 실시예들에서 컴포넌트의 물질 및 형성 방법은, 도 1 내지 5, 6a, 6b, 6c, 6d, 6e, 6f, 및 7 내지 14에 도시된 실시예에서의 유사한 참조 번호에 의해 표시되는, 유사한 컴포넌트와 본질적으로 동일하다. 따라서, 도 15 내지 도 19에 도시된 컴포넌트의 형성 프로세스 및 물질에 관한 세부 사항은, 도 1 내지 5, 6a, 6b, 6c, 6d, 6e, 6f, 및 7 내지 14에 도시된 실시예의 논의에서 발견될 수 있다. 이 실시예들의 초기 단계는 도 1 내지 5, 6a, 6b, 6c, 6d, 6e, 및 6f에 도시된 것과 본질적으로 동일하다.
도 15는 일부 실시예들에 따른 더미 다이(54)의 평면도를 묘사한다. 더미 다이(54)는 부분(54B)과, 더미 다이 부분(54B)의 대향 측부들 상의 부분(54A)을 포함한다. 더미 다이 부분(54A)은 부분(54B)보다 두껍고, 따라서 도 16에 도시된 바와 같이 더미 다이 부분(54B) 위에 리세스(55)를 형성한다. 예를 들어, 도 16에 도시된 바와 같이, 더미 다이 부분(54A)은 두께(T5)를 가지며, 더미 다이 부분(54B)은 두께(T5)보다 작은 두께(T6)를 가져서, 더미 다이(54) 내로 연장하는 리세스(55)를 초래한다. 일부 실시예에 따라, 차이(T5-T6)는 약 5 ㎛보다 크고, 약 5 ㎛와 약 600 ㎛ 사이의 범위 내에 있을 수 있다. 부분(54B)의 폭(W1)(도 15)은 적절한 프로세스 마진을 갖는 싱귤레이션 프로세스(도 13)의 커프보다 크다. 또한, 폭(W1)은 충분히 커서, 싱귤레이션 후에 커프의 대향 측부들 상에 남겨진 잔여 부분(54B)이 존재한다. 폭 W1은 약 30 ㎛보다 클 수 있고, 약 50 ㎛와 약 1,000 ㎛ 사이의 범위 내에 있을 수 있다.
도 16을 참조하면, 더미 다이(54)는 패키지 컴포넌트(32)에 부착된다. 일부 실시예에 따르면, 더미 다이 부분(54B)은 스크라이브 라인(47)의 중간에 있고, 더미 다이 부분(54A) 중 하나는 더미 다이 부분(54B)과 영역(45A) 사이에 있으며, 더미 다이 부분(54A)의 다른 하나는 더미 다이 부분(54B)과 영역(45B) 사이에 있다.
도 17은 밀봉재(58)를 이용한 캡슐화를 또한 묘사한다. 일부 실시예에 따르면, 밀봉재(58)는 패키지 컴포넌트(28, 44)와 더미 다이(54) 사이의 갭 내로 배치된다. 또한, 밀봉재(58)는 더미 다이(54) 내의 리세스(55) 내로 배치된다. 이어서, 과잉 밀봉재(58)를 제거하기 위해 평탄화 프로세스가 수행된다. 평탄화 후에, 밀봉재(58)의 밀봉재 부분(58B)은 리세스(55) 내에 잔류하고, 약 5 ㎛보다 클 수 있고 약 5 ㎛와 약 600 ㎛ 사이의 범위 내에 있을 수 있는 두께 T4를 가진다.
후속 프로세스에서, 도 9 내지 12에 도시된 프로세스는 도 17에 도시된 구조물에 대해 수행되고, 결과 구조물은 도 18에 도시된다. 프로세스 세부 사항은 도 9 내지 도 12에 도시된 것과 유사하므로 여기에서 반복되지 않는다. 결과 패키지(200)에서, 더미 다이 부분(54B)은 노출된 측벽을 가진다. 또한, 밀봉재 부분(58B)은 더미 다이 부분(54B)의 에지로부터 패키지(200)의 에지까지 연장하고, 밀봉재 부분(58B)은 더미 다이 부분(54B)을(위아래로 뒤집히게 본 구조로) 덮는다. 패키지(200)를 형성하는 싱귤레이션 프로세스에서, 밀봉재 부분(58B)은 더미 다이(54)의 칩핑을 방지한다. 부분(58B)의 폭(W2)은 너무 작을 수 없다. 그렇지 않으면, 밀봉재 부분(58B)은 더미 다이(54)로부터 박리된다. 일부 실시예에 따라, 폭 W2는 약 50 ㎛보다 크고, 약 60 ㎛와 약 500 ㎛ 사이의 범위 내에 있을 수 있다. 도 19는 패키지(302)를 형성하도록 패키지(200)를 패키지 컴포넌트(300)에 본딩하는 것을 묘사한다.
도 20a, 20b, 도 20c, 20d, 20e, 및 20f는 각각 도 6a, 6b, 6c, 6d, 6e, 및 6f에 도시된 더미 다이(54) 실시예들 각각에 대응하는 패키지 구조물(302)의 평면도를 묘사한다. 이들 실시예는 패키지 컴포넌트(44)를 갖는 패키지 컴포넌트(28) 및 패키지 컴포넌트(28)의 대향 측부 상의 더미 다이(54)와 대칭이다.
도 21a, 21b, 21c, 21d, 21e, 및 21f는 각각 도 6a, 6b, 6c, 6d, 6e, 및 6f에 도시된 더미 다이(54) 실시예들 각각의 다른 실시예에서 싱귤레이트된 패키지 구조물의 평면도를 묘사한다. 이 실시예들에서, 싱귤레이트된 패키지 구조물은, 패키지 컴포넌트(44) 및 더미 다이(54)가 다이(28)의 하나의 측부(예를 들어, 도 21a, 21b, 21c, 21d, 21e, 21f에서 평면도의 상단 측부) 상에만 있으므로 비대칭이다. 이들 패키지 구조는 도 1 내지 도 5 및 도 7 내지 도 14에서 상술된 것과 유사한 물질, 구조물, 및 프로세스를 사용하여 제조될 수 있으며, 여기서 반복되지 않는다.
도 22a, 도 22b, 및 도 22c는, 이들 실시예에서, 패키지 구조물들 각각에서 더 많은 패키지 컴포넌트(44)가 존재하는 것을 제외하고는, 각각 도 6a, 도 6b, 및 도 6c와 유사한 프로세싱 포인트에서 그리고 더미 다이(54) 구성에서 유사한 평면도를 묘사한다. 이들 패키지 구조물은 도 1 내지 5 및 도 7 내지 14에서 상술된 것과 유사한 물질, 구조물, 및 프로세스를 사용하여 제조될 수 있으며, 여기서 반복되지 않는다.
이 실시예에서, 더미 다이(54)가 영역(45A 및 45B) 내에 있고 스크라이브 라인 영역(47) 내에 있지 않다는 것을 제외하고는, 도 22d는 도 22a 내지 22c 내의 것과 유사한 더미 다이(54) 구성의 또 하나의 실시예의 평면도를 묘사한다. 이들 패키지 구조는 도 1 내지 도 5 및 도 7 내지 도 14에서 상술된 것과 유사한 물질, 구조물, 및 프로세스를 사용하여 제조될 수 있으며, 여기서 반복되지 않는다. 이 유형의 구성(예를 들면, 스크라이브 라인 영역(47) 내에 어떠한 더미 다이(54)도 없음)은 위에서 설명된 이전 구성들 중 임의의 것에도 또한 적용될 수 있다.
밀봉재 부분(58A)(도 14) 또는 밀봉재 부분(58B)(도 19)은 도 6a, 6b, 6c, 및 6d에 기초해 형성된 패키지들 각각을 위해 그리고 도 20a, 20b, 20c, 20d, 20e, 및 20f, 도 21a, 21b, 21c, 21d, 21e, 및 21f, 및 도 22a, 22b, 22c, 및 22d에 도시된 패키지들 각각 내에 존재할 수 있다.
위에서 예증 된 예시적인 실시예에서, 일부 프로세스 및 피처는 본 개시 내용의 일부 실시예에 따라 논의된다. 다른 피처 및 프로세스가 또한 포함될 수 있다. 예를 들면, 3D 패키징 또는 3DIC 디바이스의 검증 테스팅을 돕도록 테스팅 구조물이 포함될 수 있다. 테스팅 구조물은 예를 들면, 3D 패키징 또는 3DIC의 테스팅, 프로브 및/또는 프로브 카드의 사용 등을 허용하는 기판 상에 또는 재배선층 내에 형성된 테스트 패드를 포함할 수 있다. 검증 테스팅은 최종 구조물뿐만 아니라 중간 구조물 상에 대해 수행될 수 있다. 추가적으로, 본 개시에서 개시된 구조물 및 방법은 수율을 증가시키고 비용을 감소시키도록 알려진 양호한 다이의 중간 검증을 통합시키는 테스팅 방법론과 결합해서 사용될 수 있다.
본 개시 내용의 실시예는 일부 이로운 피처를 가진다. 활성 다이에 인접한 더미 다이(들)는 대응하는 패키지 구조물의 휨을 감소시키는 것을 도울 수있다. 이러한 패키지 구조물의 휨 감소는 보다 안정적인 패키지 구조물을 가능하게 한다. 더미 다이의 상부에 밀봉재의 일부 부분이 남으면, 더미 다이의 바람직하지 않은 칩핑이 방지된다.
본 개시 내용의 일부 실시예에 따라, 방법은, 제2 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계; 제3 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계; 더미 다이를 제1 패키지 컴포넌트에 부착하는 단계; 제2 패키지 컴포넌트, 제3 패키지 컴포넌트, 및 더미 다이를 밀봉재에 캡슐화하는 단계; 제2 패키지 컴포넌트의 상단 표면을 밀봉재의 상단 표면과 수평이 되게 하도록 평탄화 프로세스를 수행하는 단계 - 평탄화 프로세스 후에, 밀봉재의 상부는 더미 다이와 중첩됨 -; 및 더미 다이를 제1 더미 다이 부분 및 제2 더미 다이 부분으로 분리하도록 더미 다이를 쏘잉-스루하는 단계를 포함하고, 밀봉재의 상부가 쏘잉-스루된다. 실시예에서, 밀봉재의 상부 부분은 약 5 ㎛보다 큰 두께를 가진다. 실시예예서, 제2 패키지 컴포넌트와 제3 패키지 컴포넌트는 공간에 의해 서로 이격되고, 더미 다이는 공간 내의 제1 부분; 및 공간의 대향 측부 상의 제2 부분을 포함한다. 실시예에서, 더미 다이가 쏘잉-스루될 때, 더미 다이 전체가 밀봉재에 의해 덮인다. 실시예에서, 더미 다이가 쏘잉-스루될 때, 더미 다이는, 노출되는 제1 상단 표면과, 밀봉재의 상부에 의해 덮인 제2 상단 표면을 포함한다. 실시예에서, 더미 다이는 실리콘을 포함한다. 실시예에서, 평탄화 프로세스는, 제3 패키지 컴포넌트가 더 노출될 때까지 수행된다.
본 개시 내용의 일부 실시예에 따라, 방법은, 제1 패키지 컴포넌트를 제2 패키지 컴포넌트에 본딩하는 단계 - 제1 패키지 컴포넌트는 디바이스 다이를 포함함 -; 더미 다이를 제2 패키지 컴포넌트에 부착하는 단계 - 더미 다이는 리세스를 포함함 -; 제1 패키지 컴포넌트 및 더미 다이를 밀봉재 내에 캡슐화하는 단계 - 밀봉재는 리세스를 충전하는 부분을 포함함 -; 및 패키지를 형성하도록 블레이드(blade)를 사용해 싱귤레이션 프로세스를 수행하는 단계를 포함하고, 패키지는 제1 패키지 컴포넌트, 제2 패키지 컴포넌트의 부분, 및 더미 다이의 부분을 포함하며, 블레이드는 리세스 내의 밀봉재의 부분을 컷 스루(cut through)한다. 실시예에서, 리세스 내의 밀봉재의 부분은 두 부분들로 절단된다. 실시예에서, 리세스는 길이 방향으로 세장되고, 블레이드는 길이 방향을 따라 절단한다. 실시예에서, 본 방법은, 캡슐화 후에 그리고 싱귤레이션 프로세스 전에, 더미 다이의 표면을 노출시키기 위해 평탄화 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 리세스 내에서 블레이드에 의해 컷 스루되는 밀봉재의 부분은 약 5 ㎛와 약 600 ㎛ 사이의 범위 내의 두께를 갖는다. 실시예에서, 싱귤레이션 프로세스가 수행될 때, 제1 패키지 컴포넌트는 밀봉재를 통해 노출된다.
본 개시 내용의 일부 실시예에 따라, 집적 회로의 패키지는, 제1 패키지 컴포넌트; 제1 패키지 컴포넌트 위에 있고 이에 본딩된 제2 패키지 컴포넌트; 제1 패키지 컴포넌트 위에 있고 이에 부착된 더미 다이 - 더미 다이는 제1 상단 표면, 및 제1 상단 표면보다 낮은 제2 상단 표면을 가짐 -; 및 내부에 더미 다이를 캡슐화하는 밀봉재를 포함하고, 밀봉재는 더미 다이의 제2 상단 표면과 중첩되는 제1 부분을 포함하고, 더미 다이의 제1 상단 표면은 밀봉재를 통해 노출된다. 실시예에서, 제2 상단 표면은 패키지의 에지까지 연장된다. 실시예에서, 패키지의 측벽은 더미 다이의 측벽을 포함한다. 실시예에서, 밀봉재는 더미 다이와 제1 패키지 컴포넌트 사이의 제2 부분을 더 포함한다. 실시예에서, 패키지는, 제1 패키지 컴포넌트 위에서 이에 본딩되는 제3 패키지 컴포넌트를 더 포함하고, 패키지의 평면도에서, 더미 다이는 길이 방향을 가지며, 더미 다이의 제1 단부로부터 시작하여 길이 방향에 수직인 제1 직선은 제2 패키지 컴포넌트를 가로지르고, 더미 다이의 제2 단부로부터 시작하여 길이 방향에 수직인 제2 직선은 제3 패키지 컴포넌트를 가로 지른다.
전술된 설명은, 당업자가 본 발명 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 특징을 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
제2 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계;
제3 패키지 컴포넌트를 상기 제1 패키지 컴포넌트에 본딩하는 단계;
더미 다이(dummy die)를 상기 제1 패키지 컴포넌트에 부착하는 단계;
상기 제2 패키지 컴포넌트, 상기 제3 패키지 컴포넌트, 및 상기 더미 다이를 밀봉재(encapsulant)에 캡슐화하는 단계;
상기 제2 패키지 컴포넌트의 상단 표면을 상기 밀봉재의 상단 표면과 수평이 되게(level) 하도록 평탄화 프로세스를 수행하는 단계 - 상기 평탄화 프로세스 후에, 상기 밀봉재의 상부는 상기 더미 다이와 중첩됨 -; 및
상기 더미 다이를 제1 더미 다이 부분 및 제2 더미 다이 부분으로 분리하도록 상기 더미 다이를 쏘잉-스루(sawing-through)하는 단계
를 포함하고, 상기 밀봉재의 상부가 쏘잉-스루되는 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 밀봉재의 상부는 5 ㎛보다 큰 두께를 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제2 패키지 컴포넌트와 상기 제3 패키지 컴포넌트는 공간에 의해 서로 이격되고, 상기 더미 다이는,
상기 공간 내의 제1 부분; 및
상기 공간의 대향 측부 상의 제2 부분을 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 더미 다이가 쏘잉-스루될 때, 상기 더미 다이의 전체가 상기 밀봉재에 의해 덮이는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 더미 다이가 쏘잉-스루될 때, 상기 더미 다이는, 노출되는 제1 상단 표면과, 상기 밀봉재의 상부에 의해 덮인 제2 상단 표면을 포함하는 것인, 방법.
실시예 6. 실시예 5에 있어서, 상기 쏘잉 후에, 상기 밀봉재의 상부의 평면도에서, 상기 밀봉재의 상부는 길이 및 이 길이보다 작은 폭을 가지며, 상기 폭은 50 ㎛보다 큰 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 더미 다이는 실리콘을 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 평탄화 프로세스는, 상기 제3 패키지 컴포넌트가 더 노출될 때까지 수행되는 것인, 방법.
실시예 9. 방법에 있어서,
제1 패키지 컴포넌트를 제2 패키지 컴포넌트에 본딩하는 단계 - 상기 제1 패키지 컴포넌트는 디바이스 다이를 포함함 -;
더미 다이를 상기 제2 패키지 컴포넌트에 부착하는 단계 - 상기 더미 다이는 리 세스(recess)를 포함함 -;
상기 제1 패키지 컴포넌트 및 상기 더미 다이를 밀봉재 내에 캡슐화하는 단계 - 상기 밀봉재는 상기 리세스를 충전하는 부분을 포함함 -; 및
상기 패키지를 형성하도록 블레이드(blade)를 사용해 싱귤레이션(singulation) 프로세스를 수행하는 단계
를 포함하고, 상기 패키지는 상기 제1 패키지 컴포넌트, 상기 제2 패키지 컴포넌트의 일부분, 및 상기 더미 다이의 일부분을 포함하며, 상기 블레이드는 상기 리세스 내의 상기 밀봉재의 부분을 컷 스루(cut through)하는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 리세스 내의 상기 밀봉재의 부분은 두 부분들로 절단되는 것인, 방법.
실시예 11. 실시예 9에 있어서, 상기 리세스는 길이 방향으로 세장(elongate)되고, 상기 블레이드는 상기 길이 방향을 따라 절단하는 것인, 방법,
실시예 12. 실시예 9에 있어서, 상기 캡슐화 후에 그리고 상기 싱귤레이션 프로세스 전에, 상기 더미 다이의 표면을 노출시키기 위해 평탄화 프로세스를 수행하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 9에 있어서, 상기 리세스 내에서 상기 블레이드에 의해 컷 스루되는 상기 밀봉재의 부분은, 5 ㎛와 600 ㎛ 사이의 범위의 두께를 갖는 것인, 방법.
실시예 14. 실시예 9에 있어서, 상기 싱귤레이션 프로세스 후에, 상기 리세스 내의 상기 밀봉재의 부분은 상기 패키지 내에 잔여 부분을 가지며, 상기 밀봉재의 잔여 부분은 60 ㎛와 500 ㎛ 사이의 범위의 폭을 갖는 것인, 방법.
실시예 15. 실시예 9에 있어서, 상기 싱귤레이션 프로세스가 수행될 때, 상기 제1 패키지 컴포넌트는 상기 밀봉재를 통해 노출되는 것인, 방법.
실시예 16. 집적 회로의 패키지에 있어서,
제1 패키지 컴포넌트;
상기 제1 패키지 컴포넌트 위에 있고 이에 본딩된 제2 패키지 컴포넌트;
상기 제1 패키지 컴포넌트 위에 있고 이에 부착된 더미 다이 - 상기 더미 다이는 제1 상단 표면, 및 상기 제1 상단 표면보다 낮은 제2 상단 표면을 가짐 -; 및
내부에 상기 더미 다이를 캡슐화하는 밀봉재
를 포함하고, 상기 밀봉재는 상기 더미 더미 다이의 제2 상단 표면과 중첩되는 제1 부분을 포함하고, 상기 더미 다이의 제1 상단 표면은 상기 밀봉재를 통해 노출되는 것인, 집적 회로의 패키지.
실시예 17. 실시예 16에 있어서, 상기 제2 상단 표면은 상기 패키지의 에지까지 연장되는 것인, 집적 회로의 패키지.
실시예 18. 실시예 16에 있어서, 상기 패키지의 측벽은 상기 더미 다이의 측벽을 포함하는 것인, 집적 회로의 패키지.
실시예 19. 실시예 16에 있어서, 상기 밀봉재는 상기 더미 다이와 상기 제1 패키지 컴포넌트 사이의 제2 부분을 더 포함하는 것인, 집적 회로의 패키지.
실시예 20. 실시예 16에 있어서, 상기 제1 패키지 컴포넌트 위에서 이에 본딩되는 제3 패키지 컴포넌트를 더 포함하고, 상기 패키지의 평면도에서, 상기 더미 다이는 길이 방향을 가지며,
상기 더미 다이의 제1 단부로부터 시작하여 상기 길이 방향에 수직인 제1 직선은 제2 패키지 컴포넌트를 가로 지르고,
상기 더미 다이의 제2 단부로부터 시작하여 상기 길이 방향에 수직인 제2 직선은 상기 제3 패키지 컴포넌트를 가로 지르는 것인, 집적 회로의 패키지.

Claims (10)

  1. 방법에 있어서,
    제2 패키지 컴포넌트를 제1 패키지 컴포넌트에 본딩하는 단계;
    제3 패키지 컴포넌트를 상기 제1 패키지 컴포넌트에 본딩하는 단계;
    더미 다이(dummy die)를 상기 제1 패키지 컴포넌트에 부착하는 단계;
    상기 제2 패키지 컴포넌트, 상기 제3 패키지 컴포넌트, 및 상기 더미 다이를 밀봉재(encapsulant)에 캡슐화하는 단계;
    상기 제2 패키지 컴포넌트의 상단 표면을 상기 밀봉재의 상단 표면과 수평이 되게(level) 하도록 평탄화 프로세스를 수행하는 단계 - 상기 평탄화 프로세스 후에, 상기 밀봉재의 상부는 상기 더미 다이와 중첩됨 - ; 및
    상기 더미 다이를 제1 더미 다이 부분 및 제2 더미 다이 부분으로 분리하도록 상기 더미 다이를 쏘잉-스루(sawing-through)하는 단계 - 상기 밀봉재의 상부가 쏘잉-스루됨 -
    를 포함하고,
    상기 더미 다이 및 상기 밀봉재의 상부가 쏘잉-스루될 때, 상기 더미 다이는, 노출되는 제1 상단 표면과, 상기 밀봉재의 상부에 의해 덮인 제2 상단 표면을 포함하는 것인, 방법.
  2. 제1항에 있어서, 상기 제2 패키지 컴포넌트와 상기 제3 패키지 컴포넌트는 공간에 의해 서로 이격되고, 상기 더미 다이는,
    상기 공간 내의 제1 부분; 및
    상기 공간의 대향 측부 상의 제2 부분을 포함하는 것인, 방법.
  3. 삭제
  4. 삭제
  5. 방법에 있어서,
    제1 패키지 컴포넌트를 제2 패키지 컴포넌트에 본딩하는 단계 - 상기 제1 패키지 컴포넌트는 디바이스 다이를 포함함 - ;
    더미 다이를 상기 제2 패키지 컴포넌트에 부착하는 단계 - 상기 더미 다이는 리세스(recess)를 포함함 - ;
    상기 제1 패키지 컴포넌트 및 상기 더미 다이를 밀봉재 내에 캡슐화하는 단계 - 상기 밀봉재는 상기 리세스를 충전하는 부분을 포함함 - ; 및
    상기 패키지를 형성하도록 블레이드(blade)를 사용해 싱귤레이션(singulation) 프로세스를 수행하는 단계
    를 포함하고,
    상기 패키지는 상기 제1 패키지 컴포넌트, 상기 제2 패키지 컴포넌트의 일부분, 및 상기 더미 다이의 일부분을 포함하며, 상기 블레이드는 상기 리세스 내의 상기 밀봉재의 부분을 컷 스루(cut through)하는 것인, 방법.
  6. 집적 회로의 패키지에 있어서,
    제1 패키지 컴포넌트;
    상기 제1 패키지 컴포넌트 위에 있고 이에 본딩된 제2 패키지 컴포넌트;
    상기 제1 패키지 컴포넌트 위에 있고 이에 부착된 더미 다이 - 상기 더미 다이는 제1 상단 표면, 및 상기 제1 상단 표면보다 낮은 제2 상단 표면을 가짐 - ; 및
    내부에 상기 더미 다이를 캡슐화하는 밀봉재
    를 포함하고,
    상기 밀봉재는 상기 더미 다이의 제2 상단 표면과 중첩되는 제1 부분을 포함하고, 상기 더미 다이의 제1 상단 표면은 상기 밀봉재를 통해 노출되는 것인, 집적 회로의 패키지.
  7. 제6항에 있어서, 상기 제2 상단 표면은 상기 패키지의 에지까지 연장되는 것인, 집적 회로의 패키지.
  8. 제6항에 있어서, 상기 패키지의 측벽은 상기 더미 다이의 측벽을 포함하는 것인, 집적 회로의 패키지.
  9. 제6항에 있어서, 상기 밀봉재는 상기 더미 다이와 상기 제1 패키지 컴포넌트 사이의 제2 부분을 더 포함하는 것인, 집적 회로의 패키지.
  10. 제6항에 있어서, 상기 제1 패키지 컴포넌트 위에서 이에 본딩되는 제3 패키지 컴포넌트를 더 포함하고, 상기 패키지의 평면도에서, 상기 더미 다이는 길이 방향을 가지며,
    상기 더미 다이의 제1 단부로부터 시작하여 상기 길이 방향에 수직인 제1 직선은 제2 패키지 컴포넌트를 가로 지르고,
    상기 더미 다이의 제2 단부로부터 시작하여 상기 길이 방향에 수직인 제2 직선은 상기 제3 패키지 컴포넌트를 가로 지르는 것인, 집적 회로의 패키지.
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