TW201931444A - 中段製程自對準直接圖案接觸窗 - Google Patents

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Abstract

本發明關於半導體結構，特別是關於中段製程自對準直接圖案接觸窗及製造方法。本文所述的結構包含：具有一金屬化及源極/汲極區域的至少一閘極結構；分別與源極/汲極區域電性連接一源極/汲極接觸；以及一接觸結構，具有分別與源極/汲極接觸及至少一閘極結構的金屬化電性連接的一凹入輪廓。

Description

中段製程自對準直接圖案接觸窗
本發明關於半導體結構，特別是關於中段製程自對準直接圖案接觸窗(self-aligned direct pattern contact)及製造方法。
由於關鍵尺寸(critical dimension，CD)縮放和製程能力，後段製程(back end of the line，BEOL)及中段製程(middle of the line，MOL)金屬化在先進技術節點中變得更具挑戰性。舉例來說，隨著設計積體電路(integrated circuit，IC)晶片技術的進步，IC晶片需要變得越來越小，這反過來又帶來了例如接觸與閘極結構短路的問題。更特別地，在這樣尺度的結構中，在汲極/源極區域的接觸與閘極結構的金屬化本身之間可能發生短路。
舉例來說，由於圖案化製程的光罩步驟中的重疊或未對準問題，可能發生汲極/源極區域的接觸與閘極結構的金屬化之間的短路。作為另一個例子，用以形成到汲極及/或源極接觸的互連(接觸窗)的蝕刻製程可能腐蝕閘極結構的側壁，而暴露了閘極結構的金屬化本身。在隨後的金屬化製程中，用以形成接觸結構的金屬材料可能接著電性地接觸閘極結構的金屬化，從而導致短路。
元件縮放的其他問題包含例如對源極和汲極接觸的金屬化或其他金屬化，需要在等效於一接觸式多間距(contacted poly pitch，cpp)的 接觸空間處的尖端到尖端的組態(tip-to-tip configuration)。這需要金屬延伸通過接觸來保持產量：然而，由於額外的佈線運行，這種延伸會損害縮放並增加額外的寄生電容。此外，作為潛在的替代方案，超級通孔結構(super via structure)整合非常困難，需要額外的製造程序，可能還會損害縮放。至於後者，超級通孔結構需要大橫截面的通孔(開口)，以確保金屬材料可充分地填充超級通孔結構，而不會形成氣隙，這會顯著影響寄生電容和電阻，因為需要額外的金屬材料。
在本發明的一態樣中，一結構包含：具有一金屬化及源極/汲極區域的至少一閘極結構；分別與源極/汲極區域電性連接一源極/汲極接觸；以及一接觸結構，具有分別與源極/汲極接觸及至少一閘極結構的金屬化電性連接的一凹入輪廓(re-entrant profile)。
在本發明的一態樣中，一結構包含：複數個閘極結構，其每一者包含一金屬化及源極/汲極區域；複數個源極/汲極接觸，其與複數個閘極結構的源極/汲極區域電性連接；第一組接觸結構，其具有與複數個源極/汲極接觸中的選定源極/汲極接觸電性連接的一凹入輪廓；第二組接觸結構，其具有與複數個閘極結構中的選定閘極結構的金屬化電性連接的一凹入輪廓；以及金屬佈線特徵，其與複數個接觸結構中第一組及第二組中的選定者的側壁電性連接。
在本發明的一態樣中，一方法包含：形成複數個閘極結構，其每一者包含一金屬化及源極/汲極區域；形成複數個源極/汲極接觸，其與複數個閘極結構的源極/汲極區域電性連接；以及以單一金屬化形成一組接觸結構，其具有與複數個源極/汲極接觸中的選定源極/汲極接觸以及與複數個閘極結構中的選定閘極結構的金屬化電性連接的一凹入輪廓。
10‧‧‧MOL結構
10’‧‧‧結構
10”‧‧‧結構
12‧‧‧閘極結構
12a‧‧‧閘極結構
12’a‧‧‧閘極結構
14‧‧‧接觸
14a‧‧‧源極/汲極接觸
14’a‧‧‧源極/汲極接觸
14”a‧‧‧源極/汲極接觸
16‧‧‧基板
18‧‧‧間隙壁
20‧‧‧覆蓋材料
22‧‧‧覆蓋材料
24‧‧‧平坦化材料
24a‧‧‧平坦化材料
26‧‧‧開口
26’‧‧‧凹陷區域
28‧‧‧開口
28’‧‧‧凹陷區域
30‧‧‧金屬材料
30’‧‧‧襯層/阻障層
32‧‧‧硬式光罩材料
34‧‧‧接觸窗
34a‧‧‧接觸窗
36‧‧‧接觸窗
36’‧‧‧佈線層
36a‧‧‧接觸窗
38‧‧‧層間介電材料
38’‧‧‧層間介電材料
40‧‧‧蝕刻塊材料
42‧‧‧微影堆疊
42a‧‧‧開口
42b‧‧‧開口
42c‧‧‧開口
44a‧‧‧佈線結構
44b‧‧‧佈線結構
44c‧‧‧佈線結構
46‧‧‧通孔互連結構
48‧‧‧金屬佈線結構
50‧‧‧介電材料
52‧‧‧超級通孔結構
54‧‧‧氣隙
56‧‧‧互連結構
58‧‧‧互連結構
100‧‧‧虛線框
M0‧‧‧金屬層
在下面的詳細描述中，將透過本發明的範例性具體實施例的非限制性範例、參考所提到的複數個圖式來描述本發明。
圖1顯示根據本發明態樣的中段製程(MOL)結構及相應的製造程序；圖2顯示根據本發明態樣的在所選源極/汲極接觸區域上的凹陷區域及其他特徵及相應的製造程序；圖3顯示根據本發明態樣的在所選閘極結構上的凹陷區域及其他特徵及相應的製造程序；圖4顯示根據本發明態樣的在所選源極/汲極區域及閘極結構的凹陷區域中的金屬化及其他特徵及相應的製造程序；圖5顯示根據本發明態樣的具有凹入輪廓(例如金屬化的圖案化)的接觸窗及其他特徵及相應的製造程序；圖6顯示根據本發明態樣的有關接觸窗的層間介電材料及其他特徵及相應的製造程序；圖7顯示根據本發明態樣的在層間介電材料的上層中開口及其他特徵及相應的製造程序；圖8顯示根據本發明態樣的在上層層間介電材料的開口中的金屬佈線結構及其他特徵及相應的製造程序；圖9顯示根據本發明態樣的與凹入輪廓接觸窗接觸的通孔及上層金屬佈線結構及其他特徵及相應的製造程序；圖10顯示根據本發明其他態樣的具有凹入輪廓接觸窗及氣隙的不同組態/配置及其他特徵及相應的製造程序；以及圖11顯示根據本發明其他態樣的具有凹入輪廓接觸窗的不同組態/配置及其他特徵及相應的製造程序。
本發明關於半導體結構，特別是關於中段製程(MOL)自對準直接圖案接觸窗及製造方法。更特別地，本發明關於具有單個金屬層接觸平面的整合方案的MOL自對準直接圖案接觸窗。有利地，在具體實施例中，整合方案能夠實現超級通孔和多用途構造，例如接觸窗、互連等，而不會對佈線結構(例如，金屬佈線接觸和互連結構)的電阻或電容產生負面影響，且不會損害縮放比例。
在具體實施例中，本文所揭露的整合方案實現了不會損害金屬填充和電阻的MOL接觸窗的凹入輪廓，同時也針對產量及製程變化提供了更強大的整合(與傳統製程相比)。接觸窗的凹入輪廓也不會影響IC縮放比例。此外，本文所揭露的整合方案實現了金屬至通孔負外殼。有利地，金屬至通孔負外殼(negative enclosure)不會影響接觸電阻或產量或影響縮放比例，同時也放寬尖端到尖端(tip-to-tip)的要求。金屬至通孔負外殼的金屬也將為寄生電容降低提供最佳解決方案，而無需額外的佈線運行。
此外，本文所揭露的整合方案將實現超級類通孔結構整合，這避免了使用小金屬島，進而避免了尖端到尖端的緊密情況，不會損害金屬填充和電阻，並且還降低了第一金屬層上的胞內金屬層使用(intra-cell metal level usage)。超級類通孔結構整合方案(super via-like structure integration scheme)也提供了到上部金屬層的快速逃逸路徑，具有有限的RC衝擊。此外，本文所揭露的整合方案使得互連級能夠以尖端到尖端的組態從相對側連接到閘極接觸(PC)或矽化物接觸(TS)，以使接觸間隔小到一個接觸式多間距(cpp)。
在更特別的具體實施例中，本文描述的結構包含單一金屬層以實現MOL互連結構。局部互連結構及/或接觸窗可具有凹入輪廓。封裝層(覆蓋材料)允許接觸窗(互連結構)大於元件端子，而不會與相鄰的元件端子短路。接觸窗及/或互連結構(在單一佈線平面上連接)也足夠高，使得頂 表面直接連接到下一級接觸窗或通孔，即接觸窗可從源極/汲極接觸延伸到下一級佈線層(wiring layer)。此外，互連整合方案形成側壁連接(在單一佈線平面中)到下一級接觸窗或通孔(在單一佈線平面上)，以確保足夠的連接，儘管有部分重疊和製程變化。另外，部分重疊允許互連的兩次運行以尖端到尖端的組態從相對側連接到元件端子，以使接觸間隔小到一個接觸式多間距(cpp)。在另外的具體實施例中，用於不同元件端子的互連結構及/或接觸窗可一起金屬化，而連接到接觸窗的互連層以橫向定位來設置，使得互連層可與接觸窗處於同一平面中。
圖1顯示了根據本發明態樣的MOL結構和相應的製造程序。特別地，MOL結構10包含複數個閘極結構12和接觸(例如，源極和汲極接觸)14，其每一者形成於基板16上。在具體實施例中，閘極結構12可為使用本領域中已知的替代金屬閘極製程所製造的替代金屬閘極結構。在非限制性的說明性範例中，閘極結構12可包含沉積在高k閘極介電材料上的任何適當的功函數金屬。在具體實施例中，舉例來說，高k介電閘極材料可為鉿基介電質(hafnium based dielectric)。在其他範例中，高k介電材料包含但不限於：Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3、及包含其多層的組合。
接觸14可例如為鎢材料，其形成於閘極結構12的源極及汲極區域的矽化物區域上。由於矽化物區域的形成為熟此技藝者所習知，所以不需進一步的解釋來描述這些製程以使熟此技藝者無需過多實驗即可實施本發明。在具體實施例中，可在沉積用於接觸14的材料之前沉積襯層(liner)或阻障層(barrier)。
仍參考圖1，閘極結構12和接觸14藉由間隙壁18彼此分開。可使用傳統的沉積和蝕刻製程由任何間隙壁材料(例如氮化物)來製造間隙壁18。舉例來說，可在偽閘極結構的側壁上沉積間隙壁材料，然後進行方向性蝕刻製程，例如異向性蝕刻製程。閘極結構12和接觸14都包含分別沉 積在其頂表面上的覆蓋材料(封裝層(encapsulation layer))20、22。在具體實施例中，閘極結構12上的覆蓋材料20和接觸14上的覆蓋材料22可為不同的材料。例如，閘極結構12上的覆蓋材料20可為氮化物材料；而接觸14上的覆蓋材料22可為氧化物材料，但這並非限制性特徵。應理解到，覆蓋材料將避免在隨後的接觸形成製程期間發生短路。
現在熟此技藝者應理解到，圖1所示的結構(及本文中的其他結構)可使用多種不同的工具、以多種方式來製造。然而，一般而言，使用方法和工具係用以形成尺寸在微米及奈米尺度的結構。用以製造圖1的結構的方法(即技術)係建立於晶圓上並實現於由光學微影製程所圖案化的材料薄膜中。特別地，圖1的結構的製造使用三個基本的建構部分：(i)在基板上沉積材料的薄膜，(ii)藉由光學微影成像在薄膜頂部施加圖案化光罩，以及(iii)對光罩選擇性地蝕刻薄膜。
圖2顯示形成於圖1的結構上的平坦化材料24。特別地，平坦化材料24包含例如在圖1的覆蓋材料20、22和間隙壁18上形成的有機平坦化層(organic planarization layer，OPL)。平坦化材料24進行微影和蝕刻製程，以形成與選定接觸14a對準的開口26。
仍參考圖2，在具體實施例中，使用具有選擇性化學反應(例如RIE)的蝕刻製程來移除選定接觸14a上的覆蓋材料22，從而形成凹陷區域26'。凹陷區域26'將形成接觸開口，其暴露選定接觸14a的材料。需注意到，導致閘極部分暴露的開口26的任何重疊問題將不會造成閘極結構12的覆蓋材料20在蝕刻製程期間被腐蝕或移除。這是由於用於閘極結構12和接觸14的不同的覆蓋材料。接著，可藉由傳統的剝除製程來移除阻劑和平坦化材料24。
在圖3中，在覆蓋材料20、22、間隙壁18上以及在凹陷區域26'內形成另一平坦化材料24a(例如有機平坦化層(OPL))。接著，對平坦化材料24a進行微影和蝕刻製程，以形成與選定閘極12a對準的開口28，其使用與 參照圖2所述的類似方式。使用具有選擇性化學反應(例如RIE)的蝕刻製程來移除選定閘極結構12a上的覆蓋材料20，從而形成凹陷區域28'，例如暴露選定閘極結構12a的閘極材料的接觸開口。同樣地，由於用於閘極結構12和接觸14的不同的覆蓋材料，開口28的任何重疊問題將不會導致接觸14的覆蓋材料22的腐蝕或移除。接著，可藉由傳統的剝除製程來移除阻劑和平坦化材料24a。
圖4顯示在閘極結構12和接觸14上的金屬材料30的沉積。更具體地，金屬材料沉積在凹陷區域26'和28'內，例如分別用於選定源極/汲極接觸14a和閘極結構12a的接觸開口。以此方式，可在單一沉積製程中形成與選定接觸14a和閘極結構12a直接接觸的金屬化層。因此，如熟此技藝者所應理解的，藉由提供單一金屬材料30，可將用於不同元件端子(例如，源極/汲極和金屬閘極結構)的接觸窗一起金屬化。
在具體實施例中，金屬材料30可為使用毯覆式沉積製程(blanket deposition process)(例如化學氣相沉積(CVD))所沉積的鈷；然而也可使用其他金屬材料，例如釕等。金屬材料30的深度(高度)可沉積至使得在第一層的接觸或互連結構足夠高，而使接觸窗及/或互連結構的頂表面直接連接到下一級接觸窗或通孔。舉例來說，金屬材料30可沉積至約50nm至約60nm的深度；然而本文也考慮了其他尺寸。
也考慮到可在毯覆式沉積金屬材料30之前沉積襯層及/或阻障層(由元件符號30'表示)。襯層及/或阻障層30'可例如為TaN或Co，其例如由傳統沉積製程(如CVD)所沉積。在具體實施例中，在金屬材料30的毯覆式沉積製程之前，襯層及/或阻障層30'將直接沉積在所選接觸14a和閘極結構12a的暴露導電材料上。當使用毯覆式沉積製程時(與傳統的溝渠金屬化製程相比)，襯層及/或阻障層30'可直接沉積在例如所選接觸14a和閘極結構12a的暴露部分上。有利地，藉由執行這類整合方案，在隨後的金屬圖案化製程中(如圖5所示)，可直接圖案化(蝕刻)金屬材料而不受襯層/阻障層材料的 干擾，其中襯層/阻障層材料在傳統的溝渠金屬化製程中沉積在溝渠的側壁上。以此方式，在用於源極/汲極接觸的互連及/或接觸窗中，以及例如佈線層級(wiring level)的其他金屬化特徵，可藉由移除某些介面來圖案化，例如分別從接觸金屬到接觸襯層及接觸襯層到不同的金屬層。
仍參考圖4，使用傳統研磨製程(例如化學機械研磨(chemical mechanical polishing，CMP))來研磨及/或平坦化金屬材料30。在平坦化製程之後，可使用傳統的沉積和圖案化製程來沉積並圖案化單一硬式光罩材料32，如熟此技藝者已知的。在具體實施例中，將使用選定的接觸14a和閘極結構12a來圖案化硬式光罩材料32，以在單一層上形成金屬化結構，例如接觸及/或互連結構。在具體實施例中，雖然顯示以選定的接觸14a及閘極材料12a來圖案化硬式光罩材料32，但為了在後續製程中轉移這種圖案，可另外以金屬層來圖案化硬式光罩32，例如圖7的M0圖案(參見例如元件符號42a、42b、42c)，如圖10所示。
在圖5中，在使用單一圖案化的硬式光罩材料32的情況下，使用RIE製程來圖案化金屬材料30，以形成互連結構(例如接觸窗)34、36。如熟此技藝者所應理解的，藉由直接金屬圖案轉移來形成與源極/汲極區域的接觸14a直接電性接觸的接觸窗34；而藉由直接金屬圖案轉移來形成與閘極結構12a直接電性接觸的接觸窗36。有利地，藉由使用毯覆式沉積製程，接著使用直接金屬圖案化製程，現在將消除已在傳統整合中以傳統型材發展的任何金屬化問題。
如圖5所示，接觸窗34、36將具有凹入輪廓，例如倒錐形輪廓(reverse tapered profile)，其較大的尺寸與相應的閘極結構12a和源極/汲極接觸14a直接接觸。封裝層(覆蓋材料)允許接觸窗34、36比元件端子(例如閘極結構12和源極/汲極接觸14)大，而不會與相鄰的元件端子短路。此外，藉由凹入輪廓，接觸窗34、36的較大底部部分為重疊誤差/未對準提供了額外的餘裕。另外，接觸窗34、36在其頂部將具有較小的輪廓，這允許改善電 路的縮放比例。
接觸窗34、36的凹入輪廓也將提供針對產量與製程變化的更穩健整合。亦即，舉例來說，接觸窗34、36的凹入輪廓將允許互連層以尖端到尖端的組態從相對側連接到閘極接觸(PC)及/或矽化物接觸(TS)，接觸間距小到一個接觸式多間距(cpp)。在圖案化之後，可藉由傳統剝除製程移除硬式光罩。
在圖6中，層間介電材料38、38'及蝕刻塊材料40沉積在接觸窗34、36上。在具體實施例中，可使用傳統的沉積製程(例如CVD)沉積層間介電材料38、38'和蝕刻塊材料40，接著進行研磨或回蝕刻。層間介電材料38、38'可為超低k介電材料，且蝕刻塊材料40可為任何合適的阻擋材料，例如氮基阻擋材料(nitrogen based blocking material，NBLOK)。
如圖7所示，在上層層間介電材料38'上形成微影堆疊(lithographic stack)42。微影堆疊42包含例如光阻材料，其暴露於能量以形成圖案。接著，藉由傳統的蝕刻製程將圖案轉移到上層層間介電材料38'，以形成開口42a、42b、42c。如熟此技藝者所應理解的，蝕刻塊材料40將避免下層層間介電材料38的蝕刻。在具體實施例中，開口42a、42b、42c將暴露所選閘極結構12’a的所選接觸窗36a以及所選源極/汲極接觸14'a的接觸窗34a的側壁。接著，可藉由傳統蝕刻和剝除製程來移除微影堆疊42。
在圖8中，在上層層間介電材料38'的開口42a、42b、42c內沉積金屬材料，接著進行平坦化製程，例如CMP。沉積和平坦化製程將形成與所選接觸窗34a、36a的暴露側壁直接接觸的佈線結構44a、44b、44c。應理解到，佈線結構44a、44b、44c將在同一平面上，且將包括第一佈線層，例如M0，其至少藉由蝕刻塊材料40與層間介電材料38而與源極/汲極隔及閘極金屬化隔開。還應理解到，如在本文所述的任何具體實施例中，在沉積金屬材料(例如鈷帽銅)前，佈線結構(例如佈線層、互連結構等)可包含襯層，例如TaN和Co。以此方式，有可能使接觸窗和佈線結構(或互連通孔)橫向連 接(從接觸窗的側面尖端到尖端)，使得佈線結構44a、44b、44c和接觸窗36a、34a等的互連層位於同一平面內。另外，接觸窗34a之間的佈線結構44c將設置於提供上述優點的負外殼中，例如提供改善的接觸容差。
圖9顯示了根據本發明態樣的額外結構及相應製程。特別地，圖9顯示了形成在層間介電材料50中的通孔互連結構46和上層金屬佈線結構48，其與佈線結構44a、44b、44c和接觸窗34、36直接接觸。在選定源極/汲極接觸14"a上的接觸窗34、通孔互連結構46及上層金屬佈線結構48的組合將形成超級通孔結構52。
在具體實施例中，可使用傳統的沉積製程(例如CVD和CMP平面化)來沉積層間介電質材料50。可使用熟此技藝者所熟知的製程(例如雙鑲嵌製程(dual damascene process))來製造通孔互連結構46和上層金屬佈線結構48。可藉由傳統的平面化製程(例如CMP)來移除層間介電材料50上的任何殘留金屬材料。
圖10根據本發明的其他態樣顯示了不同的組態/配置/具體實施例，其中硬式光罩32用以轉移14a、12a和具有凹入輪廓接觸和氣隙54的金屬層(例如M0)的圖案，並顯示了其他特徵和相應的製造程序。在具體實施例中，氣隙54可提供於本文所示和所述的任何結構中。特別地，圖10的結構10'顯示了所選閘極結構12'a的接觸窗36a以及源極/汲極接觸14'a的接觸窗34a。在此配置中，接觸窗34a可形成以橋接一或多個閘極結構12之間的源極/汲極接觸14'a，其中閘極結構12的覆蓋材料20提供與接觸窗34a的電性隔離。
如圖10所示，氣隙54形成於選定閘極接觸窗36a和第一金屬佈線層36'與選定源極/汲極接觸窗34a和第一金屬佈線層36'之間的層間介電材料38中。在具體實施例中，氣隙54可在層間介電材料38的沉積過程中形成，這是由於在較小空間中的夾止現象，例如在接觸窗36a、34a和第一金屬佈線層36'之間。層間介電材料38也可經歷回蝕刻製程以形成平坦表面。
圖11顯示了根據本發明其他態樣的具有凹入輪廓接觸的不同組態/配置及其他特徵以及相應的製造程序。特別地，圖11的結構10”顯示所選閘極結構12'a的接觸窗36a和源極/汲極接觸14'a、14"a的接觸窗34a。在此配置中，應理解到，接觸窗34a、36a將在同一平面上，且當金屬化沒有連接到源極/汲極或閘極金屬化時，可包含第一佈線層M0，例如佈線結構36’。具有接觸窗34a、36a的佈線結構36'也可使用如本文所述的單一金屬化製程來形成。然而，佈線結構36'可藉由在這些相應結構上的相應覆蓋材料20、22而與源極/汲極和閘極金屬化分離。
在具體實施例中，通孔互連結構46和上層金屬佈線結構48形成於層間介電材料50中，與接觸窗34、34a、36、36a和佈線層36'直接接觸。在選定的源極/汲極接觸14"a上的接觸窗34a、通孔互連結構46和上層金屬佈線結構48的組合將形成超級通孔結構52。此外，用於所選閘極結構12的接觸窗36a’、通孔互連結構46和上層金屬佈線結構48的組合將形成局部互連結構56。類似地，佈線結構36'和一對通孔互連結構46和上層金屬佈線結構48的組合將形成一局部互連結構58。應進一步注意，結構34和36a能夠分別與源極/汲極接觸和閘極接觸連接，而不會分別與閘極接觸和源極/汲極接觸發生短路。類似地，結構36'實現內部佈線層級而不會與閘極或源極/汲極接觸短路，這不是對結構的詳盡描述(類似於圖9)。
在圖11中，應理解到，如虛線框100所示，接觸窗34、34a、36、36a和佈線層36'現在僅用單個金屬化步驟實現(在下層金屬層，例如金屬層M0)。此外，如圖4所示，本文中的製程(例如使用毯覆式沉積製程)，在特徵(例如接觸窗34、34a、36、36a及佈線層36')的底部僅有一襯層或阻障層30'，從而抑制所有介面(在上部特徵或側壁中從接觸到金屬線的襯層和阻障層)。此外，在本文所述的製程中，在第一金屬化層的佈線結構下方沒有層間介電材料或超低k介電材料，例如虛線框100所示。此外，在第一層上的閘極接觸、源極/汲極接觸及佈線結構(例如接觸窗34、34a、36、36a和佈線 層36')在單一結構中合併在一起。
上述方法用於積體電路晶片的製造。所產生的積體電路晶片可由製造者以原始晶片的形式(即作為具有多個未封裝晶片的單晶圓)作為裸晶粒分送、或以封裝形式分送。在後者情況中，晶片安裝於單一晶片封裝(例如塑料載體，具有固定至主機板或其他更高階載體的引線)中或安裝於多晶片封裝(如具有表面內連線或埋層內連線的其中一或兩者的陶瓷載體)中。在任何情況下，晶片接著與其他晶片、離散電路元件及/或其他信號處理裝置整合為(a)中間產品(例如主機板)、或(b)終端產品的部分。終端產品可為包含積體電路晶片的任何產品，其範圍從玩具到其他低端應用到具有顯示器、鍵盤或其他輸入裝置、及中央處理器的高級電腦產品。
已出於說明目的提出本發明的各種具體實施例的描述，但其並不意圖為詳盡的或受限於所揭露的具體實施例。在不偏離所述具體實施例的範疇及精神下，許多修改及變化對熟此技藝者而言是明顯的。本文所使用的術語係選擇以最佳地解釋具體實施例的原理、實際應用或針對市場上所發現技術的技術改良、或使其他熟此技藝者能夠理解本文所揭露的具體實施例。

Claims (20)

  1. 一種結構，包含：至少一閘極結構，其具有一金屬化及多個源極/汲極區域；一源極/汲極接觸，其分別與該等源極/汲極區域電性連接；以及一接觸結構，具有分別與該源極/汲極接觸及該至少一閘極結構的該金屬化電性連接的一凹入輪廓。
  2. 如申請專利範圍第1項所述的結構，其中該凹入輪廓為一倒錐形分佈，其具有與該源極/汲極接觸及該至少一閘極結構的該金屬化電性連接的一較大橫截面部分及在其一頂部部分的一較小橫截面部分。
  3. 如申請專利範圍第2項所述的結構，其中：該至少一閘極結構為複數個閘極結構；該接觸結構為與所選多個源極/汲極接觸及所選多個閘極結構的該金屬化電性連接的複數個接觸結構；以及多個覆蓋材料，其設置於剩餘的多個源極/汲極接觸及該等閘極結構的一頂部。
  4. 如申請專利範圍第3項所述的結構，其中該等覆蓋材料將該複數個接觸結構與該等剩餘的源極/汲極接觸及該等閘極結構電性地隔離，並允許該複數個接觸結構大於該等所選源極/汲極接觸及該等所選閘極結構的該金屬化。
  5. 如申請專利範圍第3項所述的結構，其中該複數個接觸結構被一起金屬化，用於與該等所選源極/汲極接觸及該等所選閘極結構的該金屬化的電性連接。
  6. 如申請專利範圍第3項所述的結構，更包含與該複數個接觸結構中的多個選定者的多個側壁電性連接的多個金屬佈線特徵，其中該等金屬佈線特徵和該複數個接觸結構中的該等選定者在一相同的佈線層級上在一橫向方向上尖端到尖端連接(tip-to-tip connection)。
  7. 如申請專利範圍第3項所述的結構，更包含在與該複數個接觸相同的一平面處的多個金屬佈線特徵，其中該等金屬佈線特徵係設置於一下佈線層處且藉由相應的覆蓋材料與該複數個閘極結構的該金屬化及該等源極/汲極接觸電性隔離。
  8. 如申請專利範圍第7項所述的結構，其中該等金屬佈線特徵及該複數個接觸合併成由一單個金屬化層所形成的單個構造。
  9. 如申請專利範圍第6項所述的結構，其中該等金屬佈線特徵位於與該等源極/汲極接觸電性連接的多個選定接觸結構之間的一負外殼中。
  10. 如申請專利範圍第3項所述的結構，更包含形成於多個所選接觸結構之間的多個氣隙。
  11. 如申請專利範圍第1項所述的結構，其中該接觸結構及一額外的通孔接觸及佈線結構形成與源極/汲極接觸或一閘極接觸中的至少一個接觸的一超級通孔。
  12. 一種結構，包含：複數個閘極結構，其每一者包含一金屬化及多個源極/汲極區域；複數個源極/汲極接觸，其與該複數個閘極結構的該等源極/汲極區域電性連接；一第一組接觸結構，其具有與該複數個源極/汲極接觸中的多個選定源極/汲極接觸電性連接的一凹入輪廓；一第二組接觸結構，其具有與該複數個閘極結構中的多個選定閘極結構的金屬化電性連接的一凹入輪廓；以及多個金屬佈線特徵，其與該複數個接觸結構中該第一組及該第二組中的多個選定者的多個側壁電性連接。
  13. 如申請專利範圍第12項所述的結構，其中該等金屬佈線特徵和該複數個接觸結構中的該第一組及該第二組中的該等選定者在一相同的佈線平面上在一橫向方向上尖端到尖端連接。
  14. 如申請專利範圍第12項所述的結構，其中該複數個接觸結構中的該第一組及該第二組為自對準直接圖案接觸窗。
  15. 如申請專利範圍第12項所述的結構，其中該複數個接觸結構中的該第一組及該第二組被金屬化在一起，用於與該等所選源極/汲極接觸及該等所選閘極結構的該金屬化的電性連接。
  16. 如申請專利範圍第12項所述的結構，其中該等金屬佈線特徵的其中至少一者位於在該第一組接觸結構中的多個所選接觸結構之間的一負外殼中，其中該金屬佈線與該第一組接觸與該第二組接觸一起金屬化。
  17. 如申請專利範圍第12項所述的結構，其中該凹入輪廓為一倒錐形分佈，其具有與該等選定源極/汲極接觸及該複數個閘極結構中的該等選定閘極結構的該金屬化電性連接的一較大橫截面部分。
  18. 如申請專利範圍第17項所述的結構，更包含在該等源極/汲極接觸及該等閘極結構的該金屬化上的覆蓋材料，其與該第一組接觸結構及該第二組接觸結構沒有電性連接，其中該覆蓋材料提供與該第一組接觸結構與該第二組接觸結構的電性隔離。
  19. 如申請專利範圍第12項所述的結構，其中該接觸結構及一額外的通孔接觸及佈線結構形成與該源極/汲極接觸或一閘極接觸接觸的一超級通孔。
  20. 一種方法，包含：形成複數個閘極結構，其每一者包含一金屬化及多個源極/汲極區域；形成複數個源極/汲極接觸，其與該複數個閘極結構的該等源極/汲極區域電性連接；以及以一單一金屬化形成一組接觸結構，其具有與該複數個源極/汲極接觸中的多個選定源極/汲極接觸以及與該複數個閘極結構中的多個選定閘極結構的金屬化電性連接的一凹入輪廓。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767541B (zh) * 2020-02-21 2022-06-11 台灣積體電路製造股份有限公司 積體電路及其製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11342227B2 (en) 2020-03-27 2022-05-24 Intel Corporation Stacked transistor structures with asymmetrical terminal interconnects
US11264326B2 (en) * 2020-05-29 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact via formation
US11682617B2 (en) * 2020-12-22 2023-06-20 International Business Machines Corporation High aspect ratio vias for integrated circuits
US20220415792A1 (en) * 2021-06-24 2022-12-29 Intel Corporation Inverse taper via to self-aligned gate contact

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592352A (ja) * 1982-06-28 1984-01-07 Toshiba Corp 半導体装置の製造方法
US5780337A (en) * 1996-09-23 1998-07-14 United Microelectronics Corporation Method of fabricating a bit line of a dynamic random access memory
US6917109B2 (en) * 2002-11-15 2005-07-12 United Micorelectronics, Corp. Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device
US7217626B2 (en) * 2004-07-26 2007-05-15 Texas Instruments Incorporated Transistor fabrication methods using dual sidewall spacers
US7772064B2 (en) * 2007-03-05 2010-08-10 United Microelectronics Corp. Method of fabricating self-aligned contact
US7652335B2 (en) * 2007-10-17 2010-01-26 Toshiba America Electronics Components, Inc. Reversely tapered contact structure compatible with dual stress liner process
KR20090038972A (ko) * 2007-10-17 2009-04-22 삼성전자주식회사 콘택홀 형성방법 및 그를 이용한 반도체 메모리소자의제조방법
US8614143B2 (en) * 2008-12-03 2013-12-24 Texas Instruments Incorporated Simultaneous via and trench patterning using different etch rates
JP2015060918A (ja) * 2013-09-18 2015-03-30 株式会社東芝 半導体装置
KR102174144B1 (ko) * 2014-12-03 2020-11-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9799575B2 (en) * 2015-12-16 2017-10-24 Pdf Solutions, Inc. Integrated circuit containing DOEs of NCEM-enabled fill cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI767541B (zh) * 2020-02-21 2022-06-11 台灣積體電路製造股份有限公司 積體電路及其製造方法

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