TWI767541B - 積體電路及其製造方法 - Google Patents

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TWI767541B TW110103442A TW110103442A TWI767541B TW I767541 B TWI767541 B TW I767541B TW 110103442 A TW110103442 A TW 110103442A TW 110103442 A TW110103442 A TW 110103442A TW I767541 B TWI767541 B TW I767541B
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薛婉容
趙高毅
王美勻
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Abstract

本揭露的各種實施例提供一種用於將接點（contact）連接至閘極電極的先介層孔（via-first）製程。在一些實施例中，形成一接點，其穿過第一層間介電（, ILD）層延伸至與閘極電極分界的源極/汲極區。沉積一蝕刻停止層（ESL）而覆蓋第一層間介電（ILD）層及接點，且沉積一第二層間介電（ILD）層而覆蓋蝕刻停止層（ESL）。對第一及第二層間介電（ILD）層及蝕刻停止層進行一第一蝕刻，以形成露出閘極電極的一第一開口。對第二層間介電（ILD）層及蝕刻停止層進行一連串蝕刻，以形成位於接點上方並與第一開口重疊的一第二開口，使第二開口的底部由接點向下傾斜至第一開口。形成一閘極至接點（GC）結構而填充第一及第二開口。

Description

積體電路及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種積體電路及其製造方法。
積體電路（IC）製造業在過去幾十年中經歷了指數級的成長。 隨著積體電路的發展，功能密度（例如，每個晶片面積的內連接裝置數量）增加了，而特徵部件尺寸卻減少了 。為了繼續提高功能密度而採用的技術之一為中段（middle-of-the-line, MOL）製程。中段（MOL）製程為前段（front-end-of-line, FEOL）製程及後段（back-end-of-line, BEOL）製程之間所進行的，並形成中段（MOL）內連接結構，其提供裝置之間的區域佈線。可形成高密度中段（MOL）內連接結構，減輕後段（BEOL）製程期間不足佈線資源的耗損。
一種積體電路，包括：一基底；一源極/汲極區，位於基底的一頂部上並嵌入頂部內；一閘極電極位於基底上方並與源極/汲極區分界；一第一層位接點，位於源極/汲極區上方，並與其電性耦接；一第二層位接點，位於第一層位接點及閘極電極上方；以及一閘極介層連接，由第二層位接點延伸至閘極電極，其中第二層位接點的一下表面由第一層位接點向下傾斜至閘極介層連接。
一種積體電路，包括：一基底；一裝置，位於基底上方且包括一閘極電極，其中基底至少局部定義出裝置的一主動區（AR）；一主動區（AR）接點，自主動區（AR）沿閘極電極的一側壁延伸至高於閘極電極的一上表面的主動區（AR）接點的一上表面；以及一閘極至接點（GC）結構，位於主動區（AR）接點及閘極電極上方，其中閘極至接點（GC）結構由閘極電極的上表面延伸至主動區（AR）接點的上表面，閘極至接點（GC）結構定義出一閘極介層連接，其延伸至閘極電極的上表面並與主動區（AR）接點隔開，且其中閘極至接點（GC）結構具有一寬度，其由閘極介層連接的一頂部持續增加至主動區（AR）接點的上表面。
一種積體電路之製造方法，包括：形成一主動區（AR）接點延伸穿過一第一層間介電（ILD）層至一半導體裝置的一主動區（AR）；沉積一蝕刻停止層（ESL）及一第二層間介電（ILD）層而覆蓋第一層間介電（ILD）層及主動區（AR）接點，其中蝕刻停止層（ESL）位於第一與第二層間介電（ILD）層之間；對蝕刻停止層（ESL）及第一及第二層間介電（ILD）層進行一第一蝕刻，以形成露出半導體裝置的閘極電極的一第一開口。對第二層間介電（ILD）層進行一第二蝕刻，且其止於蝕刻停止層（ESL）上，以形成一第二開口位於主動區（AR）接點上，且與第一開口重疊；經由第二開口對蝕刻停止層（ESL）進行一第三蝕刻，以露出主動區（AR）接點，其中第三蝕刻將第二開口的底部由主動區（AR）接點向下傾斜至第一開口；以及形成一閘極至接點（GC）結構而填充第一及第二開口，並將閘極電極電性耦接至主動區（AR）接點。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如＂下方＂、＂之下＂、＂下＂、＂上方＂、＂上＂等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位（旋轉90度或其他方位）且此處所使用的空間上的相關符號同樣有相應的解釋。
在一些實施例中，積體電路（IC）包括中段（MOL）區域，其內排置主動區（AR）接點及閘極接點。主動區（AR）接點自閘極接點延伸至半導體裝置的源極/汲極區。閘極接點位於主動區（AR）接點及半導體裝置的閘極電極上方並與其直接接觸。在一些實施例中，形成主動區（AR）接點及閘極接點的製程包括：1）沉積一層間介電（ILD）層而覆蓋半導體裝置；2）對層間介電（ILD）層進行第一蝕刻，以形成露出源極/汲極區的一主動區（AR）開口；3）對層間介電（ILD）層進行第二蝕刻，以形成與主動區（AR）開口重疊的一閘極開口，並露出閘極電極；4）沉積一金屬層而填充主動區（AR）開口及閘極開口；以及5）對金屬層及層間介電（ILD）層進行平坦化，直至其上表面大致平坦。主動區（AR）開口內的一部分的金屬層定義出主動區（AR）接點，而閘極開口內一部分的金屬層的定義出閘極接觸。
上述製程的一個挑戰是，在第二蝕刻期間，源極/汲極區可能露出於主動區（AR）開口內。這可能導致在第二蝕刻期間在源極/汲極區上形成氧化物。反過來，氧化物會增加主動區（AR）接點與源極/汲極區之間的接觸電阻，因而可能使積體電路（IC）的操作參數偏離規格及/或導致失敗。
上述製程的另一個挑戰是，第二蝕刻製程受到閘極開口的大量限制。閘極開口必須與主動區（AR）開口及閘極電極重疊，同時與其它閘極電極及其它主動區（AR）接點保持足夠的間距。 因此，上述製程依賴於高度的疊對控制及高度的尺寸控制。未能達到高度的疊對控制及尺寸控制，會導致由閘極接點到另一個閘極電極及/或另一個主動區（AR）接點的高漏電流及/或電性短路。 再者，未能達到高度的疊對控制及尺寸控制可能導致閘極開口未能與主動區（AR）開口重疊，因而閘極接點及主動區（AR）接點可能未能彼此電性耦接。此外，未能達到高度的疊對控制及尺寸控制，會導致閘極開口無法露出閘極電極，因而閘極接點及閘極電極可能無法彼此電性耦接。
本申請的各種實施例針對用於電性耦接主動區（AR）接點及閘極電極的先介層孔（via-first）製程，以及由先介層孔製程產生的閘極到接點（GC）結構。根據先介層孔製程的一些實施例，提供了主動區（AR）接點及閘極電極。閘極電極為半導體裝置的一部分，且位於半導體裝置的主動區（AR）上方。主動區（AR）接點穿過位於半導體裝置上方的第一層間介電（ILD）層而延伸至半導體裝置的源極/汲極區或主動區（AR）中的其它一些位置。沉積一蝕刻停止層（ESL）而覆蓋第一層間介電（ILD）層的，且沉積一第二層間介電（ILD）層而覆蓋蝕刻停止層（ESL）。對第一及第二層間介電（ILD）層及蝕刻停止層（ESL）中進行一第一蝕刻，以形成露出閘極電極的一第一開口。對第二層間介電（ILD）層進行一第二蝕刻，並停止於蝕刻停止層（ESL）上，以形成位於主動區（AR）接點上的一第二開口，並與第一開口重疊。透過第二開口對蝕刻停止層（ESL）進行第三蝕刻，以將第二開口延伸至主動區（AR）接點，並使第二開口的底部由主動區（AR）接點向下傾斜至第一開口。沉積一金屬層而填充第一及第二開口，並對金屬層的上表面及第二層間介電（ILD）層的上表面進行平坦化直至上表面大致平坦。第一開口內一部分的金屬層定義出閘極介層連接（gate via）。第二開口內一部分的金屬層定義出位於閘極連接窗上的閘極接點。閘極連接窗及閘極接點共同地定義出閘極至接點（GC）結構。
由於主動區（AR）接點在先介層孔製程之前形成，因此在形成閘極至接點（GC）結構的同時主動區（AR）並不會露出， 因而在形成閘極至接點（GC）結構的同時並不會被氧化。由於第二開口的底部由主動區（AR）接點到第一開口向下傾斜，因此第一開口的深寬比（例如，高度與寬度的比值）低，金屬層沉積於第一開口內時形成縫隙及空孔的風險較小。上述縫隙及空孔會增加由閘極接觸至閘極電極的電阻，因而會使操作參數偏離規格及/或增加功率損耗。
由於先介層孔製程於閘極介層連接上形成閘極接點，因此相較於直接在閘極電極上形成閘極接點的其他選擇性製程，疊對控制及尺寸控制會更為寬鬆。因此，相較於上述其他選擇性製程，先介層孔製程的製程容許度（例如，可靠性）會更大。將閘極介層連接放置於閘極電極上比將閘極接點直接放置於閘極電極上更為穩健可靠，因為閘極介層連接會位於閘極電極上方中心處且比閘極接點小。將閘極接點放置於閘極介層連接上比將閘極接點放置於閘極電極上更為穩健可靠，因為閘極介層連接將閘極接點與其他閘極電極垂直間隔開。因此，漏電流及/或與其他閘極電極電性耦接的風險較小。再者，第一開口提供緩衝，將第二開口與位於第一開口相對側的另一個主動區（AR）接點橫向隔開。因此，漏電流及/或與其他主動區（AR）接點電性耦接的風險較小。
請參照第1A圖，提供了包括閘極至接點（GC）結構102的積體電路（IC）的一些實施例的剖面示意圖100A。閘極至接點（GC）結構102將閘極電極104電性耦接至鄰近閘極電極104的主動區（AR）接點106。 主動區（AR）接點106也可稱為金屬至氧化物定義區（metal-to-oxide definition, MD）接點或第一層位接點。閘極至接點（GC）結構102及主動區（AR）接點106位於積體電路（IC）的中段（MOL）區域108中。中段（MOL）區域108提供區域電性佈線，以減輕位於中段（MOL）區域108上方的積體電路（IC）的後段（BEOL）區域（未繪示）內的電性佈線資源的損耗。
閘極至接點（GC）結構102包括閘極至接點（GC）插塞110及以杯罩式覆蓋閘極至接點（GC）插塞110下方的閘極至接點（GC）阻障層112。閘極至接點（GC）阻障層112阻擋閘極至接點（GC）插塞110的材料由閘極至接點（GC）插塞110擴散至周圍結構及/或阻擋周圍結構的材料擴散至閘極至接點（GC）插塞110。在一些實施例中，閘極至接點（GC）阻障層112也可作為閘極至接點（GC）插塞110的黏著層。閘極至接點（GC）阻障層112可為或包括鈦、氮化鈦、氮化鉭、鉭、一些其他合適的阻障材料或上述材料的任何組合。閘極至接點（GC）插塞110可為或包括鈷、釕、鎢、一些其他合適的金屬、或上述材料的任何組合。
在一些實施例中，閘極至接點（GC）阻障層112的厚度Tb 在其底部比在其側壁的厚度大。舉例來說，厚度Tb 可在底部處約3至8奈米及/或在側壁處約1至3奈米。然而，在閘極至接點（GC）阻障層112的底部及/或在閘極至接點（GC）阻障層112的側壁處也可採行其他厚度值。若厚度Tb 太小（例如，小於約1奈米或其他一些合適的值），則閘極至接點（GC）阻障層112可能無法有效阻止材料擴散及/或閘極至接點（GC）插塞110可能無法黏著於閘極至接點（GC）阻障層112上。若厚度Tb 過大（例如，大於約8奈米或一些其他合適的值），則由閘極至接點（GC）插塞110至閘極電極104的電阻會很高，因為閘極至接點（GC）阻障層112具有比閘極至接點（GC）插塞110更高的電阻。高電阻會使積體電路（IC）的操作參數偏離規格及/或導致高功率損耗。
閘極至接點（GC）結構102定義出閘極介層連接114及閘極接點116。閘極接點116位於閘極介層連接114及主動區（AR）接點106上，並進一步由閘極介層連接114橫向延伸至主動區（AR）接點106。閘極接點116也可稱為金屬至多晶矽（metal-to-polysilicon, MP）接點或第二層位接點。然而，需注意的是閘極電極104並未侷限於多晶矽，且可為或包括金屬及/或其他合適的材料。閘極介層連接114由閘極接點116向下延伸至閘極電極104。
閘極至接點（GC）結構102的下表面102b以相對於閘極至接點（GC）結構102的側壁的角度α向下傾斜，由主動區（AR）接點106至閘極介層連接114。透過形成具斜面的閘極至接點（GC）結構102，在其內形成的閘極介層連接114的開口具有低的深寬比（例如，低的高度與寬度之比）。若無傾斜，閘極至接點（GC）結構102的下表面102b會是實質上水平的，且上述開口會具有高深寬比。高深寬比會導致材料聚集於開口的頂角周圍內，當沉積用以形成閘極至接點（GC）結構102的膜層時。聚集會在開口完全填滿之前夾斷開口的頂部而形成縫隙或空孔。因此，透過形成具斜面的閘極至接點（GC）結構102，在閘極介層連接114處出現縫隙及空孔的可能性降低。上述縫隙及空孔會增加由閘極接點116至閘極電極104的電阻，因此會使積體電路（IC）的操作參數偏離規格及/或導致高功率損耗。
在一些實施例中，角度α約在30-70度、30-50度、50-70度或一些其它合適的值。若角度α太小（例如，小於約30度或一些其他合適的值），則閘極介層連接114的深寬比會很高。 因此，在閘極介層連接114處出現縫隙及空孔的可能性可能很高。 若角度α過大（例如，大於約70度或一些其它合適的值），則閘極接點116可能過於接近基底126。這會增加由閘極接點116至鄰近結構（例如，鄰近閘極電極）的漏電流及/或電性短路的可能性。
在一些實施例中，閘極介層連接114的角度α及深寬比取決於閘極介層連接114及主動區（AR）接點106之間的間距S。舉例來說，角度α及深寬比可隨著間距S的減小而增加。在一些實施例中，間距S約在9-18奈米、9.0-13.5奈米、13.5-18.0奈米或一些其它合適的值。若間距S太小（例如，小於約9奈米或一些其它合適的值），則角度α會很大，而閘極介層連接114的深寬比會很高。 因此，在閘極介層連接114處出現縫隙及空孔的可能性會很高。在新興及未來的製程世代，間距S會受到特徵部件密度的限制，因而間距S會小於約18奈米或一些其他合適的值。 在一些實施例中，間距S約在9-18奈米，角度α約為45-60度。然而，間距S及角度α也可採用其它數值。
在一些實施例中，閘極介層連接114的寬度Wgv 約在8-25奈米、8.0-16.5奈米、16.5-25.0奈米或一些其他合適的值。 若寬度Wgv 太小（例如，小於約8奈米或一些其它合適的值），則閘極介層連接114會具有高深寬比，因此會容易出現縫隙及空隙。另外，由於尺寸小，閘極介層連接114的製作會充滿挑戰性。若寬度Wgv 過大（例如，大於約25奈米或其他一些合適的值），則閘極介層連接114過於接近鄰近的主動區（AR）接點（未繪示）的風險會很大。此會導致漏電流及/或與鄰近的主動區（AR）接點電性耦接。
閘極電極104透過閘極介電層120而隔開於基底118上方，並與源極/汲極區122分界。基底118可為塊材矽基底、絕緣體覆矽（silicon-on-insulator, SOI）基底或一些其它合適的半導體基底。閘極介電層120可為或包括氧化矽、高k值介電層、一些其它合適的介電材料或上述材料的任何組合。閘極電極104可為或包括，摻雜的多晶矽、金屬、一些其他合適的導電材料，或上述材料的任何組合。
源極/汲極區122處於通道區118c的另一端（作為另一源極/汲極區（未繪示））。通道區118c位於閘極電極104的下方的基底118內，且用以根據施加至閘極電極104的偏置電壓而在導電態及非導電態之間變化。源極/汲極區122可為或包括基底118的摻雜半導體區及/或生長於基底118上的磊晶層。在一些實施例中，基底118為單晶矽，而源極/汲極區122為矽鍺或碳化矽。然而，也可採用其他材料。源極/汲極區122、溝道區118c、閘極電極104及閘極介電層120定義出局部半導體裝置124。舉例來說，半導體裝置124可為場效電晶體（FET）、一些其他合適的電晶體、記憶體單元或一些其他合適的半導體裝置。
主動區（AR）接點106由閘極至接點（GC）結構102延伸至源極/汲極區122，且主動區（AR）接點106及閘極至接點（GC）結構102共同定義出一複合式導電結構，將閘極電極104電性耦接至源極/汲極區122。在另一實施例中，主動區（AR）接點106延伸至半導體裝置124的基體接觸（body contact）區（未繪示）或延伸至半導體裝置124的主動區126內的其它一些位置。主動區126為一半導體區，其上形成有半導體裝置124，且至少局部由源極/汲極區122及閘極電極104下方的基底118的頂部所定義出。在一些實施例中，主動區126也包括基體接觸區。在一些實施例中，主動區126由淺溝隔離（STI）結構（未繪示）及/或一些其它合適的溝槽隔離結構所劃分而成。舉例來說，主動區126也可稱為氧化物定義（OD）區及/或裝置區。主動區（AR）接點106包括主動區（AR）插塞128及以杯罩式覆蓋主動區（AR）插塞128下方的主動區（AR）阻障層130。
主動區（AR）阻障層130阻擋來自主動區（AR）插塞128的材料由主動區（AR）插塞128擴散到周圍結構，及/或阻擋來自周圍結構的材料擴散到主動區（AR）插塞128。在一些實施例中，主動區（AR）阻障層130也可作為主動區（AR）插塞128的黏著層。主動區（AR）阻障層130可為或包括鈦、氮化鈦、氮化鉭、一些其他合適的阻障材料或上述材料的任意組合。主動區（AR）插塞128可為或包括例如鈷、釕、鎢、一些其他合適的金屬、或上述材料的任意組合。在一些實施例中，主動區（AR）插塞128及閘極至接點（GC）插塞110是或包含相同的材料及/或定義出複合式插塞。在一些實施例中，主動區（AR）阻障層130及閘極至接點（GC）阻障層112為或包括相同的材料及/或定義出複合式阻障層，延伸成封閉路徑並圍繞主動區（AR）插塞128。
一對層間介電（ILD）層132及一蝕刻停止層134堆疊於基底118上，並容納主動區（AR）插塞106及閘極至接點（GC）結構102。蝕刻停止層134將層間介電（ILD）層132彼此隔開，並且與閘極接點116的底部大致齊平。層間介電（ILD）層132可為或包括氧化矽、氮化矽、低k值介電材料、一些其他合適的介電材料或上述的任何組合。蝕刻停止層134可為或包括氮化矽、碳化矽、一些其他合適的介電材料、或上述的任何組合。
如以下所示，蝕刻停止層134提供了閘極接點116至閘極電極104的垂直分離控制，並且提供鄰近閘極電極（未繪示）的控制。再者，如以下所見，閘極至接點（GC）結構102是在主動區（AR）接點106之後所形成。因此，在閘極至接點（GC）結構102的製造期間，主動區（AR）接點106內的開口被填滿，並且在閘極至接點（GC）結構102的製造期間源極/汲極區122不會經由開口而露出。此又降低於源極/汲極區122上形成氧化物以及由主動區（AR）接點106至源極/汲極區122的電阻增加的可能性。上述增加的電阻可能使積體電路（IC）的操作參數偏離規格、降低良率、增加功率損耗等等。
又進一步如以下所示，透過閘極介層連接114形成將閘極接點 116隔開於閘極電極104上方並與之電性耦接，相較於省略閘極介層連接114並直接形成閘極接點116於閘極電極104上，具有更大的製程容許度（例如，更穩健可靠）。將閘極接點116直接形成於閘極電極104上包括將閘極接點116放置於閘極電極104及主動區（AR）接點106兩者上方，同時與鄰近結構保持足夠的間距以避免漏電流及/或電性耦接。上述鄰近結構可包括，鄰近閘極電極（未繪示）及鄰近主動區（AR）接點（未繪示）。因此，將閘極接點116直接放置於閘極電極104上受到大量的疊對及/或尺寸限制。 再者，由於閘極接點116的尺寸大，因此對這些限制相當嚴格以避免漏電流及/或對鄰近結構的電性耦接。
相較之下，透過閘極介層連接114形成將閘極接點 116隔開於閘極電極104上方並與之電性耦接，包括將閘極介層連接114放置於閘極電極104上及將閘極接點116放置於閘極介層連接114上。相較於將閘極接點116放置在閘極電極104上，將閘極介層連接114放置在閘極電極104上受到更少的限制。閘極介層連接114未放置於主動區（AR）接點106上，因此閘極介層連接114可位於閘極電極104上方中心處。再者，閘極介層連接114比閘極接點116小，因此閘極介層連接114因太靠近鄰近結構而導致漏電流及/或電性耦接的風險低。因此，疊對及/或尺寸限制較不嚴格。
將閘極接點116放置於閘極介層連接114上相較於將閘極接點116放置於閘極電極104上也受到較不嚴格的疊對及/或尺寸限制。閘極接點116與閘極電極104及鄰近閘極電極（未繪示）垂直偏移，因此由閘極接點116至鄰近閘極電極（未繪示）的漏電流及/或電性耦接的風險較低。再者，形成具有閘極介層連接114位於其中的介層開口，以在鄰主動區（AR）接點（未繪示）與具有閘極接點116位於其中的接點開口之間提供橫向緩衝。上述緩衝降低了因接點開口使閘極接點116過於接近鄰近主動區（AR）接點的可能性。此降低了由閘極接點116到鄰近主動區（AR）接點的漏電流及/或電性耦接的可能性。
請參照第1B圖，提供了第1A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖100B，其中省略了閘極至接點（GC）阻障層112。 因此，閘極至接點（GC）結構102及閘極至接點（GC）插塞110合而為一。由於閘極至接點（GC）阻障層112具有高於閘極至接點（GC）插塞110的電阻，因此省略閘極至接點（GC）阻障層112可降低由閘極接點116至閘極電極104的電阻。此可降低功率損耗及/或改善半導體裝置124的效能。閘極至接點（GC）結構102及閘極至接點（GC）插塞110可為或包括鎢、釕、鈷、一些其他合適的導電材料或上述材料的任何組合。在一些實施例中，閘極至接點（GC）結構102在閘極至接點（GC）結構102整體中為單一材料或實質上由單一材料組成。在一些實施例中，閘極至接點（GC）插塞110及主動區（AR）插塞128具有相同的材料。在其他實施例中，閘極至接點（GC）插塞110及主動區（AR）插塞128為不同的材料。
請參照第1C圖，提供了第1A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖100C，其中閘極介層連接114及閘極接點116（統稱閘極至接點（GC）結構102）與主動區（AR）接點106共用一插塞136及一阻障層138。舉例來說，插塞136可為如第1A圖所述的閘極至接點（GC）插塞110及/或如第1A圖所述的主動區（AR）插塞128。再者，插塞136可為或包括鈷、釕、鎢、一些其他合適的金屬、或上述金屬的任何組合。舉例來說，阻障層138可為如第1A圖所述的閘極至接點（GC）阻障層1112及/或如第1A圖所述的主動區（AR）阻障層130。再者，阻障層138可為或包括鈦、氮化鈦、氮化鉭、鉭、一些其他合適的阻障材料或上述材料的任何組合。
請參照第1D圖，提供了第1A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖100D，其中省略了阻障層138。如有關於第1B圖所述，省略阻障層138可降低由閘極接點116至閘極電極104的電阻。
請參照第2A圖，提供了第1A圖的積體電路（IC）的一些實施例的剖面示意圖200A，其中半導體裝置124為平面式場效電晶體（FET）。第2A圖的剖面示意圖200A正交於第1A圖的剖面示意圖100A，第1A圖的剖面示意圖100A可沿第2A圖中的A-A’線。因此，第1A圖的剖面示意圖100A延伸進入頁面之內及離開頁面之外。
閘極電極104及閘極介電層120具有實質上為平面的輪廓，且局部位於溝槽隔離結構202上方。溝槽隔離結構202具有一對分別位於溝槽區118c的相對側的區段，並劃分出半導體裝置124的主動區126。舉例來說，溝槽隔離結構202可為或包括氧化矽及/或一些其他合適的介電材料。再者，溝槽隔離結構202可為或包括淺溝槽隔離（STI）結構或一些其他合適的溝槽隔離結構。
請參照第2B圖，提供了第2A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖200B，其中半導體裝置124為鰭式場效電晶體（finFET）。相似於第2A圖，第1A圖的剖面示意圖100A可沿第2B圖中的A-A’線。閘極電極104及閘極介電層120環繞基底118的鰭部118f的頂部。鰭部118f向上突出並且具有高於溝槽隔離結構202的上表面的上表面。再者，鰭部118f至少局部定義出半導體裝置124的主動區126。
儘管第2A及2B圖中分別將半導體裝置124繪示為平面式場效電晶體（FET）及鰭式場效電晶體（FET），然而半導體裝置124可為一些其他合適的電晶體或半導體裝置類型。因此，閘極至接點（GC）結構102並未侷限於與第2A及2B圖中所示的半導體裝置124的實施例一同使用。舉例來說，半導體裝置124可為全繞式閘極（gate-all-around, GAA）場效電晶體（FET）或一些其它合適的電晶體。舉例來說，全繞式閘極場效電晶體（GAA FET）可採用圓形/方形奈米線、水平式奈米平板（nano slab）、水平式奈米片（nanosheet）、六角形奈米線、奈米環或其他一些合適的奈米結構用於各個通道區。另外，儘管第2A及2B圖為根據第1A圖所述，然而第2A及2B圖中的教示可用於第1B-1D圖中的任一者。舉例來說，第1C圖也可沿第2A及2B圖中的A-A’線。在另一示例中，第2A及2B圖的替代選擇實施例中可以省略閘極至接點（GC）阻障層112，並且在這些替代選擇實施例中第1B及1D圖的任一者可為沿A-A’線。
請參照第3A圖，提供了第1A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖300A，其中閘極至接點（GC）結構102鄰近多個半導體裝置124及多個主動區（AR）接點106。半導體裝置124及主動區（AR）接點106如同第1A圖中所述的對應部件。 舉例來說，半導體裝置124各自包括閘極電極104、閘極介電層120等等。 在另一示例中，主動區（AR）接點106各自包括主動區（AR）插塞128及主動區（AR）阻障層130。再者，多個半導體裝置124共用源極/汲極區122。在其他實施例中，半導體裝置124中的至少一者具有單獨的源極/汲極區。
閘極至接點（GC）結構102位於第一閘極電極104a上方並與第二閘極電極104b隔開距離D1 。由於閘極接點116透過閘極介層連接114而抬高至第二閘極電極104b的上方，因此距離D1 比閘極接點116直接位於第一閘極電極104a上時的距離還大。因此，由閘極接點116至第二閘極電極104b的漏電流及/或電性耦接的可能性低。
在一些實施例中，距離D1 約在5-25奈米、5-15奈米、15-25奈米、10-25奈米、大 於約10奈米或一些其他合適的值。 若距離D1 太小（例如，小於約5奈米或一些其它合適的值），則由閘極接點116至第二閘極電極104b的漏電流會很高，及/或由閘極接點116至第二閘極電極104b的電性耦接可能性高。若距離D1 過大（例如，大於約25奈米或一些其它合適的值），則閘極介層連接114的深寬比會很高。如先前有關於第1A圖所述，閘極介層連接114的高深寬比會增加於閘極介層連接114處形成縫隙或空孔的可能性。上述縫隙或空孔會增加由閘極接點116至第一閘極電極104a的電阻，且可能因此積體電路（IC）的操作參數偏離規格及/或增加功率損耗。
請繼續請參照第3A圖，內側壁間隙壁302位於閘極電極104的側壁上，外側壁間隙壁304位於內側壁間隙壁302的側壁上。再者，矽化物層306將主動區（AR）接點106與源極/汲極區122隔開，且源極/汲極延伸部122e自源極/汲極區122向外突出。在其他實施例中，省略源極/汲極延伸部122e。源極/汲極延伸部122e位於外側壁間隙壁304下方，且可比源極/汲極區122的其餘部分具有較小的摻雜濃度。內側壁間隙壁302及外側壁間隙壁304可為或包括氧化矽、氮化矽、碳化矽、氧化氮化矽、一些其他合適的介電材料，或上述材料的任何組合。在一些實施例中，內側壁間隙壁302及外側壁間隙壁304為不同的材料。在其它實施例中，內側壁間隙壁302及外側壁間隙壁304為相同的材料。
請參照第3B圖，提供了第3A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖300B，其中閘極至接點（GC）結構102如同第1B圖的配置，省略閘極至接點（GC）阻障層112。在第3A圖的積體電路（IC）的其他替代選擇實施例中，閘極至接點（GC）結構102及/或主動區（AR）接點106為第1C及1D圖中的任何一者。
請參照第4A圖，提供了第3A圖的積體電路（IC）的一些實施例的剖面示意圖400A，其中後段（BEOL）區域402位於中段（MOL）區域108上方並與之電性連接。局部示出後段（BEOL）區域402，包括多個內連接線404及多個內連接介層連接406位於多個額外的層間介電（ILD）層408及多個額外的蝕刻停止層410內。
多個內連接線404分組成位於基底118上方的多個內連接導線層位，並且多個內連接介層連接406分組成位於基底118上方的多個介層連接層位。多個導線層位及多個介層連接層位交替堆疊以定義出由中段（MOL）區域108開始的導電路徑。再者，多個導線層位包括第一導線層位M1 及第二導線層位M2 ，且多個介層連接層位包括第零介層連接層位V0 及第一介層連接層位V1 。在一些實施例中，一或多個額外的導線層位（未繪示）及/或一或多個額外的介層連接層位位於第二導線層位M2 上方並與之電性耦接。
請參照第4B圖，提供了第4A圖的積體電路（IC）的一些替代選擇實施例的剖面示意圖400B，其中閘極至接點（GC）結構102與後段（BEOL）區域402電性隔離。換句話說，閘極至接點（GC）結構102與第零介層連接層位V0 中的內連接介層連接完全隔開。在一些實施例中，閘極至接點（GC）結構102的上表面直接接觸跨越其整個上表面的額外的蝕刻停止層410中所對應的一個。
第4B圖的實施例發生於當閘極至接點（GC）結構102用於靜態隨機存取記憶體（static random-access memory, SRAM）或相似裝置時，而第4A圖的實施例發生於當閘極至接點（GC）結構102用於邏輯或或相似裝置時。再者，閘極至接點（GC）結構102及/或主動區（AR）接點106可為第4A及4B圖的替代選擇實施例中如第1B-1D圖中的任何一者。
請參照第5A圖，提供了第3A圖的積體電路（IC）的一些實施例的上視平面佈局500A。舉例來說，第3A圖的積體電路（IC）可沿第5A圖中的B-B’線。閘極至接點（GC）結構102具有圓化的邊緣，且如以下所述，由接點圖案502及介層連接圖案504之間的疊對所形成。接點圖案502用於形成閘極接點116，並沿B-B’線伸長。介層連接圖案504用於形成閘極介層連接114，且為圓形的。 然而，接點圖案502及/或介層連接圖案504也可採用其它形狀。接點圖案502及介層連接圖案504重疊一距離D2 ，且接點圖案502與第一主動區（AR）接點106a隔開一距離D3 。
在一些實施例中，距離D2 約在5-25奈米、5-15奈米、15-25奈米、3-25奈米、大於約3奈米或其他一些合適的值。若距離D2 太小（例如，小於約3奈米或一些其他合適的值），則閘極接點116與閘極介層連接114之間的電性耦接會不良及/或在其他方面失效。舉例來說，此不良的電性耦接會侷限由閘極接點116至閘極介層連接114的電流量及/或使積體電路（IC）的操作參數偏離規格。若距離D2 過大（例如，大於約25奈米或其他一些合適的值），則接點圖案502可能延伸至介層連接圖案504之外，並且距離D3 可能過小（見下文）。
在一些實施例中，距離D3 約在5-25奈米、5-15奈米、15-25奈米、3-25奈米、大於約3奈米或一些其他合適的值。若距離D3 太小（例如，小於約3奈米或一些其他合適的值），則閘極接點116及第一主動區（AR）接點106a之間的漏電流會很高，及/或閘極接點116與第一主動區（AR）接點106a會電性耦接。若距離D3 過大（例如，大於約25奈米或一些其他合適的值），則會不必要地阻礙裝置微縮及/或距離D2 可能過小。
因閘極介層連接114的緣故，距離D2 及距離D3 過小及/或過大的風險會降低。在閘極至接點（GC）結構102的製造過程中，首先形成具有介層連接圖案504的介層連接開口，然後形成與介層連接開口重疊的具有接點圖案502的接點開口。因此，介層連接圖案504在接點圖案502與第一主動區（AR）接點106a之間提供橫向緩衝。此緩衝降低接點圖案502過於接近第一主動區（AR）接點106a的可能性（例如，請參照距離D3 ）。因此，降低了漏電流及/或電性短路的可能性。再者，此緩衝可能允許接點圖案502比起其他方式更為接近第一主動區（AR）接點106a。因此，在接點圖案502與介層連接圖案504之間的疊對（例如，請參照距離D2 ）為穩健可靠的（例如，具有大的疊對容許度）。
請參照第5B及5C圖，提供了第5A圖的積體電路（IC）的一些替代選擇實施例的上視平面佈局500B及500C，其中閘極至接點（GC）結構102的邊緣實質上為方形的。再者，接點圖案502及介層連接圖案504為矩形或方形。如第5B及5C圖的上視平面佈局500B及500C之間，主動區（AR）接點106的寬度小於第5B圖中閘極電極104的寬度，並且大於第5C圖中閘極電極104的寬度。
請參照第5D圖，提供了第5A圖的積體電路（IC）的一些替代選擇實施例的上視平面佈局500D，其中閘極至接點（GC）結構102位處一角度Φ。此角度Φ係對應於一參考軸506，此參考軸506垂直於沿閘極電極104及主動區（AR）接點106的伸長方向。舉例來說，角度Φ可小於約30度、20度、10度，或其他一些角度。
在一些實施例中，透過以角度Φ定出閘極至接點（GC）結構102的方位，接點圖案502可沿著其中心軸線508 在第二主動區（AR）接點106b上延伸更大的距離，而不會太靠近第二閘極電極104。 舉例來說，沿中心軸508的距離DΦ 可為沿參考軸506的距離D0 除以COS（Φ）（例如，DΦ＝D0 /COS（Φ）），使DΦ 可大於D0 。由於接點圖案502可在第二主動區（AR）接點106b上延伸更大的距離，因此因接點圖案502而將閘極接點116放置於第二主動區（AR）接點106b上的可能性可增加。在一些實施例中，以一角度Φ定出閘極至接點（GC）結構102的方位，因接點圖案502而將閘極接點116放置於閘極介層連接114上的可能性可增加。這可能是出於上述相同原因。
儘管第5A-5D圖繪示出閘極至接點（GC）結構102、接點圖案502及介層連接圖案504的特定形狀，然而在替代選擇實施例中，其他形狀也是可行的。再者，閘極至接點（GC）結構102及/或主動區（AR）接點106可如第5A-5D圖的替代選擇實施例中第1B-1D圖中的任何一者。舉例來說，在第5A-5D圖的替代選擇實施例中，可省略閘極至接點（GC）阻障層112。
請參照第6A圖，提供了包括多個閘極至接點（GC）結構102的積體電路（IC）的一些實施例的上視平面佈局600A，其中閘極至接點（GC）結構102位於多個主動區（AR）接點106及多個具鰭式場效電晶體（finFET）配置的半導體裝置124上。閘極至接點（GC）結構102、主動區（AR）接點106及半導體裝置124可為如第1A-1D、2B、3A、3B、4A、4B及5A-5D圖中的任何一者或其組合所述的對應部件。在一些實施例中，第1A-1D、3A、3B、4A及4B圖中的任何一者是沿C線及/或第2B圖是沿D線。
由基底118（例如，請參照第2B圖）定義出多個鰭部118f，且鰭部118f在第一方向上平行伸長。多個閘極電極104及多個主動區（AR）接點106在與第一方向正交的第二方向上平行伸長。 第一及第二方向可分別為X方向及Y方向，或者反之。閘極電極104分別位於鰭部118f上方（當以剖面觀察時）並橫跨鰭部118f。相似地，主動區（AR）接點106分別位於源極/汲極區（未繪示，例如請參照第1A圖的標號122）處的鰭部118f上方（當以剖面觀察時）並橫跨鰭部118f，及/或局部由鰭部118f所定義出。在替代選擇實施例中，至少一主動區（AR）接點106位於對應的一半導體裝置124的主動區中的另一位置（例如，除源極/汲極區外）。
鰭部118f及閘極電極104局部定義出半導體裝置124。閘極至接點（GC）結構102位於半導體裝置124上並且自對應的閘極電極104延伸至對應的主動區（AR）接點106，以在其間提供電性耦接。閘極至接點（GC）結構102包括對應的閘極介層連接114及對應的閘極接點116。閘極介層連接114將閘極接點116與閘極電極104垂直隔開。如上所述，閘極介層連接114允許閘極至接點（GC）結構102更穩固地形成並減少漏電流。
請繼續請參照第6A圖，多個主動區（AR）介層連接602位於一些主動區（AR）接點106上。再者，多個額外的閘極介層連接114與閘極至接點（GC）結構102分開，並且位於閘極電極104上。在一些實施例中，主動區（AR）介層連接602在整體為單一材料，而額外的閘極介層連接114由多種材料組成。舉例來說，主動區（AR）介層連接602可缺少阻障層，而額外的閘極介層連接114可包括對應的阻障層及對應的插塞。例如，請參照第1A圖中的標號110及112。
請參照第6B圖，提供了第6A圖的積體電路（IC）的一些替代選擇實施例的上視平面佈局600B，其中以一角度Φ定出閘極至接點（GC）結構102的方位。此角度Φ係對應於一參考軸，此參考軸平行於鰭部118f伸長的方向及/或垂直於閘極電極104及主動區（AR）接點106伸長的方向。如有關於第5D圖所述及解釋，角度Φ可增加閘極接點116放置於對應的主動區（AR）接點106及/或對應的閘極介層連接114上的可能性。換句話說，角度Φ可增加閘極接點116的放置容許度（landing window）。
請參照第7圖，沿第6A圖中的C線提供了第6A圖的積體電路（IC）的一些實施例的剖面示意圖700。半導體裝置124位於基底118的鰭部118f上，並且包括對應的閘極電極104、對應的高k值介電層706以及對應的閘極介電層120。需注意的是高k值介電層706也可視為閘極介電層。閘極電極104包括對應的金屬插塞702及對應的功函數層704（其以杯罩式覆蓋金屬插塞702下方）。高k值介電層706以杯罩式覆蓋功函數層704下方，並將功函數層704與閘極介電層120分開。
閘極至接點（GC）結構102位於一對應的半導體裝置124及一對應的主動區（AR）接點106上。閘極至接點（GC）結構102包括閘極至接點（GC）插塞110及以杯罩式覆蓋閘極至接點（GC）插塞110下方的閘極至接點（GC）阻障層112。在替代選擇實施例中，省略閘極至接點（GC）阻障層112，如同第1B圖。上述對應的主動區（AR）接點106由閘極至接點（GC）結構102延伸至位於源極/汲極區122上的一矽化物層306。另一主動區（AR）接點106位於閘極至接點（GC）結構102的右側，並且延伸於鰭部118f的上表面之下直至溝槽隔離結構202。一蓋層710覆蓋位於閘極電極104及相鄰的一層間介電（ILD）層132之間的半導體裝置124。蓋層710可為或包括氮化矽及/或一些其它合適的介電材料。
請參照第8圖，提供了位於第6A圖的方框E內第6A圖的積體電路（IC）的一些實施例的剖面投影800。此剖面投影800為第6A圖的方框E部分在方框E的箭頭所示方向上的二維（2D）平面的投影。因此，剖面投影800相似於第7圖的剖面示意圖700，除了其顯示出不同剖面中特徵部間之間的疊對。舉例來說，顯示出主動區（AR）介層連接602與位於對應的主動區（AR）接點106上的閘極至接點（GC）結構102分界，即使主動區（AR）介層連接602及閘極至接點（GC）結構102可能在不同剖面中。在另一示例中，顯示出與閘極至接點（GC）結構102相同的剖面中，閘極電極104延伸於鰭部118b的上表面之下，即使上述延伸可在不同的剖面中。
請參照第9-16、17A及17B圖，其為一連串剖面示意圖900-1600、1700A及1700B，提供了包括閘極至接點（GC）結構的積體電路（IC）的製造方法的一些實施例。剖面示意圖900-1600、1700A及1700B對應於第3A圖的剖面示意圖300A，因此其說明第3A圖中積體電路（IC）及閘極至接點（GC）結構102的製作。然而，也可採用由剖面示意圖900-1600、1700A及1700B所述方法來形成第1A、2A、2B、4A、4B、5A-5D、6A、6B、7及8圖中任何的積體電路（IC）及/或閘極至接點（GC）結構102。
如第9圖所示的剖面示意圖900，提供或以其他方式形成多個半導體裝置124於基底104上。半導體裝置124包括對應的閘極電極104及將閘極電極104與基底118隔開的對應的閘極介電層120。再者，半導體裝置124在閘極電極104的橫向之間共用對應的源極/汲極區122。在其他實施例中，至少一半導體裝置124具有單獨的源極/汲極區。舉例來說，源極/汲極區122可為基底118的摻雜區及/或形成陷入基底118頂部的磊晶層。源極/汲極區122及位於半導體裝置124下方的基底118的頂部部分至少局部定義出一主動區126。
在一些實施例中，半導體裝置124為平面式場效電晶體（FET），及/或每個裝置與第2A圖中所對應的具有相同的剖面輪廓。舉例來說，沿F-F’線的半導體裝置的剖面輪廓可與第2A圖中所對應相同。在替代選擇實施例中，半導體裝置124為鰭式場效電晶體（finFET）及/或每個裝置與第2B圖中所對應的具有相同的剖面輪廓。舉例來說，沿F-F’線的半導體裝置的剖面輪廓可與第2B圖中所對應相同。在另一些替代選擇實施例中，半導體裝置124為全繞式閘極（GAA）電晶體、一些其他合適的電晶體、記憶體單元或一些其他合適的半導體裝置。
同樣如第9圖所示的剖面示意圖900，形成多個內側壁間隙壁302及多個外側壁間隙壁304。內側壁間隙壁302分別形成於閘極電極104的側壁上。外側壁間隙壁304分別形成在內側壁間隙壁302的側壁上，並且分別形成於源極/汲極區122上方。
如第10圖所示的剖面示意圖1000，形成一第一層間介電（ILD）層132a於半導體裝置124及基底118上。再者，第一層間介電（ILD）層132a形成為具有平坦或實質上平坦的上表面。 舉例來說，形成第一層間介電（ILD）層132a的製程可包括沉積第一層間介電（ILD）層132a並隨後對第一層間介電（ILD）層132a的上表面進行平坦化。然而，其他製程也是可行的。舉例來說，上述平坦化可為或包括化學機械研磨（CMP）及/或一些其它合適的平坦化製程。
如第11圖所示的剖面示意圖1100，對第一層間介電（ILD）層132a進行一第一蝕刻，以形成多個主動區（AR）開口1102。主動區（AR）開口1102露出至少一些源極/汲極區122及/或主動區126的一些其他合適的位置。在一些實施例中，主動區（AR）開口1102具有橫向伸長的上視平面佈局及/或位於鰭式場效電晶體（finFET）的多個鰭部上方。舉例來說，可透過請參照第6A及/或6B圖中的主動區（AR）接點106而發現上述上視平面佈局的非限制性示例。在其他實施例中，主動區（AR）開口1102具有圓形、方形或其他一些合適的形狀的上視平面佈局。舉例來說，進行第一蝕刻製程可包括形成第一罩幕1104於第一層間介電（ILD）層132a上，利用第一罩幕1104在適當位置蝕刻第一層間介電（ILD）層132a，並移除第一罩幕1104。然而，其他製程也是可行的。第一罩幕1104可為光阻及/或其他一些合適的罩幕材料。
如第12圖所示的剖面示意圖1200，一矽化物層306形成於主動區（AR）開口 1102的底部的主動區126上（例如，請參照第11圖）。舉例來說，矽化物層306可形成於主動區（AR）開口1102內的源極/汲極區122上。矽化物層306可為或包括金屬矽化物。舉例來說，矽化物層306可透過自對準矽化（salicide）製程或形成金屬矽化物的一些其他合適製程形成。
同樣如第12圖所示的剖面示意圖1200，形成主動區（AR）接點106而填充位於矽化物層306上的主動區（AR）開口 1102（例如，請參照第11圖）。主動區（AR）接點106包括對應的主動區（AR）插塞128及對應的主動區（AR）阻障層130（其以杯罩式覆蓋主動區（AR）插塞128下方）。舉例來說，形成主動區（AR）接點106的製程可包括：1）沉積一阻障層，其覆蓋第一層間介電（ILD）層132a，且沿主動區（AR）開口1102形成並局部填充於內；2）沉積一插塞層，以覆蓋阻障層，並填充主動區（AR）開口1102的剩餘部分；以及3）對阻障層、插塞層及第一層間介電（ILD）層132a進行平坦化，直至其上表面大約為平坦。然而，用於形成主動區（AR）接點106的其它製程也是可行的。平坦化將第一層間介電（ILD）層132a薄化至一厚度Tild ，並將插塞層及阻障層分別分成主動區（AR）插塞128及主動區（AR）阻障層130。再者，上述平坦化可為或包括化學機械研磨（CMP）及/或其他一些合適的平坦化製程。
在一些實施例中，第一層間介電（ILD）層132a的厚度Tild 約在8-25奈米、約8-16.5奈米、約16.5-25奈米或一些其它合適的值，且直接位於閘極電極104上。若厚度Tild 太小（例如，小於約8奈米或一些其它合適的值），則後續形成的閘極接點過於接近鄰近的閘極電極的可能性變高。此會增加可能導致裝置故障的漏電流及/或電性短路的可能性。若厚度Tild 過大（例如，大於約25奈米），則浪費材料。
如第13圖所示的剖面示意圖1300，沉積一蝕刻停止層134及一第二層間介電（ILD）層132b於第一層間介電（ILD）層132a及主動區（AR）接點106上。蝕刻停止層134將第一及第二層間介電（ILD）層132a及132b彼此分離，並且如以下所述，在形成閘極接點時作為蝕刻停止點，以提供對閘極接點與閘極電極104之間的垂直間隔控制。
如第14圖的剖面示意圖1400所示，對第一及第二層間介電（ILD）層132a及132b及蝕刻停止層134進行一第二蝕刻，以形成露出第一閘極電極104a的一介層連接開口1402。舉例來說，介層連接開口1402可具有如第5A-5D、6A及6B圖中的閘極介層連接114所示的上視平面佈局及/或如第5A-5D圖中的介層連接圖案504所示的上視平面佈局。然而，其他的上視平面佈局也是可行的。
在一些實施例中，介層連接開口 1402的寬度Wgv 為約8-25奈米、約8.0-16.5奈米、約16.5-25.0奈米或一些其它合適的值。 若寬度Wgv太小（例如，小於約8奈米或一些其他合適的值），則介層連接開口1402可能具有高深寬比，因此隨後在介層連接開口1402內形成的閘極介層連接可能容易形成有縫隙及空孔。再者，由於尺寸小，介層連接開口1402的製作會具有挑戰性。若寬度Wgv 過大（例如，大於約25奈米或其他一些合適的值），則介層連接開口1402太靠近位於介層連接開口1402右側的第一主動區（AR）接點106a的風險高。因此，閘極介層連接與第一主動區（AR）接點106a可能具有高漏電流及/或電性短路。
進行第二蝕刻的製程可包括形成一第二罩幕1404於第二層間介電（ILD）層132b上，利用第二罩幕1404在適當位置蝕刻第一及第二層間介電（ILD）層132a及132b及蝕刻停止層134，並移除第二罩幕1404。然而，其他製程也是可行的。舉例來說，第二罩幕1404可為光阻及/或一些其它合適的罩幕材料。
如第15圖所示的剖面示意圖第1500，對第二層間介電（ILD）層132b進行一第三蝕刻，以形成一接點開口1502。接點開口1502位於介層連接開口 1402左側的第二主動區（AR）接點106b上。再者，接點開口1502與介層連接開口1402重疊了一距離D2 ，且與第一主動區（AR）接點106a橫向分隔了一距離D3 。 舉例來說，接點開口1502可具有如第5A-5D圖中接點圖案502所示的上視平面佈局。然而，其他的上視平面佈局也是可行的。
在一些實施例中，距離D2 約在5-25奈米、約5-15奈米、約15-25奈米、約3-25奈米、大於約3奈米或其他一些合適的值。 若距離D2 太小（例如，小於約3奈米或一些其他合適的值），則閘極接點及後續形成於接點開口1502內的閘極介層連接與介層連接開口1402之間的電性耦接會不良及/或在其他方面失效。若距離D2 過大（例如，大於約25奈米或一些其它合適的值），則接點開口1502會延伸至介層連接開口1402之外。此增加了距離D3 太小的風險（如以下所述）。
在一些實施例中，距離D3 約在5-25奈米、約5-15奈米、約15-25奈米、約3-25奈米、大於約3奈米或一些其它合適的值。 若距離D3 太小（例如，小於約3奈米或一些其他合適的值），則隨後形成於接點開口1502內的閘極接點與第一主動區（AR）接點106a之間的漏電流會很高，及/或閘極接點與第一主動區（AR）接點106a會發生電性耦接。若距離D3 過大（例如，大於約25奈米或一些其它合適的值），則會不必要地阻礙裝置微縮及/或距離D2 可能過小。
由於介層連接開口 1402的緣故，距離D2 及距離D3 過小及/或過大的風險會降低。 介層連接開口 1402在接點開口1502與第一主動區（AR）接點106a之間提供橫向緩衝。此緩衝降低接點開口1502過於接近第一主動區（AR）接點106a的可能性（例如，請參照距離D3 ）。再者，此緩衝可能允許接點開口1502比起其他方式更為接近第一主動區（AR）接點106a。因此，在接點開口1502與介層連接圖案504之間的疊對（例如，請參照距離D2 ）為穩健可靠的（例如，具有大的製程容許度）。
進行第三蝕刻的製程，其可包括形成一第三罩幕1504於第二層間介電（ILD）層132b上，利用第三罩幕1504在適當位置蝕刻第二層間介電（ILD）層132b，並移除第三罩幕1504。然而，其他製程也是可行的。在一些實施例中，第三罩幕1504為光阻及/或一些其它合適的罩幕材料。 在一些實施例中，第三罩幕1504局部填充介層連接開口1402，以保護介層連接開口1402內的第一閘極電極104a及/或保護介層連接開口1402的寬度Wgv 。在一些實施例中，蝕刻停止層134作為蝕刻停止點，使上述蝕刻停止於蝕刻停止層134上。在一些實施例中，在蝕刻期間發生過蝕刻，且接點開口1502延伸至蝕刻停止層134內。
在一些實施例中，利用乾蝕刻來進行蝕刻，以在第二層間介電（ILD）層132b與蝕刻停止層134之間具有高選擇比，並最小化過蝕刻。在一些實施例中，乾蝕刻形成來自蝕刻氣體（其為或包括全氟丁二烯（hexafluoro-1,3-butadiene）氣體（例如，C4 F6 ）的電漿以實現高選擇比。然而，其他的蝕刻氣體也是可行的。 在蝕刻氣體為或包括全氟丁二烯氣體的一些實施例中，第二層間介電（ILD）層132b為或包括氧化矽，且蝕刻停止層134為或包括氮化矽。然而，第二層間介電（ILD）層132b及蝕刻停止層134使用其他材料是可行的及/或使用其他蝕刻氣體也是可行的。在其他實施例中，透過濕蝕刻及/或一些其他合適的蝕刻製程來進行蝕刻。然而，濕蝕刻可能無法在第二層間介電（ILD）層132b與蝕刻停止層134之間達到高選擇比。
如第16圖所示的剖面示意圖1600，對蝕刻停止層134進行一第四蝕刻，以將接點開口1502延伸至第二主動區（AR）接點106b，並將接點開口1502的下表面凹陷至一距離D4 。另外，第四蝕刻在介層連接開口1402及接點開口及1502之間的邊界處蝕刻出一凹角1602（如圖中虛線所示），使上述下表面自第二主動區（AR）接點106b向下傾斜至介層連接開口1402。上述下表面相對於介層連接開口1402的側壁形成一角度α，且下表面及側壁由第一層間介電（ILD）層132a所定義出。
透過形成接點開口1502使下表面向下傾斜，介層連接開口 1402及隨後於介層連接開口 1402內形成的閘極介層連接具有低深寬比（例如，低的高度與寬度比）。介層連接開口1402的低深寬比防止在沉積材料而形成閘極介層連接的同時，上述材料聚集於凹角1602周圍，材料聚集會在完全填滿介層連接開口1402之前夾斷介層連接開口1402的頂部而形成縫隙或空孔。上述縫隙或空孔會增加閘極介層連接的電阻及/或使操作參數偏離規格。因此，透過形成接點開口1502使下表面向下傾斜，在介層連接開口1402的閘極介層連接處形成接縫及空隙的可能性降低。
在一些實施例中，角度α約在30-70度、30-50度、50-70度或一些其他合適的值。若角度α太小（例如，小於約30度或一些其它合適的值），則介層連接開口 1402可能具有高深寬比。 因此，隨後於介層連接開口1402內形成的閘極介層連接處出現縫隙及空孔的可能性高。若角度α過大（例如，大於約70度或其他一些合適的值），則第一層間介電（ILD）層132a可能發生過蝕刻，且由接點開口1502至第二閘極電極104b的距離D1 可能變得太小。若距離D1 太小，則由第二閘極電極104b至後續於接點開口1502內形成的閘極接點可能發生漏電流及/或電性短路。
在一些實施例中，閘極開口1402的角度α及深寬比取決於介層連接開口1402及第二主動區（AR）接點106b之間的間距S。舉例來說，隨著間距S的減小，角度α及深寬比會增加。在一些實施例中，間距S約在9-18奈米、9.0-13.5奈米、13.5-18.0奈米或一些其他合適的值。若間距S太小（例如，小於約9奈米或一些其它合適的值），則角度α會很大，而深寬比會很高。因此，在閘極介層連接114處出現縫隙及空孔的可能性很高。在新興的及未來的製程世代，間距S可能受限於特徵部件密度，因而間距S可小於約18奈米或一些其他合適的值。在一些實施例中，間距S約在9-18奈米，角度α約在45-60度。然而，間距S及角度α具有其它值也是可行的。
在一些實施例中，距離D4 小於約10奈米或其他一些合適的值。若距離D4 過大（例如，大於約10奈米或一些其它合適的值），則由接點開口1502至第二閘極電極104b的距離D1 會變得過小。在一些實施例中，距離D1 約在5-25奈米、5-15奈米、15-25奈米、10-25奈米、大於約10奈米或一些其他合適的值。若距離D1 太小（例如，小於約5奈米或一些其他合適的值），則由第二閘極電極104b至後續於接點開口1502內形成的閘極接點會發生漏電流及/或電性短路。若距離D1 過大（例如，大於約25奈米或一些其它合適的值），則介層連接開口1402會具有高深寬比。如上所述，此增加了於介層連接開口 1402處形成縫隙或空孔的可能性。
進行第四蝕刻的製程可包括蝕刻蝕刻止層134且隨後進行蝕刻殘留物清洗。然而，其他製程也是可行的。舉例來說，可省略清洗。在一些實施例中，第三蝕刻（例如，請參照第15圖）及第四蝕刻在共同的蝕刻製程腔室內原位（in situ）進行，使基底118在開始進行第三蝕刻至第四蝕刻結束進行都持續位於共同的蝕刻製程腔室內。在一些替代選擇實施例中，第四蝕刻與第三蝕刻在不同的蝕刻製程腔室內進行。在一些實施例中，第一層間介電（ILD）層132a作為第四蝕刻的蝕刻停止點，使上述蝕刻停止於第一層間介電（ILD）層132a上。在一些實施例中，在上述蝕刻期間發生過蝕刻，使接點開口1502延伸至第一層間介電（ILD）層132a內。
在一些實施例中，利用乾蝕刻來進行蝕刻，乾蝕刻以允許在在蝕刻停止層134及第一層間介電（ILD）層132a之間具有高選擇比，因而最小化過蝕刻，並維持大的距離D1 。再者，乾蝕刻提供離子進行物理轟擊，其蝕出凹角1602並使接點開口1502的下表面傾斜。如上所述，傾斜可防止在介層連接開口1402處形成空孔及縫隙。 在一些實施例中，乾蝕刻形成來自蝕刻氣體（其為或包括四氟甲烷（tetrafluoromethane）氣體（例如，CF4 ）及/或氫氣（例如，H2 ））的電漿。然而，使用其他蝕刻氣體也是可行的。在蝕刻氣體包括四氟甲烷氣體及氫氣的一些實施例中，氫氣與四氟甲烷氣體的比率大於約10。舉例來說，進行乾蝕刻時進入製程腔室的氫氣流速可大於四氟甲烷氣體的流速約10倍。在蝕刻氣體包括四氟甲烷氣體及氫氣的一些實施例中，蝕刻停止層134為或包括氮化矽，且第一層間介電（ILD）層132a為或包括氧化矽。 然而，其他材料及氣體也是可行的。在其他實施例中，上述蝕刻是透過濕蝕刻及/或一些其他合適的蝕刻製程來進行。然而，濕蝕刻可能無法在蝕刻停止層134與第一層間介電（ILD）層132a之間達到高選擇比，因此可能發生高度過蝕刻。此增加了距離D1 變得太小的可能性（如上所述）。
在一些實施例中，清洗的進行是透過或包括電漿處理（其使用氫氣（例如，H2 ）及/或氮氣（例如，N2 ））對介層連接開口1402及接點開口及1502內所露出的表面來進行。然而，其他氣體及/或其他清洗製程也是可行的。電漿處理用離子轟擊凹角1602，並侵蝕凹角1602，以進一步傾斜接點開口1502的底部。如上所述，傾斜可防止於介層連接開口1402處形成空孔及縫隙。在一些實施例中，清洗對凹角1602的侵蝕程度大於蝕刻，及/或清洗與蝕刻分別以乾蝕刻及電漿處理製程來進行。
如第17A圖所示的剖面示意圖1700A，沉積一阻障層1702，其覆蓋第二層間介電（ILD）層132b，且也進一步沿接點開口1502（例如，請參照第16圖）及介層連接開口1402（例如，請參照第16圖）沉積並局部填充於內。再者，也沉積一插塞層1704，其覆蓋阻障層1702並填充接點開口1502及介層連接開口1402的剩餘部分。阻障層1702阻擋材料自插塞層1704擴散通過阻障層1702及/或材料擴散通過阻障層1702至插塞層1704。再者，在一些實施例中，阻障層1702可作為插塞層1704的黏著層。阻障層1702可為或包括鈦、氮化鈦、氮化鉭、一些其他合適的阻障材料，或上述材料的任何組合。插塞層1704可為或包括例如鈷、釕、鎢、一些其他合適的金屬、或上述材料的任意組合。
在一些實施例中，閘極至接點（GC）阻障層1702的厚度Tb 在其底部比在其側壁的厚度大。舉例來說，厚度Tb 可在底部處約3至8奈米及/或在側壁處約1至3奈米。然而，其他厚度值也是可行的。若厚度Tb 太小（例如，小於約1奈米或一些其它合適的值），則阻障層1702會無法有效地阻擋材料擴散及/或插塞層1704會無法黏著於阻障層1702上。若厚度Tb 過大（例如，大於約8奈米或一些其它合適的值），則由插塞層1704至第一閘極電極104a的電阻高，因為阻障層1702相對於插塞層1704具有高電阻。舉例來說，高電阻會使積體電路（IC）的操作偏離規格。
阻障層1702的沉積可為或包括化學氣相沉積（chemical vapor deposition, CVD）、物理氣相沉積（physical vapor deposition, PVD）、一些其他合適的沉積製程，或上述製程的任何組合。舉例來說，插塞層1704的沉積可為或包括化學氣相沉積（CVD）、物理氣相沉積（PVD）、無電電鍍、電鍍、一些其他合適的沉積製程，或上述製程的任意組合。
如第17B圖所示的剖面示意圖1700B，對阻障層1702（例如，請參照第17A圖）、插塞層1704（例如，請參照第17A圖）及第二層間介電（ILD）層132b進行平坦化，直至其上表面大約為平坦。舉例來說，上述平坦化可為或包括化學機械研磨（CMP）及/或一些其它合適的平坦化製程。上述平坦化於接點開口1502（例如，請參照第16圖）及介層連接開口1402（例如，請參照第16圖）內形成閘極至接點（GC）結構102。
閘極至接點（GC）結構102將第一閘極電極104a與第二主動區（AR）接點106b電性耦接。閘極至接點（GC）結構102包括閘極至接點（GC）插塞110及閘極至接點（GC）阻障層112，分別由插塞層1704及阻障層1702所形成。閘極至接點（GC）阻障層l12以杯罩式覆蓋閘極至接點（GC）插塞110下方，並將閘極至接點（GC）插塞110與第一閘極電極104a及第二主動區（AR）接點106b隔開。再者，閘極至接點（GC）結構102也定義出一閘極介層連接114及一閘極接點116。閘極至接點（GC）結構102的下表面自第二主動區（AR）接點106b向下傾斜至閘極介層連接114。 如上所述，傾斜降低閘極介層連接114的深寬比，因而降低形成縫隙及/或空孔的可能性。上述縫隙及/或空孔會增加由閘極接點116至第一閘極電極104a的電阻，因而會使積體電路（IC）的操作參數偏離規格。
如先前的圖式（例如，請參照第14-16、17A及17B圖）中所示，閘極至接點（GC）結構102形成於主動區（AR）接點106之後。由於閘極至接點（GC）結構102是在主動區（AR）接點106之後形成的，因此在閘極至接點（GC）結構102的製造期間，填充用於形成主動區（AR）接點106的主動區（AR）開口 1102（例如，請參照第11圖）。再者，在閘極至接點（GC）結構102的製造期間，主動區（AR）開口1102內的源極/汲極區122及/或主動區126的其他部分未經由主動區（AR）開口1102露出。此防止了在閘極至接點（GC）結構102的製造期間源極/汲極區122及/或主動區126發生氧化。上述氧化會增加由主動區（AR）接點106至主動區126的電阻。此增加的電阻會使積體電路（IC）的操作參數偏離規格、降低良率、增加功率損耗等等。
另外，如先前的圖式（例如，請參照第14-16、17A及17B圖）中所示，閘極接點116透過閘極介層連接114隔開形成於第一閘極電極104a上並與之電性耦接。以此方式形成閘極接點116相較於省略閘極介層連接114而直接形成閘極接點116於第一閘極電極104a來說，具有更大的製程容許度（例如，更穩健可靠）。直接在閘極電極104上形成閘極接點116包括將接點開口1502（例如，請參照第16圖）放置於第一閘極電極104a及第二主動區（AR）接點106b上，同時與第二閘極電極104b及第一主動區（AR）接點106a保持足夠的間距，以避免漏電流及/或電性耦接。因此，將接點開口1502直接放置於閘極電極104上會受到大量的疊對及/或尺寸限制。再者，由於接點開口1502的尺寸大，因此上述限制相當嚴格，以避免漏電流及/或電性耦接。
相較之下，透過閘極介層連接114隔開形成於第一閘極電極104a上並與之電性耦接的閘極接點116包括將介層連接開口 1402（例如，請參照第16圖）放置於閘極電極104上，並將接點開口1502放置於介層連接開口 1402上。此二放置單獨地及共同地具有比將接點開口1502放置於第一閘極電極104a上更大的製程容許度（例如，更穩健可靠）。相較於將接點開口1502放置於第一閘極電極104a上，將介層連接開口1402放置於第一閘極電極104a上受到的限制更少。介層連接開口1402未放置於第二主動區（AR）接點106b上，因此介層連接開口1402可位於第一閘極電極104a上方中心處。再者，介層連接開口1402比接點開口1502小，因此介層連接開口1402過於靠近第一主動區（AR）接點106a並導致漏電流及/或電性短路的風險較小。因此，對於疊對及/或尺寸的限制可較不嚴格。
相較於將接點開口1502放置於第一閘極電極104a上，將接點開口1502放置於介層連接開口 1402上受到的限制較不嚴格。接點開口1502自第二閘極電極104b垂直偏移，因此接點開口1502過於靠近第二閘極電極104b並導致漏電流及/或電性短路的風險較小。再者，介層連接開口1402在接點開口1502與第一主動區（AR）接點106a之間提供橫向緩衝。此緩衝降低接點開口1502過於接近第一主動區（AR）接點106a而導致漏電流及/或與第一主動區（AR）接點106a電性短路的可能性。
在第17B圖處形成閘極至接點（GC）結構102之後，可在閘極至接點（GC）結構102及第二層間介電（ILD）層132b上形成後段（BEOL）區域（未繪示）。 關於此後段（BEOL）區域的示例，請參照第4A及4B圖中的後段（BEOL）區域402。
儘管第17A及17B圖繪示出閘極至接點（GC）結構102與閘極至接點（GC）阻障層112的製作，然而替代選擇實施例中可省略閘極至接點（GC）阻障層112。在省略閘極至接點（GC）阻障層112的一些實施例中，在第17A圖處省略了阻障層1702。然後，如上所述在沒有阻障層1702的情況下進行第17B圖處的動作。 在省略閘極至接點（GC）阻障層112的替代選擇實施例中，以第18A-18C圖處的動作（以下所述）代替第17A及17B圖處的動作進行。 換句話說，上述方法自第9-16圖進行到第18A-18C圖，而略過過第17A及17B圖。
請參照第18A-18C圖，提供了第17A及17B圖中一連串剖面示意圖1700A及1700B的一些替代選擇實施例的一連串剖面示意圖1800A-1800C。剖面示意圖1800A-1800C對應於第3B圖中的剖面示意圖300B，因此其說明了第3B圖中積體電路（IC）及閘極至接點（GC）結構102的製作。然而，也可採用由剖面示意圖1800A-1800C所述的方法來形成第1B、2A、2B、6A及6B圖中任何的積體電路（IC）及/或閘極至接點（GC）結構102。
如第18A圖所示的剖視第1800A，形成一第一積體電路（IC）區域I及一第二積體電路（IC）區域II。第一積體電路（IC）區域I，根據第9-16圖的描述及說明的動作形成較少的第一插塞層1802。相似地，第二積體電路（IC）區域II也是根據第9-16圖所述的動作所形成。然而，第二積體電路（IC）區域II並未繪示於第9-16圖。第二積體電路（IC）區域II包括位於第二層間介電（ILD）層132b及蝕刻停止層134內的周邊開口1804。再者，在一些實施例中，週邊開口1804由於過度蝕刻而延伸至第一層間介電（ILD）層132a內。週邊開口1804可與第15及16圖的接點開口1502一起形成。
同樣如第18A圖所示的剖視第1800A，以接點開口1502（例如，請參照第16圖）及介層連接開口1402（例如，請參照第16圖）內的種子材料生長第一插塞層1802。由於以第二主動區（AR）接點106b及/或第一閘極電極104a作為種子材料，因此生長第一插塞層1802而填充接點開口1502及介層連接開口1402。然而，第一插塞層1802並未生長填充週邊開口1804，因為週邊開口1804並無種子材料。
在一些實施例中，生長第一插塞層1802的種子材料為金屬及/或週邊開口1804內無金屬。在一些實施例中，第一閘極電極104a及第二主動區（AR）接點106b具有不同的種子材料及/或不同的種子材料分別導致第一閘極電極104a及第二主動區（AR）接點106b的生長速度不同。在一些實施例中，由於生長速度不同，位於第一閘極電極104a及第二主動區（AR）接點106b上的第一插層1802具有各自不同厚度。第二主動區（AR）接點106b及/或第一閘極電極104a可為或包括鎢及/或鈷，而第一插塞層1802可為或包括鎢。然而，其他材料也是可行的。再者，第一插塞層1802可為或包括例如鈷、釕、鎢、一些其他合適的金屬，或上述材料的任何組合。
第一插塞層1802可透過化學氣相沉積（CVD）、無電電鍍、電鍍或一些其他合適的生長製程來生長。在一些實施例中，第一插塞層1802可為或包括鎢及/或使用氟化鎢（例如，WF6 ）及氫氣（例如，H2 ）前驅物透過化學氣相沉積（CVD）來生長。然而，第一插塞層1802也可採用其他材料、生長製程及前驅物。
如第18B圖所示的剖面示意圖第1800B，沉積一阻障層1806而覆蓋第一插塞層1802及第二層間介電（ILD）層132b。再者，沉積阻障層1806而局部填充週邊開口1804並沿週邊開口1804形成（例如，請參照第18A圖）。阻障層1806可為或包括鈦、氮化鈦、氮化鉭、一些其它合適的阻障材料或上述材料的任何組合。 舉例來說，阻障層1806的沉積可為或包括化學氣相沉積（CVD）、物理氣相沉積（PVD）、一些其他合適的沉積製程，或上述製程的任意組合。
同樣如第18B圖所示的剖面示意圖1800B，沉積一第二插塞層1808而覆蓋阻障層1806並填充週邊開口 1804的剩餘部分。阻障層1806阻止材料自第二插塞層1808擴散通過阻障層1806及/或擴散通過阻障層1806至第二插塞層1808。再者，在一些實施例中，阻障層1806可作為第二插塞層1808的黏著層。第二插塞層1808可為或包括例如鈷、釕、鎢、一些其他合適的金屬或上述的任何組合。第二插塞層1808的沉積可為或包括化學氣相沉積（CVD）、物理氣相沉積（PVD）、無電電鍍、電鍍、其他一些合適的沉積製程，或上述的任何組合。
如第18C圖所示的剖面示意圖1800C，對第一及第二插塞層1802及1808、阻障層1806及第二 層間介電（ILD）層132b進行平坦化，直至其上表面大致平坦。舉例來說，上述平坦化可為或包括化學機械研磨（CMP）及/或其它一些合適的平坦化製程。上述平坦化於接點開口1502（例如，請參照第16圖）及介層連接開口1402（例如，請參照第16圖）內形成閘極至接點（GC）結構102，並且在週邊開口1804（例如，請參照第18C圖）內進一步形成週邊結構1810。週邊結構1810包括週邊插塞1812及以杯罩式覆蓋週邊插塞1812下方的週邊阻障層1814。週邊結構1810可為測試線、虛置結構或其它合適的結構。
儘管第9-16、17A、17B及18A-18C圖參照方法的各種實施例進行了說明，然而可理解的是第圖9-16、17A、17B及18A-18C圖中所示的結構不侷限於上述方法，而是可跳脫上述方法而單獨存在。儘管第9-16、17A、17B及18A-18C圖所述為一連串動作，然而可理解的是在其它實施例中，上述動作的順序可加以改變。儘管第9-16、17A、17B及18A-18C圖所示所述為一組特定的動作，但在其它實施例中可省略一些所示所述的動作。再者，未示出及/或敘述的動作可包含於在其他實施例中。
舉例來說，第9-16、17A及17B圖所示的方法實施例可加以修改，以形成閘極至接點（GC）結構102 （例如，請參照第17B圖）及第二主動區（AR）結構106b（例如，請參照第17B圖），如同其於第1C或1D圖中的對應部件。在對第1C圖的方法進行修改的一些實施例中，在第11及12圖中未形成第二主動區（AR）接點106b。相反地，在第16及17A圖之間進行一第五蝕刻，以形成主動區（AR）開口。再者，根據第17A及17B圖的動作進行上述方法，以在主動區（AR）開口內形成第二主動區（AR）接點106b。 在對第1D的方法進行修改的一些實施例中，除了在第17A圖省略阻障層1702之外，採用了與第1C圖相同的製程。
請參照第19圖，提供了第9-16、17A、17B及18A-18C圖所示方法的一些實施例的區塊圖1900。
在步驟區塊1902中，形成一半導體裝置於基底上方並覆蓋於第一層間介電（ILD）層，其中基底至少局部定義出半導體裝置的主動區。舉例來說，請參照第9及10圖。
在步驟區塊1904中，形成一主動區（AR）接點延伸穿過第一層間介電（ILD）層至半導體裝置的源極/汲極區（其位於鄰近半導體裝置的閘極電極的位置）。舉例來說，請參照第11及12圖。在替代選擇實施例中，主動區（AR）接點延伸至半導體的基體接點區或半導體裝置的主動區中其他一些位置。
在步驟區塊1906中，沉積一蝕刻停止層於第一層間介電（ILD）層上。舉例來說，請參照第13圖。
在步驟區塊1908中，沉積一第二層間介電（ILD）層於蝕刻停止層上。舉例來說，請參照第13圖。
在步驟區塊1910中，對第一及第二層間介電（ILD）層進行一第一蝕刻，以形成一介層連接開口延伸至閘極電極。舉例來說，請參照第14圖。
在步驟區塊1912中，對第二層間介電（ILD）層進行一第二蝕刻，以形成一接點開口位於主動區（AR）接點上並與介層連接開口重疊，其中第二蝕刻止於蝕刻停止層上。舉例來說，請參照第15圖。
在步驟區塊1914中，對蝕刻停止層上進行一第三蝕刻，以將接點開口延伸至主動區（AR）接點，並將接點開口的底部由主動區（AR）接點向下傾斜至介層連接開口。舉例來說，請參照第16圖。
在步驟區塊1916中，沉積一插塞層於接點開口及介層連接開口內。舉例來說，請參照第17A或第18A圖。
在步驟區塊1918中，對插塞層及第二層間介電（ILD）層進行平坦化，以形成一閘極至接點（GC）結構位於閘極電極上方且將閘極電極電性耦接至主動區（AR）接點。舉例來說，請參照第17B或18C圖。閘極至接點（GC）結構定義出一閘極接點及將閘極接點與閘極電極分開的一閘極介層連接。因為接點開口的底部為傾斜的，因此介層連接開口的深寬比低。此降低了或以其他方式防止在沉積期間在插塞層內形成縫隙及/或空孔的可能性。 上述及/或空隙將增加由閘極接點至閘極電極的電阻，此增加了功率損耗，並可能使操作參數偏離規格。因此，傾斜接點開口的底部可提高良率及/或降低功率損耗。
在步驟區塊1920中，形成一後段（BEOL）區域於閘極至接點（GC）結構上。上述後段（BEOL）區域的非侷限性示例可參照第4A及4B圖所示的後段（BEOL）區域402。
儘管第19圖的區塊圖1900所示所述為一連串動作或事件，然而可理解的是這些動作或事件的順序不應作出限制性解釋。 舉例來說，一些動作可以不同的順序及/或與本文所示及/或所述的動作或事件之外的其他動作或事件同時發生。再者，並非所有圖式的動作都需要實施於本文所述的一或多個型態或實施例，且本文所述的一或多個動作可進行於一或多個單獨的動作及/或階段中。
在一些實施例中，本揭露提供一種積體電路（IC），其包括：一基底；一源極/汲極區，位於基底的一頂部上並嵌入頂部內；一閘極電極位於基底上方並與源極/汲極區分界；一第一層位接點，位於源極/汲極區上方，並與其電性耦接；一第二層位接點，位於第一層位接點及閘極電極上方；以及一閘極介層連接，由第二層位接點延伸至閘極電極，其中第二層位接點的一下表面由第一層位接點向下傾斜至閘極介層連接。在一些實施例中，積體電路（IC）更包括一金屬插塞及一金屬阻障層，兩者定義出第二層位接點及閘極介層連接，其中金屬阻障層杯罩式覆蓋金屬插塞的一底側，並將金屬插塞與第一層位接點隔開。在一些實施例中，積體電路（IC）更包括：一第一層間介電（ILD）層，位於基底上方；一第二層間介電（ILD）層，位於第一層間介電（ILD）層上方；以及一蝕刻停止層，位於第一與第二層間介電（ILD）層之間，而與第一與第二層間介電（ILD）層分別直接接觸於一下介電界面及一上介電界面，其中第一及第二層位接點直接接觸於一接點間界面，其相對低於下介電界面。在一些實施例中，積體電路（IC）更包括一第一插塞，定義出第二層位接點與閘極介層連接，且實質上由單一材料組成，其中第一層位接點包括一第二插塞及包圍住第二插塞的一底部的一擴散阻障層，且其中第一插塞位於擴散阻障層的一上表面及第二插塞的一上表面上方並與其直接接觸。在一些實施例中，第二層位接點的下表面自第一層位接點朝一第一方向向下傾斜至閘極界層連接，其中第二層位接點在第一方向上橫向伸長，且第一層位接點在橫向於第一方向的一第二方向上橫向伸長。在一些實施例中，第二層位接點的下表面相對於閘極介層連接的一側壁的一角度約在30-70度。在一些實施例中，第二層位接點的一上表面與第二層位接點上方的多個介層連接及多個導線完全隔開。
在一些實施例中，本揭露提供另一種積體電路（IC），其包括：一基底；一裝置，位於基底上方且包括一閘極電極，其中基底至少局部定義出裝置的一主動區（AR）；一主動區（AR）接點，自主動區（AR）沿閘極電極的一側壁延伸至高於閘極電極的一上表面的主動區（AR）接點的一上表面；以及一閘極至接點（GC）結構，位於主動區（AR）接點及閘極電極上方，其中閘極至接點（GC）結構由閘極電極的上表面延伸至主動區（AR）接點的上表面，閘極至接點（GC）結構定義出一閘極介層連接，其延伸至閘極電極的上表面並與主動區（AR）接點隔開，且其中閘極至接點（GC）結構具有一寬度，其由閘極介層連接的一頂部持續增加至主動區（AR）接點的上表面。在一些實施例中，上述裝置包括一源極/汲極區，其與主動區（AR）內的閘極電極分界，其中主動區（AR）接點由源極/汲極區延伸至主動區（AR）接點的上表面。在一些實施例中，閘極至接點（GC）結構的寬度以一第一增率由閘極電極的上表面增加至閘極介層連接的上表面，其中閘極至接點（GC）結構的寬度以大於第一增率的一第二增率由閘極介層連接的上表面增加至主動區（AR）接點的上表面。在一些實施例中，閘極至接點（GC）結構的一下表面由閘極介層連接的一第一側壁向上傾斜至主動區（AR）接點的一第二側壁。在一些實施例中，積體電路（IC）更包括：一層間介電（ILD）層，位於閘極至接點（GC）結構下方，且直接接觸閘極至接點（GC）結構的一下表面；以及一蝕刻停止層，位於層間介電（ILD）層上方並與其直接接觸，其中蝕刻停止層橫向接觸閘極至接點（GC）結構並與主動區（AR）接點隔開。在一些實施例中，閘極至接點（GC）結構的一上表面具有橫跨其大部分的一第一材料，其中閘極至接點（GC）結構的一下表面直接接觸主動區（AR）接點於一界面處，且閘極至接點（GC）結構的下表面於界面處具有第一材料。在一些實施例中，閘極至接點（GC）結構包括：一金屬插塞；以及一金屬襯層，位於金屬插塞的多個側壁上且位於金屬插塞的一下表面上，其中金屬襯層將金屬插塞與主動區（AR）接點及閘極電極隔開。
在一些實施例中，本揭露提供一種積體電路（IC）的製造方法，包括：形成一主動區（AR）接點延伸穿過一第一層間介電（ILD）層至一半導體裝置的一主動區（AR）；沉積一蝕刻停止層（ESL）及一第二層間介電（ILD）層而覆蓋第一層間介電（ILD）層及主動區（AR）接點，其中蝕刻停止層（ESL）位於第一與第二層間介電（ILD）層之間；對蝕刻停止層（ESL）及第一及第二層間介電（ILD）層進行一第一蝕刻，以形成露出半導體裝置的閘極電極的一第一開口；對第二層間介電（ILD）層進行一第二蝕刻，且其止於蝕刻停止層（ESL）上，以形成一第二開口位於主動區（AR）接點上，且與第一開口重疊；經由第二開口對蝕刻停止層（ESL）進行一第三蝕刻，以露出主動區（AR）接點，其中第三蝕刻將第二開口的一底部由主動區（AR）接點向下傾斜至第一開口；以及形成一閘極至接點（GC）結構而填充第一及第二開口，並將閘極電極電性耦接至主動區（AR）接點。在一些實施例中，上述方法更包括在進行第三蝕刻與形成閘極至接點（GC）結構之間進行一清潔製程，其中清潔製程將第二開口的底部由主動區（AR）接點進一步向下傾斜至第一開口。在一些實施例中，進行第三蝕刻包括：由氫氣及四氟甲烷氣體的一混合物形成一電漿；以及將電漿施加於蝕刻停止層（ESL）。在一些實施例中，氫氣在第三蝕刻期間具有一第一流速，其中四氟甲烷氣體在第三蝕刻期間具有一第二流速，且第一流速約10倍大於第二流速。在一些實施例中，形成閘極至接點（GC）結構包括：沉積一阻障層，其沿第一及第二開口形成並局部填充於內；沉積一插塞層於阻障層上而填充第一及第二開口的一剩餘部分；以及對阻障層及插塞層進行平坦化直至阻障層及插塞層的上表面分別與第二層間介電（ILD）層的一上表面大致齊平。在一些實施例中，形成閘極至接點（GC）結構包括：由閘極電極的種子材料及主動區（AR）接點的種子材料選擇性地生長一插塞層而填充第一及第二開口，其中插塞層直接接觸第一及第二開口內的第二層間介電（ILD）層的多個側壁；以及對插塞層中進行平坦化，使插塞層的一上表面齊平於第二層間介電（ILD）層的一上表面。
以上概略說明瞭本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可於不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
100A,100B,100C,100D,200A,200B,300A,300B,400A,400B,700,900,1000,1100,1200,1300,1400,1500,1600,1700A,1700B,1800A,1800B,1800C:剖面示意圖 102:閘極至接點（GC）結構 102b:下表面 104:閘極電極 104a:第一閘極電極 104b:第二閘極電極 106:主動區（AR）接點 106a:第一主動區（AR）接點 106b:第二主動區（AR）接點 108:中段（MOL）區域 110:閘極至接點（GC）插塞 112:閘極至接點（GC）阻障層 114:閘極介層連接 116:閘極接點 118:基底 118c:通道區 118f:鰭部 120:閘極介電層 122:源極/汲極區 122e:源極/汲極延伸部 124:半導體裝置 126:主動區 128:主動區（AR）插塞128 130:主動區（AR）阻障層 132:層間介電（ILD）層 132a:第一層間介電（ILD）層 132b:第二層間介電（ILD）層 134:蝕刻停止層 136,1704:插塞 138,1702,1806:阻障層 202:溝槽隔離結構 302:內側壁間隙壁 304:外側壁間隙壁 306:矽化物層 402:後段（BEOL）區域 404:內連接線 406:內連接介層連接 408:額外的層間介電（ILD）層408 410:額外的蝕刻停止層410 500A,500B,500C,500D,600A,600B:上視平面佈局 502:接點圖案 504:介層連接圖案 506:參考軸 508:中心軸線 602:主動區（AR）介層連接 702:金屬插塞 704:功函數層 706:高k值介電層 710:蓋層 800:剖面投影 1102:主動區（AR）開口 1104:第一罩幕 1402:介層連接開口 1404:第二罩幕 1502:接點開口 1504:第三罩幕 1602:凹角 1802:第一插塞層 1804:周邊開口 1808:第二插塞層 1810:週邊結構 1812:週邊插塞 1814:週邊阻障層 1900:區塊圖 1902,1904,1906,1908,1910,1912,1914,1916,1918,1920:步驟區塊 D0 ,D1 ,D2 ,D3 ,D4 ,DΦ :距離 E:方框 I:第一積體電路（IC）區域II II:第二積體電路（IC）區域II M1 :第一導線層位 M2 :第二導線層位 S:間距 V0 :第零介層連接層位 V1 :第一介層連接層位 Tb ,Tild :厚度 Wgv :寬度 α,Φ:角度
第1A-1D圖繪示出包括閘極至接點（GC）結構的積體電路（IC）的各種實施例的剖面示意圖。 第2A及2B圖繪示出與第1A圖的剖面示意圖正交的第1A圖的積體電路（IC）的各種實施例的剖面示意圖。 第3A及3B圖繪示出第1A圖的積體電路（IC）的各種替代選擇實施例的剖面示意圖，其中閘極至接點（GC）結構鄰接多個半導體裝置及多個主動區（AR）接點。 第4A及4B圖繪示出第3A圖的積體電路（IC）的各種實施例的延展剖面示意圖，其中後段（BEOL）區域位於中段（MOL）區（其內排置了閘極至接點（GC）結構）上方。 第5A-5D圖繪示出第3A圖的積體電路（IC）的各種實施例的上視平面佈局。 第6A及6B圖繪示出積體電路（IC）的各種實施例的上視平面佈局，其包括鄰接多個主動區（AR）接點的多個閘極至接點（GC）結構及配置為鰭式場效電晶體（finFET）的多個半導體裝置。 第7圖繪示出第6A圖的積體電路（IC）的一些實施例的剖面示意圖。 第8圖繪示出第6A圖的積體電路（IC）的一些實施例的剖面投影。 第9-16、17A、17B及18A-18C圖繪示出包括閘極至接點（GC）結構的積體電路（IC）的製造方法的各種實施例 的一連串剖面示意圖。 第19圖繪示出第9-16、17A、17B及18A-18C圖的方法的一些實施例的方法區塊圖。
無
100A:剖面示意圖
102:閘極至接點(GC)結構
102b:下表面
104:閘極電極
106:主動區(AR)接點
108:中段(MOL)區域
110:閘極至接點(GC)插塞
112:閘極至接點(GC)阻障層
114:閘極介層連接
116:閘極接點
118:基底
118c:通道區
120:閘極介電層
122:源極/汲極區
124:半導體裝置
126:主動區
128:主動區(AR)插塞128
130:主動區(AR)阻障層
132:層間介電(ILD)層
134:蝕刻停止層
S:間距
Tb:厚度
Wgv:寬度
α:角度

Claims (15)

  1. 一種積體電路，包括：一基底；一源極/汲極區，位於該基底的一頂部上並嵌入該頂部內；一閘極電極位於該基底上方並與該源極/汲極區分界；一第一層位接點，位於該源極/汲極區上方，並與其電性耦接；一第二層位接點，位於該第一層位接點及該閘極電極上方；以及一閘極介層連接，由該第二層位接點延伸至該閘極電極，其中該第二層位接點的一下表面由該第一層位接點向下傾斜至該閘極介層連接。
  2. 如請求項1之積體電路，更包括一金屬插塞及一金屬阻障層，兩者定義出該第二層位接點及該閘極介層連接，其中該金屬阻障層杯罩式覆蓋該金屬插塞的一底側，並將該金屬插塞與該第一層位接點隔開。
  3. 如請求項1或2之積體電路，更包括：一第一層間介電層，位於該基底上方；一第二層間介電層，位於該第一層間介電上方；以及一蝕刻停止層，位於該第一與該第二層間介電層之間，而與第一與第二層間介電層分別直接接觸於一下介電界面及一上介電界面，其中該第一及該第二層位接點直接接觸於一接點間界面，其相對低於該下介電界面。
  4. 如請求項1或2之積體電路，其中該第二層位接點的該下表面自該第一層位接點朝一第一方向向下傾斜至該閘極介層連接，其中該第二層位接點在該第一方向上橫向伸長，且該第一層位接點在橫向於該第一方向的一第二方向上橫向伸長。
  5. 如請求項1或2之積體電路，其中該第二層位接點的一上表面與該第二層位接點上方的多個介層連接及多個導線完全隔開。
  6. 一種積體電路，包括：一基底；一裝置，位於該基底上方且包括一閘極電極，其中該基底至少局部定義出該裝置的一主動區；一主動區接點，自該主動區沿該閘極電極的一側壁延伸至高於該閘極電極的一上表面的該主動區接點的一上表面；以及一閘極至接點結構，位於該主動區接點及該閘極電極上方，其中該閘極至接點結構由該閘極電極的該上表面延伸至該主動區接點的該上表面，該閘極至接點結構定義出一閘極介層連接，其延伸至該閘極電極的該上表面並與該主動區接點隔開，且其中該閘極至接點結構具有一寬度，其由該閘極介層連接的一頂部持續增加至該主動區接點的該上表面。
  7. 如請求項6之積體電路，其中該閘極至接點結構的一下表面由該閘極介層連接的一第一側壁向上傾斜至該主動區接點的一第二側壁。
  8. 如請求項6或7之積體電路，更包括：一層間介電層，位於該閘極至接點結構下方，且直接接觸該閘極至接點結構的一下表面；以及一蝕刻停止層，位於該層間介電層上方並與其直接接觸，其中該蝕刻停止層橫向接觸該閘極至接點結構並與該主動區接點隔開。
  9. 如請求項6或7之積體電路，其中該閘極至接點構的一上表面具有橫跨其大部分的一第一材料，其中該閘極至接點結構的一下表面直接接觸該 主動區接點於一界面處，且該閘極至接點結構的該下表面於該界面處具有該第一材料。
  10. 如請求項6或7之積體電路，其中該閘極至接點結構包括：一金屬插塞；以及一金屬襯層，位於該金屬插塞的多個側壁上，且位於該金屬插塞的一下表面上，其中該金屬襯層將該金屬插塞與主動區接點及該閘極電極隔開。
  11. 一種積體電路之製造方法，包括：形成一主動區接點延伸穿過一第一層間介電層至一半導體裝置的一主動區；沉積一蝕刻停止層及一第二層間介電層而覆蓋該第一層間介電層及該主動區接點，其中該蝕刻停止層位於該第一與該第二層間介電層之間；對該蝕刻停止層及該第一及該第二層間介電層進行一第一蝕刻，以形成露出該半導體裝置的一閘極電極的一第一開口；對該第二層間介電層進行一第二蝕刻，且其止於該蝕刻停止層上，以形成一第二開口位於該主動區接點上，且與該第一開口重疊；經由該第二開口對該蝕刻停止層進行一第三蝕刻，以露出該區接點，其中該第三蝕刻將該第二開口的一底部由該主動區接點向下傾斜至該第一開口；以及形成一閘極至接點結構而填充該第一及該第二開口，並將該閘極電極電性耦接至該主動區接點。
  12. 如請求項11之積體電路之製造方法，更包括：在進行該第三蝕刻與形成該閘極至接點結構之間進行一清潔製程，其中該清潔製程將該第二開口的該底部由該主動區接點進一步向下傾斜至該第一開口。
  13. 如請求項11或12之積體電路之製造方法，其中進行該第三蝕刻 包括：由氫氣及四氟甲烷氣體的一混合物形成一電漿；以及將該電漿施加於該蝕刻停止層。
  14. 如請求項13之積體電路之製造方法，其中該氫氣在該第三蝕刻期間具有一第一流速，其中該四氟甲烷氣體在該第三蝕刻期間具有一第二流速，且該第一流速約10倍大於該第二流速。
  15. 如請求項11或12之積體電路之製造方法，其中形成該閘極至接點結構包括：沉積一阻障層，其沿該第一及該第二開口形成並局部填充於內；沉積一插塞層於該阻障層上而填充該第一及該第二開口的一剩餘部分；以及對該阻障層及該插塞層進行平坦化直至該阻障層及該插塞層的上表面分別與該第二層間介電層的一上表面齊平。
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