CN113097176A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN113097176A
CN113097176A CN202011407727.3A CN202011407727A CN113097176A CN 113097176 A CN113097176 A CN 113097176A CN 202011407727 A CN202011407727 A CN 202011407727A CN 113097176 A CN113097176 A CN 113097176A
Authority
CN
China
Prior art keywords
layer
diffusion barrier
barrier layer
liner
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011407727.3A
Other languages
English (en)
Inventor
傅世刚
李明翰
眭晓林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113097176A publication Critical patent/CN113097176A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068Formation and after-treatment of conductors
    • H01L2221/1073Barrier, adhesion or liner layers

Abstract

本公开实施例提供一种半导体装置。半导体装置包括介电层及接点结构,介电层位于基板上,接点结构埋置于介电层中。接点结构包括扩散阻挡层以接触介电层,且扩散阻挡层包括含钛合金。导电结构还包括衬垫层于扩散阻挡层上,且衬垫层包括贵金属。接点结构还包括导电插塞于衬垫层上。

Description

半导体装置
技术领域
本发明实施例涉及半导体装置,尤其涉及接点结构中的扩散阻挡层与搭配的化学机械研磨的研磨液。
背景技术
集成电路含有多个装置如晶体管、二极管、电容器、与电阻制作于半导体基板之上及/或之中。这些装置一开始彼此隔离,但之后内连线以形成功能电路。随着集成电路中的装置密度增加,需要多个线路层以内连线这些装置。在形成多层内连线结构时,常采用化学机械研磨。
发明内容
本发明的目的在于提供一种半导体装置,以解决上述至少一个问题。
本发明一实施例关于半导体装置。在一些实施例中,半导体装置包括介电层,位于基板上;以及接点结构,埋置于介电层中。接点结构包括扩散阻挡层,接触介电层,且扩散阻挡层包括含钛合金。接点结构还包含衬垫层,位于扩散阻挡层上,且衬垫层包括贵金属。接点结构还包括导电插塞,位于衬垫层上。
本发明另一实施例关于半导体装置。半导体装置包括介电层,位于基板上。半导体装置还包括扩散阻挡层,位于介电层的侧壁与凹陷表面上。扩散阻挡层包括第一扩散阻挡层与第一扩散阻挡层之上的第二扩散阻挡层。第二扩散阻挡层包括钛或含钛合金。半导体装置还包括衬垫层,位于扩散阻挡层上。衬垫层包括贵金属。半导体装置还包括导电插塞,位于衬垫层上。
本发明又一实施例关于半导体装置的形成方法。方法包括形成接点开口于基板上的介电层中。方法还包括沿着接点开口沉积扩散阻挡层。扩散阻挡层包括含钛合金。方法还包括沉积衬垫层于扩散阻挡层上。衬垫层包括贵金属。方法还包括沉积导电材料层以填入接点开口。方法还包括采用第一化学机械研磨的研磨液进行第一化学机械研磨工艺,以自衬垫层的上表面移除导电材料层。方法还包括采用第二化学机械研磨的研磨液进行第二化学机械研磨工艺,以自介电层的上表面移除衬垫层与扩散阻挡层。第二化学机械研磨的研磨液包括过氧化氢作为氧化剂。
附图说明
图1为一些实施例中,制作半导体装置的方法的流程图。
图2至图10为一些实施例中,半导体装置在图1的方法的多种阶段中的剖视图。
附图标记如下:
CD1,CD2:关键尺寸
100:方法
102,104,106,108,110,112,114:步骤
200:半导体装置
202:基板
210:材料堆叠
212:蚀刻停止层
214:介电层
216:盖层
220a,220b,220c:接点开口
232,232p:扩散阻挡层
232a,232a':第一扩散阻挡层
232b,232b':第二扩散阻挡层
234,234p:衬垫层
236:导电材料层
236p:导电插塞
具体实施方式
下述详细描述可搭配附图说明,以利理解本发明的各方面。值得注意的是,各种结构仅用于说明目的而未按比例绘制,如本业常态。实际上为了清楚说明,可任意增加或减少各种结构的尺寸。类似标号用于标示附图与说明中的类似结构。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例用以简化本公开而非局限本发明。举例来说,形成第一构件于第二构件上的叙述包含两者直接接触,或两者的间隔有其他额外构件而非直接接触。此外,本发明的多种实例可重复采用相同标号以求简洁,但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外,空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。元件亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。
在多层内连线结构中,导电线路如铜线路位于堆叠的介电层中,并经由通孔自一层连接至另一层。在一些例子中,导电线路与通孔的制作方法可采用单镶嵌或双镶嵌工艺。在一般的镶嵌工艺中,沉积介电层于基板上并依据掩模图案蚀刻介电层,且掩模图案对应所需的通孔图案与所需的线路图案。沉积扩散阻挡层于介电层之上与介电层中的蚀刻的区域之中,接着沉积衬垫层于扩散阻挡层上。接着将导电金属如铜填入蚀刻的区域。扩散阻挡层可避免导电金属扩散至介电层与半导体基板中所造成的装置可信度问题。扩散阻挡层的选择包括钽及/或氮化钽。衬垫层包含钌,其对导电金属具有良好的粘着性。因此衬垫层可提供导电金属成核的表面,使电化学镀的导电金属如铜可沉积其上。
一旦填入蚀刻区域,则采用化学机械研磨工艺自介电层的上表面移除导电金属、扩散阻挡层、与衬垫层的多余部分,以形成隔离的导电接点结构于介电层中。化学机械研磨工艺将含有研磨颗粒与反应性化学剂的研磨液施加至研磨垫,并以研磨垫研磨基板表面。研磨垫与接触研磨液中的反应性化学剂的基板之间的相对移动,使化学机械研磨工艺可由物理及化学力平坦化基板表面。在化学机械研磨工艺时,研磨液中的氧化剂如过氧化氢有助于氧化基板的金属层成对应氧化物,之后可由研磨垫机械研磨并移除金属氧化物。
以钌作为内连线结构所用的阻挡材料,有助于加大金属填隙的工艺容许范围。然而钌为贵金属,也由于钌的化学与机械稳定性,含钌金属的接点结构通常难以研磨。钌的低研磨速率须采用较强氧化剂如硝酸铈铵、过碘酸钠、过碘酸钾、过锰酸钾或类似物,及/或采用较长的研磨时间与较高的研磨压力,以适当地研磨钌。钌的化学机械研磨所用的剧烈条件,会过度移除与钌相邻的导电材料,造成导电材料碟化。此外,以较温和的氧化剂(如过氧化氢)氧化钌所形成的二氧化钌,难以溶于化学机械研磨的研磨液所用的常见溶剂如水。在研磨表面之后所形成的二氧化钌难以移除,造成缺陷于图案化的表面上。
本发明实施例提供含钛的扩散阻挡层用于内连线结构,以增进钌的化学机械研磨移除速率,并减少研磨副产物(如二氧化钌污染,来自于采用钌做为扩散阻挡层上的衬垫层,其有利于沉积导电材料如铜)。采用含钛元素的扩散阻挡层,使钌的化学机械研磨所采用的研磨液可含较温和的氧化剂如过氧化氢。化学机械研磨的研磨液中的过氧化氢可氧化钛成过氧化钛(TiOOH)。过氧化钛是比过氧化氢更强的氧化剂,其可氧化二氧化钌成高价数的水溶性钌化合物,比如RuO4 -(若采用酸性的化学机械研磨的研磨液,pH<5)或RuO4 2-(若采用碱性的化学机械研磨的研磨液,pH>9)。高价数的水溶性钌化合物可溶解于水相的化学机械研磨的研磨液中,且易于与化学机械研磨的研磨液一起移除。如此一来,可解决钌的低移除速率与二氧化钌的副产物污染等相关问题。
图1为一些实施例中,制作半导体装置200的方法100的流程图。图2至图10为一些实施例中,半导体装置200于方法100的多种阶段中的剖视图。方法100将搭配图2至图10中的半导体装置200详述于下。在一些实施例中,在方法100之前、之中及/或之后可进行额外步骤,且可置换及/或省略一些所述步骤。在一些实施例中,半导体装置200可添加额外结构。在一些实施例中,可取代或省略一些下述结构。本技术领域中技术人员应理解,虽然一些实施例以特定顺序进行步骤,但可由另一逻辑性的顺序进行这些步骤。
如图1及图2所示的一些实施例,方法100包括步骤102以形成材料堆叠210于基板202上。图2形成材料堆叠210于基板202上之后的半导体装置200的剖视图。在图2的一些实施例中,材料堆叠210包括蚀刻停止层212、介电层214、与盖层216。
在一些实施例中,基板202包括半导体基板。在一些实施例中,半导体基板为基体半导体基板、绝缘层上半导体基板或类似物。半导体基板可掺杂(比如掺杂p型或n型掺质)或未掺杂。在一些实施例中,半导体基板包括半导体元素(如硅或锗),半导体化合物(如砷化镓、磷化镓、磷化铟、砷化铟或锑化铟)、半导体合金(如硅锗)或上述的组合。在一些实施例中,半导体基板包括外延层。
多种装置可位于半导体基板上。举例来说,半导体基板可包含场效晶体管(如鳍状场效晶体管、平面场效晶体管、垂直全绕式栅极场效晶体管或类似物)、二极管、电容器、电感或其他装置。举例来说,装置可完全形成于半导体基板中、形成于半导体基板的一部分与一或多个上方层的一部分中及/或完全形成于一或多个上方层中。此处所述的工艺可用于形成接点至装置及/或内连线装置以形成集成电路。集成电路可为任何电路,比如特用集成电路、处理器、存储器或其他电路。
蚀刻停止层212形成于基板202上。在图2的一些实施例中,直接沉积蚀刻停止层212于基板202上以接触基板202。在一些实施例中,含有接点结构于其中的一或多个介电层位于蚀刻停止层212与基板202之间。蚀刻停止层212避免基板202免于后续蚀刻步骤损伤,同时避免基板202暴露至含氧环境而氧化。在一些实施例中,蚀刻停止层212包括氮化硅、碳化硅、碳氮化硅、掺杂氧的碳化硅、氧化铝、氮氧化铝或其他合适材料。在一些实施例中,蚀刻停止层212沉积于基板202上的方法可采用沉积工艺如化学气相沉积、等离子体辅助化学气相沉积或原子层沉积。在一些实施例中,蚀刻停止层212的厚度为约2nm至约10nm。在一些例子中,若蚀刻停止层212的厚度过薄,则无法完全覆盖基板202以达保护下方基板202的效果。在一些例子中,若蚀刻停止层212的厚度过厚,则不改变保护下方基板202的效果但增加成本。在一些实施例中,可视情况形成蚀刻停止层212,比如省略蚀刻停止层212。
介电层214形成于蚀刻停止层212上。在一些实施例中,介电层214包括氧化硅。在一些实施例中,介电层214包括介电常数低于4的低介电常数的介电材料。在一些实施例中,低介电常数的介电材料的介电常数为约1.2至约3.5。在一些实施例中,介电层214包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、硼硅酸盐玻璃及/或其他合适的介电材料。在一些实施例中,介电层214的沉积工艺可采用化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积或旋转涂布。在一些实施例中,以平坦化工艺平坦化介电层214,或使介电层214凹陷以提供平坦的上表面。在一些实施例中,采用化学机械研磨平坦化介电层214的上表面。
盖层216形成于介电层214上。在一些实施例中,盖层216在后续蚀刻工艺时保护介电层214。在一些实施例中,盖层216亦作为抗反射涂层,以在后续光光刻工艺时抑制非预期的光反射。在一些实施例中,盖层216包括氧化硅、氮化硅、氮氧化硅或掺杂氧的碳化硅。在一些实施例中,盖层216的沉积方法采用化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或其他合适的沉积工艺。在一些实施例中,盖层216的厚度为约5nm至约20nm。在一些例子中,若盖层216的厚度过薄,则无法完全覆盖介电层214而无法达到保护介电层214的效果。在一些例子中,若盖层216的厚度过厚,则保护下方介电层214的效果不变但增加成本。在一些实施例中,可视情况形成盖层216,比如省略盖层216。
如图1及图3所示的一些实施例,方法100的步骤104形成多个接点开口220a至220c于材料堆叠210中或穿过材料堆叠210。图3为图2的半导体装置200在蚀刻接点开口220a至220c于材料堆叠210中或穿过材料堆叠210之后的剖视图。虽然附图中有三个接点开口220a、220b及220c,但可实施任何数目的接点开口。
每一接点开口220a至220c可为沟槽、通孔或沟槽与通孔的组合(其沟槽围绕通孔)。在图3的一些实施例中,接点开口220a至220c为沟槽。接点开口220a至220c对准并露出下方基板202中的导电结构(如下侧金属化层中的金属线路,或基板202的半导体基板中的掺杂区)。在一些实施例中,接点开口220a至220c具有一致的关键尺寸(未图示)。在其他实施例中,接点开口220a及220b具有不同的关键尺寸。举例来说,接点开口220a的关键尺寸CD1可为约50nm至约1μm,而接点开口220b的关键尺寸CD2可为约10nm至约40nm。相邻的接点开口220a至220c之间的空间可为约10nm至约1μm。接点开口220a至220c的深度可为约15nm至约80nm。
在一些实施例中,采用光光刻与蚀刻工艺如单镶嵌或双镶嵌工艺,以形成接点开口220a至220c。在一些实施例中,先以旋转涂布等方法形成光刻胶层(未图示)于盖层216上。接着以紫外线曝光光刻胶层。接着移除光刻胶层的曝光部分或未曝光部分,以产生具有开口于其中的图案化的光刻胶层(未图示),端视采用的光刻胶为正型光刻胶或负型光刻胶而定。图案化的光刻胶层露出盖层216的部分,比如将形成接点开口220a至220c处。一旦形成图案化的光刻胶,则可进行一或多道非等向蚀刻至图案化的光刻胶未覆盖的盖层216、介电层214、与蚀刻停止层212的部分,以形成接点开口220a至220c。非等向蚀刻可为干蚀刻(如反应性离子蚀刻或等离子体蚀刻)、湿蚀刻或上述的组合。在一些实施例中,进行单一的非等向蚀刻以蚀刻盖层216、介电层214、与蚀刻停止层212。在其他实施例中,进行多道非等向蚀刻。举例来说,进行第一非等向蚀刻以蚀刻盖层216的未掩模部分,进行第二非等向蚀刻以蚀刻介电层214的未掩模部分,并进行第三非等向蚀刻以蚀刻蚀刻停止层212的未掩模部分。在形成接点开口220a至220c之后,可由湿式剥除或等离子体灰化移除图案化的光刻胶层。
如图1及图4所示的一些实施例,方法100的步骤106沿着接点开口220a至220c的下表面与侧壁以及盖层216的上表面沉积扩散阻挡层232。图4为图3的半导体装置200在沿着接点开口220a至220c的下表面与侧壁以及盖层216的上表面沉积扩散阻挡层232之后的剖视图。
扩散阻挡层232避免之后形成的导电材料层中的金属扩散至介电层214与基板202中。在图4中的一些实施例中,扩散阻挡层232为单层结构且包括含钛合金。在一些实施例中,扩散阻挡层232包括TixTayNz、TixWyNz、TixMoyNz、TixMnyNy、TixCoyNy、TixCoyTaz、TixTaySiNz或上述的组合。x各自为2至5,y各自为1至5,且z各自为1至4。在一些其他实施例中,扩散阻挡层232为单层,其组成为实质上纯钛。在一些实施例中,扩散阻挡层232的沉积方法采用顺应性的沉积工艺如化学气相沉积、物理气相沉积或原子层沉积。扩散阻挡层232的厚度为约
Figure BDA0002817647050000071
至约
Figure BDA0002817647050000072
在一些例子中,若扩散阻挡层232的厚度过薄,则无法达到避免金属扩散的效果。在一些例子中,若扩散阻挡层232的厚度过厚,则避免金属扩散的效果不变但减少金属填充的工艺容许范围。
在图5中的其他实施例中,扩散阻挡层232具有双层结构,比如衬垫接点开口220a至220c的第一扩散阻挡层232a,与第一扩散阻挡层232a上的第二扩散阻挡层232b。在一些实施例中,第一扩散阻挡层232a包括金属氮化物。可用于第一扩散阻挡层232a的例示性金属氮化物包含但不限于氮化钽、氮化钛、氮化钨、氮化钼、氮化锰或氮化钽硅。第二扩散阻挡层232b包括钛。在一些实施例中,第二扩散阻挡层232b的组成为实质上纯钛。在一些其他实施例中,第二扩散阻挡层232b可为或包括含钛合金如钛钴、钛锰或钛镍。在一些实施例中,第一扩散阻挡层232a的沉积方法可采用原子层沉积、化学气相沉积或物理气相沉积,而第二扩散阻挡层232b的沉积方法可采用原子层沉积或化学气相沉积。在一些实施例中,第一扩散阻挡层232a的厚度为约
Figure BDA0002817647050000081
至约
Figure BDA0002817647050000082
而第二扩散阻挡层232b的厚度为约
Figure BDA0002817647050000083
至约
Figure BDA0002817647050000084
如图1及图6所示的一些实施例,方法100的步骤108沉积衬垫层234于扩散阻挡层232上。图6为图4的半导体装置200在沉积衬垫层234于扩散阻挡层232上之后的剖视图。
衬垫层234可增进扩散阻挡层232与后续形成其上的导电材料层之间的粘着性。在一些实施例中,衬垫层234包括贵金属如钌、铟或锇。在一些实施例中,衬垫层234的沉积方法可采用顺应性沉积工艺如化学气相沉积或原子层沉积。衬垫层234的厚度为约
Figure BDA0002817647050000085
至约
Figure BDA0002817647050000086
在一些例子中,若衬垫层234的厚度过薄,则无法达到促进粘着的效果。在一些例子中,若衬垫层234的厚度过厚,则促进粘着的效果不变但减少金属填充的工艺容许范围。
如图1及图7所示的一些实施例,方法100的步骤110沉积导电材料层236于衬垫层234上,以填入接点开口220a至220c的其余部分。图7为图6的半导体装置200在沉积导电材料层236于衬垫层234上,以填入接点开口220a至220c的其余部分之后的剖视图。
在一些实施例中,导电材料层236包括导电金属如铜、铝、钴、钨、银、上述的组合或上述的合金。在一些实施例中,导电材料层236的沉积方法可为合适的沉积工艺如化学气相沉积、等离子体辅助化学气相沉积、溅镀或电镀。可持续沉积工艺直到导电材料层236超填接点开口220a至220c,使导电材料层236覆盖衬垫层234的上表面。在图7的一些实施例中,沉积之后的导电材料层236的上表面比衬垫层234高,比如高约400nm至约700nm。
如图1及图8所示的一些实施例,方法100的步骤112进行第一化学机械研磨工艺,以自衬垫层234的上表面移除导电材料层236。图8为图7的半导体装置200在自衬垫层234的上表面移除导电材料层236之后的剖视图。
第一化学机械研磨止于衬垫层234上,因此第一化学机械研磨工艺之后可露出衬垫层234的上表面。
采用第一化学机械研磨的研磨液进行第一化学机械研磨工艺,其在导电材料层236与衬垫层234之间具有高研磨选择性。第一化学机械研磨的研磨液自衬垫层234的顶部移除导电材料层236,而衬垫层234维持完整。在一些实施例中,第一化学机械研磨的研磨液包括研磨颗粒分散于水相溶剂如水中。研磨颗粒可机械地研磨导电材料层236。研磨颗粒的例子包含但不限于胶体氧化硅、气相氧化硅或氧化铈。以界面活性剂稳定化研磨颗粒。界面活性剂的的例子包含但不限于具有C10至C14的碳链的烷基硫酸盐、羧酸盐或烷基磷酸盐。第一化学机械研磨的研磨液更采用氧化剂、腐蚀抑制剂、与缓冲剂。氧化剂可用于使导电材料层236中的金属氧化成对应的氧化物(比如将铜氧化成氧化亚铜或氧化铜),使机械研磨可轻易移除导电材料层236。在一些实施例中,可采用较缓和的氧化剂如过氧化氢。腐蚀抑制剂在第一化学机械研磨工艺时,可避免腐蚀金属。在一些实施例中,腐蚀抑制剂可包含苯并三唑。缓冲剂可用于维持第一化学机械研磨的研磨液的pH等级,比如约6至约8。pH缓冲剂的例子包括但不限于柠檬酸与柠檬酸钾、醋酸与醋酸钾、以及磷酸与磷酸钾。
施加第一化学机械研磨的研磨液至盘上包含的研磨垫,或直接施加至欲研磨的表面上。可调整研磨参数如向下作用力、研磨液流速、承载桌速、研磨头速、与研磨垫种类,以影响第一化学机械研磨的研磨料所造成的结果。在一些实施例中,向下作用力可为约0.5psi至约2psi,承载桌速可为约30rpm(每分钟转数)至约100rpm,而研磨头速可为约20rpm至约90rpm。自研磨的表面测量涡电流或光反射,以监控研磨终点。
如图1及图9所示的一些实施例,方法100的步骤114进行第二化学机械研磨工艺,以自介电层214的上表面移除衬垫层234、扩散阻挡层232、与盖层216。第二化学机械研磨工艺亦移除接点开口220a至220c中的导电材料,使化学机械研磨工艺后的导电材料层236的上表面与介电层214共平面。图9为图8的半导体装置200在自盖层216的上表面移除衬垫层234与扩散阻挡层232之后的剖视图。
第二化学机械研磨工艺造成实质上平坦的表面,其上之后可形成上层的内连线结构。在第二化学机械研磨工艺之后,接点结构如扩散阻挡层232p、衬垫层234p及导电插塞236p形成于接点开口220a至220c中。每一接点结构如扩散阻挡层232p、衬垫层234p及导电插塞236p包括扩散阻挡层232p(其为沿着对应的接点开口220a至220c的侧壁与下表面的扩散阻挡层232的保留部分)、衬垫层234p(其为扩散阻挡层232p上的衬垫层234的保留部分)、以及导电插塞236p(其为衬垫层234上的导电材料层236的保留部分)。每一接点开口220a至220c中的导电插塞236p、衬垫层234p、与扩散阻挡层232p的上表面,可与介电层214的上表面共平面。在一些实施例中,接点结构如扩散阻挡层232p、衬垫层234p及导电插塞236p的高度为约10nm至约60nm。
在扩散阻挡层232具有双层结构如第一扩散阻挡层232a与第二扩散阻挡层232b的实施例中(见图5),以第二化学机械研磨工艺形成接点结构于接点开口220a至220c中之后,每一接点开口220a至220c中的扩散阻挡层232p具有双层结构如第一扩散阻挡层232a'与第二扩散阻挡层232b’,如图10所示。
采用第二化学机械研磨的研磨液进行第二化学机械研磨工艺。选择第二化学机械研磨的研磨液,以对衬垫层234、扩散阻挡层232、与盖层216具有较高的研磨速率,并对导电材料层236与介电层214具有较低的研磨速率。因此第二化学机械研磨的研磨液可自介电层214的上表面移除衬垫层234、扩散阻挡层232、与盖层216的部分,而不过蚀刻介电层214与接点开口220a至220c中的导电材料层236。如此一来,可避免每一接点开口220a至220c中的导电插塞236p碟化。在一些实施例中,第二化学机械研磨的研磨液可包含研磨颗粒、界面活性剂、氧化剂、腐蚀抑制剂、与缓冲剂。选择第二化学机械研磨的研磨液中的缓冲剂,以提供pH为约2至约6的酸性研磨液,或pH为约9至约11的碱性研磨液。
施加第二化学机械研磨的研磨液至盘上包含的研磨垫,或直接施加至欲处理的晶片上。可调整研磨参数如向下作用力、研磨液流速、承载桌速、研磨头速、与研磨垫种类,以影响第二化学机械研磨的研磨料所造成的结果。在一些实施例中,向下作用力可为约0.5psi至约2.5psi,承载桌速可为约30rpm至约115rpm,而研磨头速可为约25rpm至约105rpm。自研磨的表面检测涡电流或光反射,以知研磨终点。
在第二化学机械研磨工艺时,过氧化氢可分别氧化衬垫层234中的金属与扩散阻挡层232中的钛元素以形成对应的氧化物。举例来说,若衬垫层234的组成为钌则可氧化钌成二氧化钌,而钛可氧化成二氧化钛。过氧化氢进一步氧化二氧化钛以形成过氧化钛,其为比过氧化氢更强的氧化剂。当第二化学机械研磨工艺中采用酸性的化学机械研磨的研磨液时,过氧化钛可氧化二氧化钌成RuO4 -。当地二化学机械研磨工艺中采用碱性的化学机械研磨的研磨液时,过氧化钛可氧化二氧化钌成RuO4 2-。在一些实施例中,酸性的化学机械研磨的研磨液的pH<5。在一些实施例中,碱性的化学机械研磨的研磨液的pH>9。RuO4 -与RuO4 2-为水溶性,因此可溶于第二化学机械研磨的研磨液中,并可与第二化学机械研磨的研磨液一起轻易移除。导入含钛元素的扩散阻挡层232于衬垫层234之下,有助于减少缺陷形成并增加衬垫层234的移除速率。
本发明一实施例关于半导体装置。在一些实施例中,半导体装置包括介电层,位于基板上;以及接点结构,埋置于介电层中。接点结构包括扩散阻挡层,接触介电层,且扩散阻挡层包括含钛合金。接点结构还包含衬垫层,位于扩散阻挡层上,且衬垫层包括贵金属。接点结构还包括导电插塞,位于衬垫层上。
在一些实施例中,扩散阻挡层包括TixTayNz、TixWyNz、TixMoyNz、TixMnyNy、TixCoyNy、TixCoyTaz或TixTaySiNz,其中x为2至5,y为1至5,而z为1至4。
在一些实施例中,导电插塞包括铜、钴、钨、铝或银。
在一些实施例中,贵金属包括钌、铱或锇。
在一些实施例中,半导体装置还包括蚀刻停止层于介电层与基板之间,其中蚀刻停止层围绕接点结构。
在一些实施例中,蚀刻停止层包括碳氮化硅、碳化硅、氧化硅、氧化铝或钽氧化铝。
在一些实施例中,介电层包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃,且掺杂的硅酸盐玻璃包括硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃或硼硅酸盐玻璃。
本发明另一实施例关于半导体装置。半导体装置包括介电层,位于基板上。半导体装置还包括扩散阻挡层,位于介电层的侧壁与凹陷表面上。扩散阻挡层包括第一扩散阻挡层与第一扩散阻挡层之上的第二扩散阻挡层。第二扩散阻挡层包括钛或含钛合金。半导体装置还包括衬垫层,位于扩散阻挡层上。衬垫层包括贵金属。半导体装置还包括导电插塞,位于衬垫层上。
在一些实施例中,第一扩散阻挡层包括金属氮化物。
在一些实施例中,第一扩散阻挡层包括氮化钽、氮化钛、氮化钨、氮化钼、氮化锰或氮化钽硅。
在一些实施例中,第二扩散阻挡层包括钛钴、钛锰或钛镍。
在一些实施例中,贵金属包括钌、铱或锇。
在一些实施例中,介电层包括低介电常数的介电材料。
本发明又一实施例关于半导体装置的形成方法。方法包括形成接点开口于基板上的介电层中。方法还包括沿着接点开口沉积扩散阻挡层。扩散阻挡层包括含钛合金。方法还包括沉积衬垫层于扩散阻挡层上。衬垫层包括贵金属。方法还包括沉积导电材料层以填入接点开口。方法还包括采用第一化学机械研磨的研磨液进行第一化学机械研磨工艺,以自衬垫层的上表面移除导电材料层。方法还包括采用第二化学机械研磨的研磨液进行第二化学机械研磨工艺,以自介电层的上表面移除衬垫层与扩散阻挡层。第二化学机械研磨的研磨液包括过氧化氢作为氧化剂。
在一些实施例中,第二化学机械研磨的研磨液包括研磨颗粒与过氧化氢。
在一些实施例中,第二化学机械研磨的研磨液的pH值为约2至6。
在一些实施例中,第二化学机械研磨的研磨液的pH值为约9至11。
在一些实施例中,顺应性沉积扩散阻挡层的步骤包括沉积TixTayNz、TixWyNz、TixMoyNz、TixMnyNy、TixCoyNy、TixCoyTaz或TixTaySiNz,其中x为2至5,y为1至5,且z为1至4。
在一些实施例中,形成接点开口的步骤包括采用干蚀刻、湿蚀刻或上述的组合蚀刻介电层。
在一些实施例中,方法还包括沉积蚀刻停止层于介电层与基板之间。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解,这些等效置换并未脱离本发明精神与范畴,并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。

Claims (1)

1.一种半导体装置,包括:
一介电层,位于一基板上;以及
一接点结构,埋置于该介电层中,其中该接点结构包括:
一扩散阻挡层,接触该介电层,且该扩散阻挡层包括含钛合金;
一衬垫层,位于该扩散阻挡层上,且该衬垫层包括贵金属;以及
一导电插塞,位于该衬垫层上。
CN202011407727.3A 2019-12-23 2020-12-04 半导体装置 Pending CN113097176A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962953109P 2019-12-23 2019-12-23
US62/953,109 2019-12-23
US17/083,230 US11545389B2 (en) 2019-12-23 2020-10-28 Titanium-containing diffusion barrier for CMP removal rate enhancement and contamination reduction
US17/083,230 2020-10-28

Publications (1)

Publication Number Publication Date
CN113097176A true CN113097176A (zh) 2021-07-09

Family

ID=76438727

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011407727.3A Pending CN113097176A (zh) 2019-12-23 2020-12-04 半导体装置

Country Status (3)

Country Link
US (1) US11545389B2 (zh)
CN (1) CN113097176A (zh)
TW (1) TW202125753A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3309717B2 (ja) * 1996-06-26 2002-07-29 三菱電機株式会社 集積回路の配線の製造方法
US20030047710A1 (en) * 2001-09-13 2003-03-13 Nyacol Nano Technologies, Inc Chemical-mechanical polishing
US7173310B2 (en) * 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
US8927413B2 (en) * 2012-11-12 2015-01-06 Taiwan Semiconductor Manufacturing, Ltd. Semiconductor structure and semiconductor fabricating process for the same
JP2017139375A (ja) * 2016-02-04 2017-08-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11053339B2 (en) * 2017-05-12 2021-07-06 Kuraray Co., Ltd. Polyurethane for polishing layer, polishing layer including polyurethane and modification method of the polishing layer, polishing pad, and polishing method
US10559530B2 (en) * 2017-12-27 2020-02-11 International Business Machines Corporation Forming dual metallization interconnect structures in single metallization level
US10947414B2 (en) * 2018-07-31 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Compositions for use in chemical mechanical polishing

Also Published As

Publication number Publication date
TW202125753A (zh) 2021-07-01
US11545389B2 (en) 2023-01-03
US20210193507A1 (en) 2021-06-24

Similar Documents

Publication Publication Date Title
JP5329786B2 (ja) 研磨液および半導体装置の製造方法
US20020061635A1 (en) Solution for chemical mechanical polishing and method of manufacturing copper metal interconnection layer using the same
US20120196442A1 (en) Chemical mechanical polishing method
US6897143B2 (en) Method of manufacturing semiconductor device including two-step polishing operation for cap metal
KR20000028886A (ko) 구리를 기초로 한 금속 연마 조성물 및 반도체장치의제조방법
JP2003086548A (ja) 半導体装置の製造方法及びその研磨液
KR20130019332A (ko) 텅스텐 연마용 cmp 슬러리 조성물
US6316364B1 (en) Polishing method and polishing solution
KR100692472B1 (ko) 반도체 장치의 제조 방법과 반도체 장치
US6251789B1 (en) Selective slurries for the formation of conductive structures
WO2000002235A1 (en) Method of planarizing integrated circuits
US6723626B2 (en) Method of manufacturing semiconductor device
US20220367244A1 (en) Titanium-containing diffusion barrier for cmp removal rate enhancement and contamination reduction
CN113053806A (zh) 键合结构及其形成方法、晶圆键合结构及晶圆的键合方法
KR100338272B1 (ko) 매립 금속배선의 형성방법
CN113097176A (zh) 半导体装置
JP2004165434A (ja) 半導体装置の製造方法
CN107301948A (zh) 一种用于金属cmp的集成工艺的方法
US11342219B2 (en) Chemical mechanical polishing topography reset and control on interconnect metal lines
CN115831866B (zh) 一种高深宽比接触孔的制作方法
US6699785B2 (en) Conductor abrasiveless chemical-mechanical polishing in integrated circuit interconnects
US20240006233A1 (en) Semiconductor device including a self-formed barrier metal layer
US11211254B2 (en) Process for integrated circuit fabrication using a buffer layer as a stop for chemical mechanical polishing of a coupled dielectric oxide layer
JP2009246228A (ja) 研磨方法及び半導体装置の製造方法
EP1350266B1 (en) Conductor chemical-mechanical polishing in integrated circuit interconnects

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210709

WD01 Invention patent application deemed withdrawn after publication