KR100338272B1 - 매립 금속배선의 형성방법 - Google Patents

매립 금속배선의 형성방법 Download PDF

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Abstract

배선홈 (46), 배리어 금속막 (47) 및 도전성 금속막 (48) 을 형성하는 공정, 연마액과 제 1 농도를 갖는 산화제를 사용하여 도전성 금속막 (48) 을 연마함으로써, 배리어 금속막 (47) 을 노출시키는 공정, 및 제 1 농도보다 낮은 제 2 농도를 갖는 산화제 및 연마액을 사용하여 노출된 배리어 금속막 (47) 을 연마 및 제거함으로써, 배선을 형성하는 공정을 포함하는 매립 금속배선 (49) 의 형성방법이 개시된다. 비교적 농도가 큰 산화제를 사용할 때 도전성 금속막 (48) 이 과도하게 연마되는 데, 이와 같은 산화제는 배리어 금속막 (47) 을 연마 및 제거할 때에 필요하다. 배리어 금속막 (47) 을 부드럽게 제거하고 도전성 금속막 (48) 이 과도하게 제거되는 것을 방지하기 위하여, 도전성 금속막 (48) 의 연마시에 저농도의 산화제를 사용한다.

Description

매립 금속배선의 형성방법 {METHOD FOR FORMING EMBEDDED METAL WIRING}
본 발명은 매립 금속배선의 형성방법에 관한 것으로, 특히, 디싱 (dishing) 및 리세스 (recess) 등의 구조적 결함이 감소된 매립 금속배선을 형성하는 방법에 관한 것이다.
반도체 장치의 소형화 및 고집적화에 대한 요구에 따라, 반도체 장치의 배선도 점점 얇고 다층화되어 가고 있다. 절연막 상에 배선층을 형성하고, 이 배선층을 패터닝하여 배선을 형성하는 방법에서는, 단선 및 단락과 같은 배선 불량이 배선에 발생되기 쉽다.
절연막 상에 배선을 형성하는 방법 대신으로는, 절연막 내에 매립 금속배선을 형성하는, 소위, 다마신 (Damisin) 법이 실용화되어 있다.
이하, 도 1a 내지 도 1e 를 참조하여, 종래의 매립 금속배선의 형성방법을 설명하기로 한다.
도 1a 에 도시된 바와 같이, 실리콘 기판 (11) 상에 형성되어 있는 SiO2막(12) 상에 포토레지스트막 (13) 을 형성한다.
그 다음, 도 1b 에 도시된 바와 같이, 포토레지스트막 (13) 을 패터닝하여 원하는 배선 패턴을 갖는 에칭 마스크 (13a) 를 형성한다. 이 에칭 마스크 (13a) 를 이용하여, SiO2막 (12) 을 에칭하여 배선홈 (14) 을 형성한다.
에칭 마스크 (13a) 를 제거한 후, 도 1c 에 도시된 바와 같이, 배선홈 (14) 의 측벽 및 저부를 포함하는 SiO2막 (12) 상에 배리어 (barrier) 금속막 (15) 을 형성한다. 이 배리어 금속층 (15) 은 Cu 가 실리콘 기판 (11) 내에 확산되는 것을 방지하고, Cu 와 SiO2막 (12) 사이의 밀착성을 향상시킨다. 배리어 금속막 (15) 에 사용되는 금속의 예로서는, Ti, Ta 및 W 등의 고융점 금속과, TiN, TaN 및 WN 등의 고융점 질화물을 포함한다.
배리어 금속막 (15) 상에는, 도 1d 에 도시된 바와 같이, 도전성 금속막 (16), 예를 들면, Cu 막을 더 형성한다.
연마장치 (20) 를 사용하는 CMP 가공에 의해, Cu 막 (16) 및 배리어 금속막 (15) 을 차례로 연마하여 제거한 후에는, 배선홈 (14) 내에 매립되어 있고 배리어 금속막 (15) 및 Cu 막 (16) 으로 구성된 매립 배선 Cu (17) 이 트렌치 (14) 내에 형성된다.
배선홈 (14) 을 에칭할 때의 에칭스토퍼를 설치하기 위하여, SiO2막 (12) 대신에, 하부 SiO2막, 에칭스토퍼층 및 상부 SiO2막을 포함하는 3층 구조물을 형성할 수도 있다.
CMP 가공은, 예를 들면, 도 2 에 도시된 바와 같이, 연마장치를 이용하여 행한다.
연마장치 (20) 는, 도 2 에 도시된 바와 같이, 회전축 (24) 주위를 회전하고 그 위에 연마패드 (22) 가 위치하는 연마보드 (26), 회전축 (28) 주위를 회전하고 그 저면에 연마해야 할 웨이퍼 (W) 를 유지하는 웨이퍼 지지대 (30), 및 연마제 공급계 (34) 로부터 공급되는 연마제를 연마패드 (22) 상에 공급하는 연마제 노즐 (32) 을 구비한다.
연마보드 (26) 및 웨이퍼 지지대 (30) 는 전기모터 등의 구동장치 (도시되지 않음) 에 의해 구동된다. 웨이퍼 지지대 (30) 는, 진공 흡착기구 및 기계적 흡착기구와 같은, 웨이퍼 (W) 를 그 저면에 흡착하고 그 웨이퍼 (W) 를 유지하기 위한 흡착기구를 구비한다.
연마제로서는, 알루미나 및 실리카와 같은 연마입자를 포함하는 슬러리 형태의 연마액에 과산화수소와 같은 산화제를 첨가한 것을 사용한다.
CMP 가공시에는, 연마보드 (26) 상에 연마패드 (22) 를 탑재시키고, 이 연마패드 (22) 가 회전하는 동안 연마제 노즐 (32) 로부터 연마패드 (22) 상에 연마제를 공급한다. 한편, 웨이퍼 지지대 (30) 의 저면에 유지되어 있는 웨이퍼 (W) 는, 연마패드 (22) 에 압착되면서 회전한다.
이에 의해, 웨이퍼 (W) 의 저면은 연마제와 연마패드 (22) 간의 협동작용에 의해 소망의 두께만큼 연마된다.
그러나, 상술한 종래의 매립 금속배선의 형성방법으로서는, Cu 막을 연마한 다음 노출된 배리어 금속막을 연마하여 배선홈 내에 배리어 금속막과 Cu 막으로 구성되는 Cu 배선을 형성할 때에, 양호한 형태의 Cu 배선을 형성하는 것이 어렵다.
배선폭이 클 경우에는, 도 3a 에 도시된 바와 같이, 배선홈 내의 중앙부가 지나치게 연마되어 함몰되는, 소위, 디싱 상태가 된다. 배선폭이 작을 경우에는, 도 3b 에 도시된 바와 같이, 배선홈 내의 Cu 막 (16) 이 전체적으로 지나치게 연마되어 리세스 상태가 된다.
이러한 이유 때문에, 연마 정도에 따라서, Cu 배선 (16) 의 저항치가 배선의 단면적에 적당한 설계치보다 대폭 커지게 될 수도 있다.
상술한 바에 비추어, 본 발명의 목적은, 사용될 산화제의 농도를 조절함으로써, 디싱 및 리세스 등의 구조적 결함이 감소된 매립 금속배선의 형성 방법을 제공하는 것이다.
본 발명은, 반도체 기판에 배치된 절연막을 패터닝하여 제 1 깊이를 갖는 배선홈을 형성하는 공정, 상기 절연막상에 배리어 금속막을 형성하되, 상기 배리어 금속막이 상기 제 1 깊이보다 더 얇은 두께를 가지는 공정, 상기 배리어 금속막상에 도전성 금속막을 형성하여 상기 배선홈을 상기 도전 금속으로 매립하는 공정, 연마액과 상기 연마액에 대하여 제 1 농도를 갖는 산화제를 사용하여 상기 도전성 금속막을 연마함으로써, 상기 배선홈 이외의 영역상의 상기 배리어 금속막을 노출시키는 공정, 연마액과 상기 제 1 농도보다 낮고 상기 연마액에 대하여 제 2농도를 갖는 산화제를 사용하여 상기 노출된 배리어 금속막을 연마함으로써, 상기 배선홈 내에 상기 배리어 금속막 및 상기 도전성 금속막을 형성하는 공정을 포함하는 매립 금속배선의 형성방법을 제공한다.
본 발명의 매립 금속배선의 형성방법에 따르면, 배선홈 이외의 영역상에 노출된 배리어 금속막을 연마 및 제거할 때에 산화제의 농도가 매우 낮은 연마제를 사용하여 배선홈 내에 매립된 도전성 금속막의 연마성을 감소시킴으로써, 하나의 연마장치를 사용하고도 디싱 및 리세스와 같은 구조적 결함이 감소된 단면 형태를 가진 금속배선을 형성할 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점들은 하기의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1a 내지 도 1e 는 매립 금속배선의 형성방법을 실시하였을 때의 기판의 단면을 나타낸 개략도.
도 2 는 종래의 연마장치를 나타낸 개략도.
도 3a 및 도 3b 는 종래의 매립 금속배선의 구조적 결함을 나타낸 확대 단면도.
도 4 는 H2O2농도와 Cu, TaN 및 Ta 의 제거속도간의 관계를 나타낸 그래프.
도 5a 내지 도 5g 는 본 발명에 따른 바람직한 실시예의 매립 금속배선의 형성방법을 순차적으로 나타낸 개략단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11, 41 : 실리콘 기판 12 : SiO2
13 : 포토레지스트막 13a, 45 : 에칭마스크
14, 46 : 배선홈 15, 47 : 배리어 금속막
16, 48 : 도전성금속막 17, 49 : Cu 매립 배선
20 : 연마장치 22 : 연마패드
24, 28 : 회전축 26 : 연마보드
30 : 웨이퍼 지지대 32 : 연마제 노즐
34 : 연마제 공급계 42 : 하부 SiO2
43 : 에칭스토퍼층 44 : SiO2
본 발명자는, 종래 방법에 따른 매립 금속배선의 형성시에, 디싱 및 리세스와 같은 구조적인 결함이 생기는 원인을 연구하여, 다음을 발견하였다.
배리어 금속막의 제거속도가 Cu 막의 제거속도보다 현저히 빠르기 때문에, 배리어 금속막을 노출시킨 다음, 연마, 제거하여, 배선홈 내에 배선을 형성하는 공정에서, Cu 의 연마 및 제거를 배리어 금속막의 연마 및 제거보다 훨씬 더 빠르게 진행한다. 그 결과, 배선홈 내의 Cu 가 지나치게 연마, 제거되어, 디싱 및 리세스가 생기게 된다.
또한, 연마액에 첨가된 산화제, 예를 들면, H2O2가 Cu 의 과잉연마의 주원인이라는 것과, 이 산화제에 의해 산화된 Cu 는 쉽게 연마된다는 것을 실험에의해 발견하였다.
도 4 는, 가로축에 연마액 중의 H2O2농도 (용적%) 를, 세로축에 Cu, TaN 및 Ta 의 제거속도 (nm/min) 를 취함으로써, 연마액 중의 H2O2농도와 금속제거속도와의 관계를 나타낸 그래프로서,,은 각각 Cu, TaN 및 Ta 의 데이터를 나타낸다.
도 4 로부터 알 수 있는 바와 같이, 배리어 금속막을 구성하는 TaN 및 Ta는, 연마액 중의 H2O2농도의 대소에 관계없이, 거의 동일한 제거속도를 가진다. 한편, 제거속도가 0 내지 1.4 용적% 사이에서 비례적으로 변한다고 가정할 경우, Cu 는, 연마액 중의 H2O2농도가 l.4 용적% 이상에서는 TaN 및 Ta 의 제거속도보다 현저히 높은 제거속도를 나타내고, 0.6 용적% 이하에서는 TaN 및 Ta 의 제거속도와 거의 같거나 다소 낮은 제거속도를 나타내고 있다.
따라서, 배선홈 이외의 영역에서 배리어 금속막을 노출시킨 후 배리어 금속막의 연마로 이행한 시점에서, 연마장치의 연마보드 또는 웨이퍼 지지대를 회전시키는 토크가 커져, 연마보드 또는 웨이퍼 지지대를 회전시키는 전기모터의 공급전원측에 탑재된 전류계의 전류치도 증대된다. 이와 같이, 전기모터의 전류치 증대를 검출함으로써, 배선홈 이외의 영역상의 배리어 금속막을 노출시키는 공정이 종료한 것을 검지할 수 있게 된다.
제 2 농도는 도전성 금속막의 제거속도를 감소시키는 산화제의 농도이다. 제 1 농도보다 낮은 제 2 농도는 0 에 가까울수록 바람직할 수도 있다.
연마액과 산화제의 공급형식에는 제약이 없는데, 예를 들면, 연마액에 대하여 제 1 농도 및 제 2 농도가 되도록 연마액에 산화제를 첨가한 연마제를 연마패드상에 공급하거나, 제 1 농도 및 제 2 농도가 되도록 산화제를 별개로 및 동시에 연마패드상에 공급할 수도 있다.
도전성 금속막을 형성하는 금속은 더욱 쉽게 연마될 수 있도록 하기 위하여 산화제에 의해 산화된다. 다시 말해서, 산화되지 않을 경우에는, 배리어 금속막과 비교하여 연마성이 거의 동일하거나 더 낮은 성질을 갖는 금속을 사용할 수 있다.
본 발명의 방법은, 도전성 금속막이 Cu 로 이루어질 경우에 시행되는 것이 바람직하며, 배리어 금속막이 고융점 금속 또는 고융점 금속의 질화물로 이루어질 경우에 시행되는 것이 바람직하다.
연마액의 종류 및 연마에 사용되는 연마입자의 크기에는 제약이 없는데, 예를 들면, 연마액은 알루미나 입자를 연마용 지립 (砥粒) 으로서 포함하는 슬러리이다. 산화제는 H2O2또는 KIO3인 것이 바람직하다.
본 발명의 바람직한 실시예에서, 산화제는 H2O2이고, 제 1 농도는 1.4 용적% 이상이며, 제 2 농도는 0.6 용적% 이하이다.
본 발명의 적용은 매립 금속배선의 형성에만 한정되는 것이 아니며, 콘택 플러그의 형성에도 본 발명을 적용할 수 있는데, 이 경우, 배선홈이 콘택홀이고, 배선홈의 측벽 및 저벽이 콘택홀의 측벽 및 저벽이며, 배선이, 도전성 금속으로이루어진 콘택홀이 배선부로서 형성될 경우의 콘택 플러그이다.
이하, 첨부도면을 참조하여, 본 발명을 더욱 상세하게 설명한다.
실시예 1
본 실시예는 본 발명에 따른 매립 금속배선의 형성방법의 일례로서, Cu 및 Ta 를 도전성 금속 및 배리어 금속막으로 각각 사용하였다.
도 5a 에 도시된 바와 같이, 실리콘 기판 (41) 상에, 하부 SiO2막 (42), 에칭스토퍼층 (43) 및 상부 SiO2막 (44) 을 순차적으로 형성한다.
그 다음, 상부 SiO2막 (44) 상에 포토레지스트 마스크를 형성한 후 이를 패터닝하여, 도 5b 에 도시된 바와 같이, 배선 패턴을 갖는 에칭 마스크 (45) 를 형성한다.
그 다음, 에칭 마스크 (45) 를 이용하여 상부 SiO2막 (44) 을 에칭스토퍼층 (43) 까지 에칭하여, 도 5c 에 도시된 바와 같이, 배선홈 (46) 을 형성한다.
에칭 마스크 (45) 를 제거한 후, 도 5d 에 도시된 바와 같이, 기판 (41) 위에 위치한 배선홈 (46) 의 측벽 및 저벽과 접촉하며 배리어 금속막으로서의 역할을 하는 Ta 막 (47) 을 형성한다.
Ta 막 (47) 상에는, 도 5e 에 도시된 바와 같이, Cu 막 (48) 을 형성한다.
그 다음, 예를 들면, 도 2 에 도시된 연마장치를 사용한 CMP 가공에 의해, Cu 막 (48) 을 연마 및 제거하여, 도 5f 에 도시된 바와 같이, 배선홈 (46) 이외의 Ta 막 (47) 영역을 노출시킨다.
이 때 사용되는 연마제로서는, 연마용 지립으로서 평균입경 O.O1 내지 O.l ㎛ 의 알루미나 입자를 l 내지 10 중량% 포함한 순수로 이루어지는 연마액에, 1.4 용적% 농도를 가진 과산화수소를 첨가한 연마제를 사용하는 것이 바람직하다.
배선홈 (46) 이외의 영역의 Ta 막 (47) 을 노출시키는 공정의 종료는, 연마장치 (20) 의 연마보드 (26) 를 회전시키는 전기 모터에 공급되는 전류치가 급격히 증대하는 것을 검출함으로써 검지할 수 있다.
노출된 Ta 막 (47) 을 CMP 가공에 의해 연마 및 제거하여, 도 5g 에 도시된 바와 같이, 배선홈 (46) 이외의 영역의 상부 SiO2막 (44) 을 노출시키는 동시에, 배선홈 (46) 내에 Ta 막 (47) 및 Cu 막 (48) 으로 이루어지는 Cu 매립 배선 (49) 을 형성한다.
Ta 막 (47) 의 연마 및 제거공정의 연마제는, 과산화수소를 첨가하지 않은 연마액, 또는, 0.4 용적% 이하의 과산화수소를 연마액에 첨가한 연마제로서, Cu 막 (48) 의 연마에 사용된 연마액과 동일한 종류이다.
본 실시예의 매립 금속배선의 형성방법에 따르면, 하나의 연마장치를 사용하여, 디싱 및 리세스와 같은 구조적 결함이 감소된 단면 형태를 갖는 Cu 배선을 형성할 수 있다.
배선을 예로 하여 본 실시예를 설명하였지만, 콘택 플러그의 형성에도 본 발명을 적용할 수 있다. 이 경우, 배선홈, 배선홈의 측벽 및 저벽, 및 배선은 콘택홀, 콘택홀의 측벽 및 저벽, 및 콘택 플러그로 각각 대치될 수 있다.콘택홀이 SiO2막을 관통하여 실리콘 기판 또는 하부 배선에까지 도달하기 때문에, 에칭스토퍼층의 형성은 불필요하다.
단지 예로서 상기 실시예를 설명하였는 바, 본 발명이 상기 실시예에만 한정되지는 않으며, 당업자들은 본 발명의 범주를 일탈함이 없이 다양한 수정 및 변경을 할 수 있다.
본 발명에 따른 매립 금속배선의 형성방법에 의하면, 배선홈 이외의 영역상에 노출된 배리어 금속막을 연마 및 제거할 때, 산화제의 농도가 매우 낮은 연마제를 사용하여 배선홈에 매립되어 있는 도전성 금속막의 연마성을 감소시킴으로써, 하나의 연마장치를 사용하고도, 디싱 및 리세스 등의 구조적 결함이 감소된 양호한 단면 형태의 금속배선을 형성할 수 있게 된다.

Claims (10)

  1. 반도체 기판 (41) 상에 배치된 절연막 (44) 을 패터닝하여 제 1 깊이를 갖는 배선홈 (46) 을 형성하는 공정;
    상기 절연막 (44) 상에 상기 제 1 깊이 보다 얇은 두께를 갖는 배리어 금속막 (47) 을 형성하는 공정;
    상기 배리어 금속막 (47) 상에 도전성 금속막 (48) 을 형성하여 상기 배선홈 (46) 을 상기 도전성금속으로 매립하는 공정;
    상기 도전성 금속막 (48) 을 연마액과 상기 연마액에 대하여 제 1 농도를 갖는 산화제를 사용하여 연마함으로써, 상기 배선홈 (46) 이외의 영역상에 상기 배리어 금속막 (47) 을 노출시키는 공정;
    상기 노출된 배리어 금속막 (47) 을 연마액과 상기 연마액에 대하여 제 2 농도를 갖는 산화제를 사용하여 연마하여 상기 배선홈 (46) 내에 상기 배리어 금속막 (47) 및 상기 도전성 금속막 (48) 을 형성하는 공정을 포함하며,
    상기 제 2 농도는 상기 제 1 농도보다 낮은 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  2. 제 1 항에 있어서,
    상기 배리어 금속막 노출공정 및 상기 배선 형성공정에서, 회전 연마패드 (22) 를 구비하는 연마장치 (20) 가 사용되며, 상기 기판 (41) 이 상기 연마패드(22) 에 압착되어 있는 동안에 상기 연마액이 상기 연마패드 (22) 상으로 공급되는 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  3. 제 2 항에 있어서,
    상기 제 1 농도 및 상기 제 2 농도는 공급되기 전에 만들어지는 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  4. 제 2 항에 있어서,
    상기 제 1 농도 및 상기 제 2 농도는 공급하는 동안에 만들어지는 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  5. 제 1 항에 있어서,
    상기 도전성 금속막 (48) 은 Cu 로 이루어지는 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  6. 제 1 항에 있어서,
    상기 배리어 금속막 (47) 은 고융점 금속 또는 고융점 금속의 질화물로 이루어지는 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  7. 제 1 항에 있어서,
    상기 연마액은 알루미나 입자를 연마용 지립으로서 포함하는 슬러리인 것을 특징으로 하는 매립 금속배선 (49) 의 형성방법.
  8. 제 1 항에 있어서,
    상기 산화제는 H2O2또는 KIO3인 것을 특징으로 하는 매립 금속배선의 형성방법.
  9. 제 1 항에 있어서,
    상기 산화제는 H2O2이며, 상기 제 1 농도는 1.4 용적% 이상이고, 상기 제 2 농도는 0.6 용적% 이하인 것을 특징으로 하는 매립 금속배선의 형성방법.
  10. 반도체 기판 (41) 에 배치된 절연막 (44) 을 패터닝하여 제 1 깊이를 갖는 콘택홀을 형성하는 공정;
    상기 절연막 (44) 상에 배리어 금속막 (47) 을 형성하되, 상기 배리어 금속막 (47) 은 상기 제 1 깊이보다 더 얇은 두께를 가지는 공정;
    상기 배리어 금속막 (47) 상에 도전성 금속막 (48) 을 형성하여 상기 콘택홀을 상기 도전성 금속으로 매립하는 공정;
    연마액과 상기 연마액에 대하여 제 1 농도를 갖는 산화제를 사용하여 상기 도전성 금속막 (48) 을 연마함으로써, 상기 콘택홀 이외의 영역상의 상기 배리어금속막 (47) 을 노출시키는 공정;
    연마액과 상기 연마액에 대하여 제 2 농도를 갖는 산화제를 사용하여 상기 노출된 배리어 금속막 (47) 을 연마함으로써, 상기 콘택홀 내에 상기 배리어 금속막 (47) 및 상기 도전성 금속막 (48) 을 형성하는 공정을 포함하되,
    상기 제 2 농도는 상기 제 1 농도보다 낮은 것을 특징으로 하는 콘택 플러그의 형성방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4759779B2 (ja) * 1999-09-09 2011-08-31 日立化成工業株式会社 基板の研磨方法
JP2002367996A (ja) * 2001-06-06 2002-12-20 Nec Corp 半導体装置の製造方法
US6589099B2 (en) 2001-07-09 2003-07-08 Motorola, Inc. Method for chemical mechanical polishing (CMP) with altering the concentration of oxidizing agent in slurry
JP4573479B2 (ja) * 2001-09-04 2010-11-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100442873B1 (ko) * 2002-02-28 2004-08-02 삼성전자주식회사 화학적 기계적 폴리싱 슬러리 및 이를 사용한 화학적기계적 폴리싱 방법
JP2006269600A (ja) * 2005-03-23 2006-10-05 Fuji Photo Film Co Ltd 化学的機械的研磨方法及びこれに用いる研磨液
CA2840364A1 (en) * 2011-06-27 2013-01-03 General Mills, Inc. Detection and quantification of lactic acid producing bacteria in food products
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758201A (ja) * 1993-08-16 1995-03-03 Toshiba Corp 多層配線基板の製造方法
JPH08125013A (ja) * 1994-10-20 1996-05-17 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH08222630A (ja) * 1995-02-13 1996-08-30 Sony Corp 多層配線形成方法
JPH0964044A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3192968B2 (ja) 1995-06-08 2001-07-30 株式会社東芝 銅系金属用研磨液および半導体装置の製造方法
JP3487051B2 (ja) 1995-12-15 2004-01-13 松下電器産業株式会社 半導体装置の製造方法
JPH10135163A (ja) 1996-09-03 1998-05-22 Sumitomo Chem Co Ltd 半導体基板上の金属膜研磨用組成物及びこれを使用した半導体基板上の金属膜の平坦化方法
JP3160545B2 (ja) 1997-01-28 2001-04-25 松下電器産業株式会社 埋め込み配線の形成方法
US6136693A (en) * 1997-10-27 2000-10-24 Chartered Semiconductor Manufacturing Ltd. Method for planarized interconnect vias using electroless plating and CMP
US6114215A (en) * 1998-07-06 2000-09-05 Lsi Logic Corporation Generating non-planar topology on the surface of planar and near-planar substrates

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758201A (ja) * 1993-08-16 1995-03-03 Toshiba Corp 多層配線基板の製造方法
JPH08125013A (ja) * 1994-10-20 1996-05-17 Kawasaki Steel Corp 半導体装置およびその製造方法
JPH08222630A (ja) * 1995-02-13 1996-08-30 Sony Corp 多層配線形成方法
JPH0964044A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置及びその製造方法

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