KR20070112469A - 반도체 장치 및 그 제조 방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

절연막 중으로의 도전성 금속의 확산을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것. 본 발명의 반조체 장치의 제조 방법은 (1) 반도체 기판 상에 형성된 절연막에 홈을 형성하고, (2) 상기 홈의 내면 및 상기 절연막 상에 배리어막을 형성하며, (3) 상기 홈을 충전하도록 배리어막 상에 도전성 금속층을 형성하고, (4) 도전성 금속층의 표면이 상기 절연막의 표면보다 낮아지도록 상기 절연막 상의 도전성 금속층 및 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하며, (5) 상기 절연막 및 도전성 금속층 상에 금속 확산 방지막을 형성하고, (6) 도전성 금속층 상의 금속 확산 방지막의 적어도 일부를 남기도록 상기 절연막 상의 금속 확산 방지막과, 상기 절연막의 일부를 제거하는 공정을 포함하는 것을 특징으로 한다.
반도체 장치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND PROCESS FOR PRODUCING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 집적 회로 장치의 고집적화에 따라 배선의 고밀도화, 다층화에 대응하는 기술로서 다마신(Damascene)법이라고 불리는 도전성 금속의 매립 배선 기술이 검토되고 있다.
여기서 도 7(a)~(e)를 이용하여 종래의 반도체 장치의 제조 방법에 있어서의 다마신법에 의한 도전성 금속의 매립 배선의 제조 방법의 일례를 설명한다. 도 7(a)~(e)는 이 제조 공정을 나타내는 단면도이다.
우선 도 7(a)에 나타내는 바와 같이, 반도체 소자를 포함하는 반도체 기판(1) 상에 CVD(Chemical Vapor Deposition, 화학 기상 성장)법 등에 의해 퇴적된 절연막(3)에 매립 배선용 홈(5)을 포토리소그래피법 및 드라이 에칭법에 의해 형성한다.
다음에 도 7(b)에 나타내는 바와 같이, 홈(5)의 내면 및 절연막(3) 상에 배리어막(7)을 스퍼터링법 등에 의해 형성하고, 또한 홈(5)을 충전하도록 배리어막(7) 상에 예를 들면 동(Cu) 등의 도전성 금속층(9)을 도금법 등에 의해 형성한 다.
다음에 도 7(c)에 나타내는 바와 같이, CMP(Chemical Mechanical Polishing, 화학적 기계 연마)법에 의해 배리어막(7) 상의 불필요한 도전성 금속층(9)을 제거한다.
다음에 도 7(d)에 나타내는 바와 같이, 절연막(3) 상의 배리어막(7)을 제거함으로써 매립 배선을 형성한다.
마지막으로 도 7(e)에 나타내는 바와 같이, 금속 확산 방지막(13)을 플라즈마 CVD법에 의해 형성해서 반도체 기판 상에 도전성 금속의 매립 배선을 형성한다.
다마신법에는 크게 구별해서 싱글 다마신(Single Damascene)법과 듀얼 다마신(Dual Damascene)법이 있다. 싱글 다마신법은 도 7(a)~(e)에서 설명한 바와 같이 매립 배선을 형성하는 방법이다. 듀얼 다마신법은 도 8에 나타내는 바와 같이, 절연막(3)에 배선용 홈(5) 및 하층 배선으로의 접속을 행하기 위한 구멍(5a)을 형성한 후, 싱글 다마신법과 같은 방법에 의해 매립 배선과 하층 배선으로의 접속 구멍을 동시에 형성하는 방법이다.
이러한 매립 배선의 형성 방법에 있어서는, 배선 사이의 TDDB(Time-Dependent Dielectric Breakdown) 수명 등의 신뢰성의 관점에서 도전성 금속의 절연막 중으로의 확산을 방지할 필요가 있다. 특히 최근 도전성 금속 재료로서 널리 사용되는 동 등은 절연막 중으로의 확산 속도가 비교적 크기 때문에, 상기 배리어막(7) 및 금속 확산 방지막(13)에 의해 절연막(3) 중으로의 도전성 금속의 확산을 확실하게 방지하는 것이 특히 중요하다.
그러나 상기 종래의 방법에서는 CMP법에 의해 절연막(3) 상의 배리어막(7)을 제거할 때, 및 CMP 후에 통상 행해지는 세정시에 절연막(3)과 도전성 금속층(9)이 동시에 노출된다(도 7(d)을 참조). 이 때문에 CMP에 의해 깎여진 도전성 금속의 절연막(3) 표면으로의 부착이나, 용출된 도전성 금속을 함유하는 연마제 또는 세정액의 절연막(3)으로의 접촉에 의해 절연막(3) 중으로 도전성 금속이 확산된다는 문제가 있었다. 또 CMP 후에 금속 확산 방지막(13)을 형성하는 공정에 있어서도, 막 형성의 개시시에 절연막(3)과 도전성 금속층(9)이 동시에 플라즈마에 노출되므로 동일한 문제가 발생하고 있었다.
이 문제에 대처하는 방법으로서, 예를 들면 특허문헌1, 특허문헌2에서는 CMP 후의 세정에 있어서 탈이온수, 카르복실산 등의 유기산 혹은 그 암모늄염, 및 불화 화합물 등 혹은 암모니아 화합물을 함유하는 세정액에 의해 절연막(3) 표면을 세정하여 표면에 부착된 도전성 금속을 제거하는 방법이 나타내어져 있다. 그러나 절연막 중의 확산 속도가 큰 동 등을 도전성 금속에 사용한 경우에는, 특허문헌1 또는 특허문헌2에 나타내어져 있는 방법에서는 절연막(3) 중에 확산된 도전성 금속의 제거는 곤란하다. 또한 특허문헌3에서는 CMP 공정 후에 도전성 금속이 확산된 절연막(3)의 표면을 에칭 제거하는 방법이 나타내어져 있다. 또한 특허문헌4에는 에칭 방법으로서 환원성 플라즈마 처리에 의한 방법이 나타내어져 있다.
[특허문헌1 : 일본 특허 공표 2001-521285호 공보]
[특허문헌2 : 일본 특허 공표 2002-506295호 공보]
[특허문헌3 : 일본 특허 공개 2001-351918호 공보]
[특허문헌4 : 일본 특허 공개 2003-124311호 공보]
그러나 이들 방법을 이용한 경우에 있어서도, CMP 후에 금속 확산 방지막(13)을 형성하는 공정에 있어서 막 형성의 개시시에 절연막(3)과 도전성 금속층(9)이 동시에 플라즈마에 노출되므로, 다시 절연막(3) 중으로 도전성 금속이 확산되기 쉬워 배선의 높은 신뢰성을 얻는 것은 곤란했다.
본 발명은 이러한 사정을 감안하여 이루어진 것이며, 절연막 중으로의 도전성 금속의 확산을 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치의 제조 방법은 (1) 반도체 기판 상에 형성된 절연막에 홈을 형성하고, (2) 상기 홈의 내면 및 상기 절연막 상에 배리어막을 형성하며, (3) 상기 홈을 충전하도록 배리어막 상에 도전성 금속층을 형성하고, (4) 도전성 금속층의 표면이 상기 절연막의 표면보다 낮아지도록 상기 절연막 상의 도전성 금속층 및 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하며, (5) 상기 절연막 및 도전성 금속층 상에 금속 확산 방지막을 형성하고, (6) 도전성 금속층 상의 금속 확산 방지막의 적어도 일부를 남기도록 상기 절연막 상의 금속 확산 방지막과, 상기 절연막의 일부를 제거하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 도전성 금속층을 금속 확산 방지막으로 덮은 상태에서 상기 절연막의 일부를 제거할 수 있다. 이 절연막의 제거에 의해 막 표면에 확산되어 있는 도전성 금속을 제거할 수 있어 도전성 금속의 확산이 없는 절연막을 얻을 수 있다.
따라서 배선 사이의 TDDB 수명 열화를 방지할 수 있게 되어 배선 사이의 절연 파괴 내성이 향상된, 높은 신뢰성을 갖는 매립 도전성 금속 배선의 형성이 가능해진다.
도 1(a)~(f)는 본 발명의 제 1 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 2는 본 발명의 제 1 실시형태에 있어서 제 3 CMP 공정을 행하지 않았을 경우의 절연막의 표면 부근에 있어서의 원소 농도의 깊이 방향의 프로파일을 SIMS법에 의해 분석한 결과를 나타낸다.
도 3은 본 발명의 제 1 실시형태에 있어서 형성되는 도전성 금속층의 표면과 절연막의 단차, 금속 확산 방지막의 퇴적막 두께, 및 제 3 CMP 공정에서 제거되는 절연막의 막 두께 등의 관계를 나타내는 단면도이다.
도 4는 본 발명의 제 1 실시형태에 있어서 형성되는 도전성 금속층의 표면과 절연막 사이의 단차와, 제 3 CMP 공정에서 제거되는 절연막의 막 두께의 관계를 나타내는 그래프이다.
도 5(a)~(f)는 본 발명의 제 2 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 6(a)~(g)는 본 발명의 제 3 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 7(a)~(e)는 종래예에 의한 반도체 장치의 제조 방법을 나타내는 단면도이 다.
도 8은 종래예에 의한 반도체 장치의 제조 방법을 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판
3 : 절연막
3a : 절연막 표면
5 : 배선용 홈
7 : 배리어막
9 : 도전성 금속층
13 : 금속 확산 방지막
15 : 제 3 CMP 공정 직전의 웨이퍼 표면
17 : 제 3 CMP 공정 후의 웨이퍼 표면(CMP 연마면)
21 : 동
31 : 동의 검출 하한계 농도
33 : 바람직한 x와 y의 조합을 나타내는 영역
x : 도전성 금속층의 표면과 절연막 표면의 단차
y : 금속 확산 방지막의 퇴적막 두께
z : 제 3 CMP 공정에서 제거되는 절연막의 막 두께
a : 제 3 CMP 공정에 있어서의 금속 확산 방지막과 절연막의 제거막 두께의 합
c : 제 3 CMP 공정에 있어서의 배선용 홈 내의 금속 확산 방지막의 잔막 두께
본 발명의 반도체 장치의 제조 방법은 (1) 반도체 기판 상에 형성된 절연막에 홈을 형성하고, (2) 상기 홈의 내면 및 상기 절연막 상에 배리어막을 형성하며, (3) 상기 홈을 충전하도록 배리어막 상에 도전성 금속층을 형성하고, (4) 도전성 금속층의 표면이 상기 절연막의 표면보다 낮아지도록 상기 절연막 상의 도전성 금속층 및 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하며, (5) 상기 절연막 및 도전성 금속층 상에 금속 확산 방지막을 형성하고, (6) 도전성 금속층 상의 금속 확산 방지막의 적어도 일부를 남기도록 상기 절연막 상의 금속 확산 방지막과, 상기 절연막의 일부를 제거하는 공정을 포함하는 것을 특징으로 한다.
공정 (4)에 있어서의 도전성 금속층 및 배리어막의 제거는 다양한 방법으로 행할 수 있고, 예를 들면 CMP법 또는 CMP법과 에칭법의 조합에 의해 행할 수 있다.
구체적으로는 공정 (4)는 예를 들면 상기 절연막 상의 도전성 금속층을 제거하고, 상기 절연막 상의 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하는 공정을 구비하는 방법에 의해 행할 수 있다(하기 제 1 실시형태에 대응). 공정 (4)는 상기 절연막 상의 도전성 금속층 및 상기 홈 내의 도전성 금속층의 일부를 제거하고, 상기 절연막 상의 배리어막을 제거하는 공정을 구비하는 방법으로 행해도 된다(하기 제 2 실시형태에 대응). 전자의 방법에서는 배리어막을 제거할 때에도전성 금속층의 표면이 상기 절연막의 표면과의 사이의 단차(이하, 간단히 「단차 」라고도 한다.)를 형성하고, 후자의 방법에서는 절연막 상의 도전성 금속층을 제거할 때에 단차를 형성한다. 어느 방법이나, 예를 들면 2번의 CMP 공정에 의해 행할 수 있고, 이 2번의 CMP 공정은 슬러리의 종류를 바꾸는 등에 의해 연속적으로 행할 수 있다.
또 공정 (4)는 CMP법에 의해 상기 절연막 상의 도전성 금속층 및 배리어막을 제거하고, 에칭(예를 들면 습식 에칭)에 의해 상기 홈 내의 도전성 금속층의 일부를 제거하는 공정을 구비하는 방법이여도 된다(하기 제 3 실시형태에 대응). 이 방법에서는 CMP법으로 일단 평탄화를 행한 후에 에칭에 의해 단차를 형성하므로 단차의 높이의 제어가 용이하다.
공정 (4)에 있어서 도전성 금속층 표면과 상기 절연막 표면의 단차는 70~500㎚로 하는 것이 바람직하다. 70㎚이상의 경우, 공정 (6)에 있어서 절연막을 50㎚이상 제거하면서 20㎚이상의 두께의 금속 확산 방지막을 도전성 금속층 상에 남길 수 있고, 500㎚이하의 경우, 도전성 금속을 메워넣기 위한 홈이 지나치게 깊어지지 않기 때문이다. 또 절연막을 50㎚이상 제거하는 것은 도전성 금속의 확산의 대부분은 50㎚까지의 영역에서 일어나므로 50㎚이상의 제거에 의해 확산된 도전성 금속의 대부분을 제거할 수 있기 때문이다. 또한 금속 확산 방지막을 20㎚이상 남기는 것은금속 확산 방지막은 20㎚이상일 경우에 확산 방지 기능을 충분히 발휘하기 때문이다.
또 상기 단차는 금속 확산 방지막의 형성 막 두께의 2배에서 40㎚를 뺀 것보다 작아지도록 행해지는 것이 바람직하다. 이 경우 금속 확산 방지막의 퇴적막 두 께에 대하여 상기 단차가 비교적 작으므로 평탄화가 용이해지기 때문이다.
공정 (5)에 있어서 금속 확산 방지막은 20~500㎚의 막 두께로 형성되는 것이 바람직하다. 이 경우 공정 (6) 후에 20㎚이상의 막을 남길 수 있고, 또 500㎚이하의 경우 막 형성에 시간·비용이 지나치게 들기 때문이다.
공정 (6)에 있어서 절연막은 50~500㎚ 제거하는 것이 바람직하다. 50㎚ 이상인 이유는 상술과 같으며, 500㎚이하인 이유는 미리 여분으로 형성되는 막 두께가 지나치게 두꺼워지지 않기 때문이다. 또 20~500㎚의 두께의 금속 확산 방지막을 도전성 금속층 상에 남기는 것이 바람직하다. 20㎚이상인 이유는 상술과 같으며, 500㎚이하인 이유는 막 형성에 시간·비용이 지나치게 들지 않기 때문이다.
또 공정 (4)에서 형성되는 단차는 절연막의 제거막 두께보다 20~500㎚ 큰 것이 바람직하다. 이 경우 금속 확산 방지막을 20~500㎚의 막 두께로 형성하여 막 두께를 거의 감소시키지 않고 이 막을 공정 (6) 후까지 남길 수 있기 때문이다.
또한 본 발명은 반도체 기판과, 이 기판 상에 형성되어 홈을 구비하는 절연막과, 상기 홈에 배리어막을 통해서 충전된 도전성 금속층과, 도전성 금속층을 덮도록 형성된 금속 확산 방지막을 구비하고, 상기 절연막의 표면과 금속 확산 방지막의 표면이 실질적으로 동일 평면 상에 있는 것을 특징으로 하는 반도체 장치도 제공한다. 이 반도체 장치는 상기 방법에 의해 제조할 수 있고, 절연막에 함유되는 도전성 금속의 양을 적게 할 수 있어 배선 사이의 TDDB 수명 열화를 방지할 수 있다.
이하, 본 발명의 실시형태에 대하여 각 공정의 단면도를 사용하여 설명한다. 도면이나 이하의 기술 중에서 나타내는 형상, 구조, 막 두께, 온도, 조성 또는 방법 등은 예시이며, 본 발명의 범위는 도면이나 이하의 기술 중에서 나타내는 것에 한정되지 않는다.
1. 제 1 실시형태
도 1(a)~(f)는 본 발명의 제 1 실시형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
1-1. 반도체 장치의 제조 방법에 대한 설명
(1) 홈 형성 공정
우선 도 1(a)에 나타내는 바와 같이, 반도체 소자를 포함하는 반도체 기판(1) 상에 설치된 두께 100㎚~2000㎚의 절연막(3)에 매립 배선용 홈(5)을 포토리소그래피법 및 드라이 에칭법에 의해 형성한다.
절연막(3)은 배선 사이의 절연막이며, 예를 들면 실리콘 산화막, Low-k막 등을 사용할 수 있다. Low-k막으로서는 SiOF, SiOC, 다공질 실리카막 등의 무기계 절연막, 폴리이미드막, 불소 도프 아몰퍼스 카본막 등의 유기계 절연막을 사용할 수 있다.
포토리소그래피법 및 드라이 에칭법은 통상의 방법으로 행할 수 있고, 예를 들면 다음 방법으로 행할 수 있다. (a) 포토레지스트 조성물을 절연막(3) 상에 도포하여 포토레지스트층을 형성한다. (b) ArF 엑시머 레이저 스캐너를 이용하여 최적 노광량과 포커스로 상기 포토레지스트층의 노광 및 현상을 행함으로써 레지스트 패턴을 형성한다. (c) 상기 레지스트 패턴을 마스크로서 사용해서 절연막(3)을 드 라이 에칭함으로써 홈(5)을 형성한다. 포토레지스트 조성물에는 통상의 베이스 수지, 산 발생제 등을 함유하는 화학 증폭 포지티브형 포토레지스트 조성물을 사용할 수 있다. 드라이 에칭법은 CxFy, CcHxFy, O2, N2, Ar 등의 에칭 가스를 이용하여 행할 수 있다.
이렇게 해서 홈(5)은 반도체 기판(1)에 설치된 반도체 소자, 혹은 이 반도체 소자에 접속하는 하층 배선 또는 접속 전극이 원하는 위치에 접속되도록 형성된다.
또 절연막(3)의 막 두께, 조성, 형성 방법이나 홈(5)의 형상, 형성 방법은 상기의 것에 한정되지 않는다. 절연막(3)이나 홈(5)은 매립 도전성 금속 배선이나 접속 전극의 형성에 적합한 것이면 된다.
(2) 배리어막 형성 공정
다음에 도 1(b)에 나타내는 바와 같이, 홈(5)의 내면 및 절연막(3) 상에 두께 1~50㎚의 배리어막(7)을 스퍼터링법 등에 의해 형성한다. 여기서 배리어막(7)에는 (a) 티타늄, 탄탈 또는 텅스텐이라고 하는 내열 금속, (b) 티타늄 질화물, 탄탈 질화물또는 텅스텐 질화물이라고 하는 상기 내열 금속의 질화물, (c) 루테늄 또는 루테늄 산화물, 또는 (d) 상기 (a)~(c)의 재료로 이루어지는 박막의 적층막을 사용할 수 있다.
또 배리어막(7)의 구성(단층막인지 적층막인지), 막 두께, 조성, 형성 방법은 상기의 것에 한정되지 않는다. 배리어막(7)은 후공정에서 홈(5)에 충전하는 도전성 금속이 절연막(3)에 확산되는 것을 방지하는 기능을 갖는 것이면 된다.
(3) 도전성 금속층 형성 공정
다음에 배리어막(7) 상에 도전성 금속층(9)을 형성한다. 이 공정에 있어서 도전성 금속층(9)은 적어도 홈(5) 내가 충전되도록 퇴적되고, 후술의 제 1 CMP 공정에 있어서 높은 평탄화 특성이 얻어지므로 홈(5)의 깊이의 1.1~2배의 막 두께로 되도록 퇴적되는 것이 보다 바람직하다. 도전성 금속층(9)은 배선의 저저항화 등의 관점에서 동 이외에 금, 은, 백금 등의 저저항 금속이나 그들을 함유하는 합금을 이용하여 형성할 수 있다.
도전성 금속층(9)은 예를 들면 다음 방법으로 형성할 수 있다. (a) 스퍼터링법 또는 CVD법에 의해 동으로 이루어지는 두께 약 50~150㎚의 시드막을 배리어막(7) 상에 형성한다. (b) 황산동을 주성분으로 하는 도금액을 사용한 전계 도금법(전류 밀도 : 약 3~50㎃/㎠)에 의해 동으로 이루어지는 도금막을 시드막 상에 성막해서 상술의 막 두께로 한다. (c) 그 후 150℃~350℃의 온도에서 불활성 분위기 중에서 어닐링을 실시한다. 이상의 공정에 의해 양호한 막질의 도전성 금속층(9)을 얻을 수 있다.
또 도전성 금속층(9)의 구성(단층막인지 적층막인지), 층 두께, 조성, 형성 방법은 상기의 것에 한정되지 않는다. 도전성 금속층(9)은 홈(5) 내에 메워넣을 수 있는 것이면 된다.
(4) 도전성 금속층 일부 제거 공정
다음에 도 1(c)에 나타내는 바와 같이, 제 1 CMP에 의해 배리어막(7) 상의 불필요한 도전성 금속층(9)을 제거한다. 이 CMP는 실리카(산화규소), 알루미나(산 화알류미늄), 또는 세리아(산화세륨) 등의 숫돌 입자와 과산화수소수 등의 산화제를 함유하는 연마제(슬러리)를 이용하여 행할 수 있다.
이 CMP는 예를 들면 조건 ; 연마제 : Cu-CMP용 일반적인 연마제로서 알려지는 산화알류미늄 숫돌 입자와 2.5중량%의 과산화수소수를 함유하는 연마제, 연마제의 유량 200ml/min, 연마 압력 : 21㎪, 정반 회전수 : 90rpm, 웨이퍼 회전수 : 85rpm으로 행할 수 있다. 이 때 동으로 이루어지는 도전성 금속층(9)의 연마 속도는 600㎚/min으로 된다. 이 CMP는 배리어막(7)이 노출될 때까지 행해진다. 배리어막(7)이 노출되기 직전에 CMP의 조건을 연마 압력 : 14㎪, 정반 회전수 : 45rpm, 웨이퍼 회전수 : 43rpm으로 변경해서 동 연마 속도를 200㎚/min이하로 함으로써 평탄성을 향상시킬 수 있다.
다음에 도 1(d)에 나타내는 바와 같이, 제 2 CMP에 의해 절연막(3)상의 배리어막(7)을 제거한다. 이 때 상기 홈(5) 내의 도전성 금속층(9)의 표면은 상기 절연막(3)의 표면보다 낮아지도록 한다. 이 CMP는 실리카(산화규소), 알루미나(산화알류미늄), 또는 세리아(산화세륨) 등의 숫돌 입자와, 도전성 금속의 산화제 및 도전성 금속의 산화막을 에칭하는 성분을 함유하는 연마제를 이용하여 행할 수 있다.
이 CMP는 예를 들면 조건 ; 연마제 : 실리카 숫돌 입자, 과산화수소수 및 유기산(구연산 등)을 함유하는 연마제, 연마제의 유량 : 200ml/min, 연마 압력 : 21㎪, 정반 회전수 : 100rpm, 웨이퍼 회전수 : 93rpm으로 행할 수 있다. 이 때 동으로 이루어지는 도전성 금속층(9)의 연마 속도는 100㎚/min, 탄탈 및 탄탈 질화막으로 이루어지는 배리어막(7)의 연마 속도는 100㎚/min, 절연막(3)의 연마 속도는 10 ㎚/min이하로 된다. 이 CMP는 절연막(3)이 노출된 후, 30초이상의 과잉 연마(오버 폴리싱)를 행한 후에 종료된다. 이것에 의해 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 낮아지도록 할 수 있다.
상기의 연마제 대신에 절연막(3)에 대하여 연마 선택성이 있는, 즉 절연막(3)의 연마 속도가 상대적으로 낮은 연마제이면, 다른 연마제를 사용해도 된다.
또 절연막(3) 표면의 약간의 요철에 배리어막(7)이 잔존하지 않도록 절연막(3)을 5~200㎚ 제거하는 것이 바람직하다. 이것에 의해 배리어막(7)의 잔존을 막아 배선 사이의 절연성을 확보할 수 있기 때문이다.
절연막(3)의 제거는 예를 들면 조건 ; 연마제 : 실리카 숫돌 입자를 함유하는 연마제, 연마 압력 : 21㎪, 정반 회전수 : 100rpm, 웨이퍼 회전수 : 93rpm의 CMP에 의해 행할 수 있다. 이 때 동으로 이루어지는 도전성 금속층(9)의 연마 속도는 100㎚/min, 탄탈 및 탄탈 질화막으로 이루어지는 배리어막(7)의 연마 속도는 100㎚/min, 절연막(3)의 연마 속도는 100㎚/min으로 된다.
이 조건에서 CMP를 행해서 절연막(3)을 5~200㎚ 제거한 후에 상기 제 2 CMP를 행함으로써 배리어막(7)의 잔존을 막을 수 있다.
제 2 CMP 후, 도전성 금속층(9) 표면의 방식 처리와, 연마 표면의 세정, 건조를 행하는 공정을 실시한다. 이 공정은 예를 들면 다음의 방법으로 행할 수 있다. (a) 0.01~1중량%의 BTA(벤조트리아졸) 등의 방식제를 함유하는 약액에 의해 동 표면에 보호막을 형성해서 동의 산화의 진행을 막는다. (b) 다음에 예를 들면 1%정도의 옥살산 등의 유기산과, 계면활성제를 함유하는 일반적인 연마 후 세정액에 의 해 표면을 세정하여 표면에 부착된 연마제 등을 충분하게 제거한다. (c) 다음에 순수를 이용하여 연마 표면을 린스한다. (d) 다음에 웨이퍼를 1000rpm이상으로 회전시켜 그 표면을 건조시킨다.
상기 2회의 CMP의 조건은 상기의 것에 한정되지 않는다. 또한 도전성 금속층(9) 일부 제거의 방법은 2회의 CMP법에 한정되지 않고, 다른 방법이여도 된다.
(5) 금속 확산 방지막 형성 공정
다음에 도 1(e)에 나타내는 바와 같이, 절연막(3) 및 도전성 금속층(9) 상에 금속 확산 방지막(13)을 형성한다. 금속 확산 방지막(13)은 도전성 금속이 다른 막 중에 확산되는 것을 막는 막이며, 예를 들면 SiN, SiC, SiON, SiCN 등을 CVD법에 의해 20~200㎚의 두께로 형성한다.
또 금속 확산 방지막(13)의 구성(단층막인지 적층막인지), 막 두께, 조성, 형성 방법은 상기의 것에 한정되지 않는다.
(6) 금속 확산 방지막 일부 제거 공정
마지막으로 도 1(f)에 나타내는 바와 같이, 제 3 CMP에 의해 도전성 금속층(9) 상에 형성된 금속 확산 방지막(13)의 적어도 일부를 남기고, 또한 절연막(3) 상에 형성된 금속 확산 방지막(13) 전부와 절연막(3)의 일부를 제거해서 반도체 기판 상에 도전성 금속의 매립 배선을 형성한다.
이 CMP는 예를 들면 실리카(산화규소), 알루미나(산화알류미늄), 또는 세리아(산화세륨) 등의 숫돌 입자를 함유하는 연마제를 이용하여 행할 수 있다. 이 CMP는 더욱 구체적으로는, 예를 들면 조건 ; 연마제 : 산화규소 숫돌 입자를 함유하는 연마제, 연마제의 유량 : 200ml/min, 연마 압력 : 21㎪, 정반 회전수 : 100rpm, 웨이퍼 회전수 : 93rpm으로 행할 수 있다. 이 때 SiN으로 이루어지는 금속 확산 방지막(13)의 연마 속도는 80㎚/min, 절연막(3)의 연마 속도는 100㎚/min으로 된다. 이 CMP에 의해 절연막(3)을 바람직하게는 50㎚ 제거한다.
이 CMP에서는 금속 확산 방지막(13)과 절연막(3)의 연마 속도가 다른 연마제를 사용할 필요가 없다. 이 CMP에서는 일반적인 연마제를 이용하여 금속 확산 방지막(13)과 절연막(3)을 동시에 연마하여 표면의 평탄화를 행하면 된다.
이 제 3 CMP에 있어서는, 도전성 금속층(9) 상에 형성된 금속 확산 방지막(13)의 적어도 일부를 남기는 것이 중요하다. 앞의 제 2 CMP 공정부터 금속 확산 방지막의 형성 공정까지에 있어서, 절연막(3)의 표면 부근에는 과제의 항에서 서술한 것과 동일한 원인에 의해 도전성 금속이 확산되어 있다. 그러나 도전성 금속층(9)을 금속 확산 방지막(13)으로 덮은 상태에서 제 3 CMP를 행함으로써 도전성 금속이 확산된 영역(절연막(3)의 표면층)을 제거할 수 있다.
계속되는 CMP 후의 세정 공정이나, 또한 상층의 절연막을 형성하는 공정에 있어서도 도전성 금속층(9)은 금속 확산 방지막(13)으로 덮어져 있으므로 절연막(3)의 표면 부근에 다시 도전성 금속이 확산되는 일은 없다. 이것에 의해 절연막(3) 표면의 금속 오염층에 기인하는 절연 파괴를 막아 배선의 신뢰성을 향상시킬 수 있다.
상기 CMP의 조건은 상기의 것에 한정되지 않는다. 금속 확산 방지막(13) 일부 제거의 방법은 CMP법에 한정되지 않고, 다른 방법이여도 된다.
1-2. SIMS 분석 결과
도 2는 제 3 CMP 공정을 행하지 않았을 경우의 절연막(3)의 표면 부근에 있어서의 원소 농도의 깊이 방향의 프로파일을 SIMS(Secondary Ionization Mass Spectrometer, 2차 이온 질량 분석 장치)법에 의해 분석한 결과이다. 분석용 시료에는 절연막(3)이 산화규소로 이루어지고, 도전성 금속층(9)이 동으로 이루어지며,금속 확산 방지막(13)이 SiN으로 이루어지는 것을 사용했다. 분석은 1차 이온종을 Cs+(가속 에너지 14.5keV), 빔 전류를 20㎁로 하는 조건에서 행했다. 도 2의 그래프의 가로축(27)은 깊이 방향의 거리를, 세로축(29)은 각 원소의 농도이며, 절연막(3)의 표면(3a) 부근의 동 농도(21)가 나타내어져 있다. 여기서 동의 검출 하한계 농도(31)는 약 5×1016atoms/㎤이다.
이 결과로부터 명확한 바와 같이, 제 3 CMP 공정을 행하지 않은 경우 절연막(3)의 표면(3a) 부근에는 깊이 약 50㎚의 영역에 걸쳐 최대 7×1018atoms/㎤정도의 동이 확산되어 있고, 그 이상으로 깊은 영역에서는 동 농도는 거의 검출 하한계(31)이하이다. 따라서 제 3 CMP 공정에 있어서는 절연막(3) 표면으로부터 50㎚이상의 깊이까지의 영역을 제거함으로써 도전성 금속이 확산된 영역을 거의 제거할 수 있으므로 보다 바람직한 결과가 얻어진다.
또 제거량의 상한은 특별히 한정되지 않지만, 제 3 CMP에서 제거하는 절연막(3)의 두께에 상당하는 양을, 최종적으로 원하는 절연막(3)의 두께에 더해서 미리 퇴적해 둘 필요가 있으므로 홈(5)의 형성이 곤란해지지 않는 범위가 바람직하 다. 홈(5)의 최소 선폭 등에 의해 이 상한은 정해지는 것이지만, 통상의 배선 형성에 있어서 사용되는 배선 높이인 500㎚정도이하로 하는 것이 바람직하다.
또 제 2 CMP 공정에 있어서 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 70㎚이상 낮아지도록 형성하고, 금속 확산 방지막(13)을 20㎚이상 형성하는 것이 바람직하다. 이 경우 제 3 CMP 공정에 있어서 절연막(3) 표면의 50㎚의 깊이까지의 영역을 제거했을 때에, 도전성 금속층(9) 상의 금속 확산 방지막(13)은 그 두께를 20㎚이상 남길 수 있게 되기 때문이다. 이것에 의해 도전성 금속층(9)에 대한 충분한 확산 방지 효과가 얻어지므로, 계속되는 공정에 있어서 별도의 금속 확산 방지막을 새롭게 적층할 필요는 없어 공정수의 삭감, 및 배선간 용량의 삭감이 도모되므로 보다 바람직하다.
1-3. 표면 단차, 금속 확산 방지막의 퇴적막 두께, 절연막의 제거막 두께의 관계
도 3은 제 2 CMP 공정에서 형성되는 홈(5) 내의 도전성 금속층(9)의 표면과 상기 절연막(3)의 표면의 단차, 금속 확산 방지막(13)의 퇴적막 두께, 및 제 3 CMP 공정에서 제거되는 절연막(3)의 막 두께 등의 관계를 나타내기 위한 단면도이다. 이 도면에 있어서, 부호 15는 제 3 CMP 공정 직전의 웨이퍼 표면, 부호 17은 제 3 CMP 공정 후의 웨이퍼 표면(소위 CMP 연마 표면)을 각각 나타낸다. 또 도 3에 있어서 x,y,z,a,c의 단위는 모두 ㎚이며, 각각 다음에 나타내는 의미를 갖는다.
x(㎚) : 제 2 CMP 공정에서 형성되는, 홈(5) 내의 도전성 금속층(9)의 표면과 상기 절연막(3)의 표면의 단차
y(㎚) : 금속 확산 방지막(13)의 퇴적막 두께
z(㎚) : 제 3 CMP 공정에서 제거되는 절연막(3)의 막 두께
a(㎚) : 제 3 CMP 공정에서 제거되는 금속 확산 방지막(13)과 절연막(3)의 막 두께의 합
c(㎚) : 제 3 CMP 공정 뒤에 남는 금속 확산 방지막(13)의 잔막 두께
도 3으로부터 c＝x－z로 되고, x＞z＋20(㎚), y＞20(㎚)의 경우 항상 c＞20(㎚)으로 되는 것을 알 수 있다.
따라서 필요한 제거막 두께(z)가 다른 경우에 있어서도, 표면 단차(x)를 금속 확산 방지막(13)의 제거막 두께(z)보다 20㎚이상 커지도록 형성하고, 또한 금속 확산 방지막(13)의 퇴적막 두께(y)를 20㎚이상으로 함으로써 금속 확산 방지막(13)의 잔막 두께(c)를 항상 20㎚이상으로 할 수 있다.
또 제 3 CMP 공정 직전의 웨이퍼 표면(15)의 단차(즉 절연막(3) 표면의 단차)는 도전성 금속층(9)에 의해 형성되는 배선부의 패턴 형상(즉 홈(5)의 폭)에 의존한다. 이 웨이퍼 표면(15)의 단차는 홈(5)의 폭이 좁은 경우일수록 작고, 홈(5)의 폭이 어느 정도이상으로 되면 상한에 달하여 거의 일정해진다. 이 단차의 상한은 도 3에 나타내는 바와 같이 x와 거의 동등해진다.
제 3 CMP 공정에서의 제거막 두께의 합(a(㎚))이 이 CMP 공정에 있어서의 초기 단차(x(㎚))의 1.5배정도이상이면, 이 CMP 공정에서 초기 단차(x(㎚))는 용이하게 해소된다. 이러한 CMP 공정은 프로세스 마진이나 비용의 관점에서 바람직하다. 따라서 a＞1.5×x(㎚)…(1)이 바람직하다.
또 도 3으로부터 a＝y＋z(㎚)이기 때문에, 제 3 CMP 공정에 있어서의 절연막(3)의 제거막 두께(z(㎚))를 50㎚이상으로 하기 위해서는 a＞y＋50(㎚)…(2)를 만족시키면 된다.
또한 제 3 CMP 공정 후의 금속 확산 방지막(13)의 잔막 두께(c)는 20㎚이상인 것이 바람직하고, c＞20(㎚)이면 바람직하며, 또 도면으로부터 a＋c＝y＋x, 즉 c＝y＋x－a이므로 y＋x－20＞a(㎚)…(3)이면 된다.
상기 (1), (2), (3)식을 연립해서 풀면
x＞70(㎚) 또한 x＜2y－40(㎚)
으로 된다. 도 4의 33은 이 두 식을 만족시키는 x와 y의 조합을 나타낸 것이다. 또 이들로부터 용이하게 알 수 있는 바와 같이 y＞55(㎚)의 경우에만 풀이가 존재한다.
이상으로부터, 제 2 CMP 공정에서 형성되는 홈(5) 내의 도전성 금속층(9)의 표면과 상기 절연막(3)의 표면의 단차를 70㎚보다 크고, 또한 금속 확산 방지막(13)의 퇴적막 두께의 2배에서 40㎚를 뺀 것보다 작게 하는 것이 바람직한 것을 알 수 있다. 이 경우 (a) 제 3 CMP 공정의 프로세스 마진이 크고, (b) 절연막(3)의 제거막 두께를 50㎚이상으로 할 수 있으며, (c) 금속 확산 방지막(13)의 잔막 두께를 20㎚이상으로 할 수 있다는 이점이 있다.
또 제 1 및 제 2 CMP 공정은 연마제의 교환을 행하면 연속해서 행할 수 있다. 이 경우 반도체 장치의 제조 공정수를 줄일 수 있다.
2. 제 2 실시형태
도 5(a)~(f)는 본 발명의 제 2 실시형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시형태에 있어서는 도 5(a)~(b)에 나타내는 도전성 금속층(9)을 형성하는 공정까지와, 및 도 5(e)~(f)에 나타내는 금속 확산 방지막(13)을 형성하는 공정 이후는 제 1 실시형태에 의한 구성 및 형성 방법과 각각 동일하다.
도 5(c)에 나타내는 바와 같이, 제 1 CMP에 의해 배리어막(7) 상의 도전성 금속층(9) 및 홈(5) 내의 도전성 금속층(9)의 일부를 제거하여 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 낮아지도록 한다.
다음에 도 5(d)에 나타내는 바와 같이, 제 2 CMP에 의해 절연막(3) 상의 배리어막(7)을 제거한다. 이외의 구성 및 형성 방법은 제 1 실시형태와 동일하다.
본 실시형태의 제 1 CMP는 예를 들면 다음의 조건 ; 연마제 : 산화규소 숫돌 입자와 과산화수소수 및 유기산(구연산 등)을 함유하는 연마제, 연마제의 유량 : 200ml/min, 연마 압력 : 14㎪, 정반 회전수 : 90rpm, 웨이퍼 회전수 : 85rpm으로 행할 수 있다. 이 때 동으로 이루어지는 도전성 금속층(9)의 연마 속도는 900㎚/min으로 된다. 이 CMP는 배리어막(7)이 노출된 후, 30초이상의 과잉 연마(오버 폴리싱)를 행한 후에 종료된다. 이것에 의해 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 낮아지도록 할 수 있다.
제 2 CMP는 예를 들면 다음의 조건 ; 연마제 : 실리카 숫돌 입자를 함유하는 연마제, 연마제의 유량 : 200ml/min, 연마 압력 : 21㎪, 정반 회전수 : 100rpm, 웨이퍼 회전수 : 93rpm으로 행할 수 있다. 이 때 동으로 이루어지는 도전성 금속 층(9)의 연마 속도는 100㎚/min, 탄탈 및 탄탈 질화막으로 이루어지는 배리어막(7)의 연마 속도는 100㎚/min, 절연막(3)의 연마 속도는 10㎚/min이하로 된다. 이 CMP는 절연막(3)이 노출될 때까지 행해진다.
본 실시형태에서는 제 1 CMP에 있어서 도전성 금속층(9)에 대한 연마 속도가 배리어막(7)에 대한 연마 속도보다 큰(바람직하게는 10배이상 큰) 연마제를 사용하는 것이 바람직하다. 이 경우 연마제를 바꾸지 않고 과잉 연마를 행함으로써 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 낮아지도록 할 수 있다. 또 동으로 이루어지는 도전성 금속층(9)의 연마제로서는 동의 산화제 및 동의 산화막을 에칭하는 성분을 함유하는 연마제가 바람직하다.
상기 CMP의 조건은 상기의 것에 한정되지 않는다. 도전성 금속층(9) 일부 제거의 방법은 CMP법에 한정되지 않고, 다른 방법이여도 된다.
(제 3 실시형태)
도 6(a)~(g)은 본 발명의 제 3 실시형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시형태에 있어서는 도 6(a)~(b)에 나타내는 바와 같이 도전성 금속층(9)을 형성하는 공정까지, 및 도 6(f)~(g)에 나타내는 바와 같이 금속 확산 방지막(13)을 형성하는 공정 이후는 제 1 실시형태에 의한 구성 및 형성 방법과 각각 동일하다.
도 6(c)에 나타내는 바와 같이, 제 1 CMP에 의해 배리어막(7) 상의 불필요한 도전성 금속층을 제거한다.
다음에 도 6(d)에 나타내는 바와 같이, 제 2 CMP에 의해 절연막(3) 상의 배 리어막(7)을 제거한다.
그 후 도 6(e)에 나타내는 바와 같이, 제 2 CMP에 의해 노출된 홈(5) 내의 도전성 금속층(9)의 표면이 절연막(3)의 표면보다 낮아지도록 에칭을 실시한다. 이외의 구성 및 형성 방법은 제 1 실시형태와 같다.
본 실시형태의 에칭의 종류는 한정되지 않지만 습식 에칭이 바람직하다. 습식 에칭에는 도전성 금속층(9)을 에칭하는 일반적인 에칭액을 사용한다. 도전성 금속층(9)이 동으로 이루어질 경우, 습식 에칭에는 일반적인 동의 에칭액(예를 들면 황산, 염산 또는 인산 등의 무기산으로 이루어지는 것, 구연산 등의 유기산으로 이루어지는 것, 또는 상기 무기산 또는 유기산에 과산화수소수를 첨가한 것 등)을 사용할 수 있다. 습식 에칭은, 동으로 이루어지는 도전성 금속층(9)에 대해서는 예를 들면 50:1의 황산:과산화수소수를 이용하여 약 100㎚/min의 에칭 속도로 원하는 막 두께가 제거될 때까지 행해진다.
본 실시형태에 있어서 제 1 및 제 2 CMP는 종래의 실시형태와 같은 방법에 의해 실시하면 된다.
본 실시형태에 있어서는 홈(5) 내의 도전성 금속층(9)의 표면과 절연막(3)의 표면의 단차를 에칭 공정에서 형성하므로 제 1 및 제 2 실시형태에 비해 단차의 제어를 하기 쉽다. 왜냐하면, 제 1 및 제 2 실시형태에서는 상기 단차는 도전성 금속층(9)의 퇴적시나 연마시의 웨이퍼 면내 균일성의 영향을 받기 때문이다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시형태의 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
상기 실시형태에 있어서는 싱글 다마신법에 의한 형상을 예로서 설명했지만,홈(5) 등으로서 배선용 홈 및 하층 배선과의 접속을 행하기 위한 구멍을 형성함으로써 듀얼 다마신 구조에 적용할 수 있다.
이상의 실시형태에서 나타낸 다양한 특징은 서로 조합시킬 수 있다. 하나의 실시형태 중에 복수의 특징이 포함되어 있을 경우, 그 중 1개 또는 복수개의 특징을 적당하게 뽑아 내서 단독으로 또는 조합해서 본 발명에 채용할 수 있다.
본 출원은 일본국 출원 No.2005-112545(출원일 : 2005년 4월 8일)로의 우선권을 주장하고, 본 일본 출원의 내용은 여기에 참조에 의해 도입된다.

Claims (11)

  1. (1) 반도체 기판 상에 형성된 절연막에 홈을 형성하고,
    (2) 상기 홈의 내면 및 상기 절연막 상에 배리어막을 형성하며,
    (3) 상기 홈을 충전하도록 배리어막 상에 도전성 금속층을 형성하고,
    (4) 도전성 금속층의 표면이 상기 절연막의 표면보다 낮아지도록 상기 절연막 상의 도전성 금속층 및 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하며,
    (5) 상기 절연막 및 도전성 금속층 상에 금속 확산 방지막을 형성하고,
    (6) 도전성 금속층 상의 금속 확산 방지막의 적어도 일부를 남기도록 상기 절연막 상의 금속 확산 방지막과, 상기 절연막의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 공정 (4)는 CMP법에 의해 행해지는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 공정 (4)는 상기 절연막 상의 도전성 금속층을 제거하고,
    상기 절연막 상의 배리어막 및 상기 홈 내의 도전성 금속층의 일부를 제거하는 공정을 구비하는 것을 특징으로 하는 방법.
  4. 제 2 항에 있어서, 공정 (4)는 상기 절연막 상의 도전성 금속층 및 상기 홈 내의 도전성 금속층의 일부를 제거하고,
    상기 절연막 상의 배리어막을 제거하는 공정을 구비하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 공정 (4)는 CMP법에 의해 상기 절연막 상의 도전성 금속층 및 배리어막을 제거하고,
    에칭에 의해 상기 홈 내의 도전성 금속층의 일부를 제거하는 공정을 구비하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서, 에칭은 습식 에칭으로 이루어지는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 공정 (4)는 도전성 금속층 표면과 상기 절연막 표면의 단차가 70㎚이상으로 되도록 행해지는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 단차는 금속 확산 방지막의 형성막 두께의 2배에서 40㎚를 뺀 것보다 작아지도록 행해지는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 공정 (6)은 상기 절연막을 50㎚이상 제거하도록 행해지는 것을 특징으로 하는 방법.
  10. 제 1 항에 있어서, 공정 (6)은 도전성 금속층 상의 금속 확산 방지막이 20㎚이상 남도록 행해지는 것을 특징으로 하는 방법.
  11. 반도체 기판, 이 기판 상에 형성되고 홈을 구비하는 절연막, 상기 홈에 배리어막을 통해서 충전된 도전성 금속층, 및 도전성 금속층을 덮도록 형성된 금속 확산 방지막을 구비하고; 상기 절연막의 표면과 금속 확산 방지막의 표면이 실질적으로 동일 평면 상에 있는 것을 특징으로 하는 반도체 장치.
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