WO2006112202A1 - 半導体装置及びその製造方法 - Google Patents

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WO2006112202A1
WO2006112202A1 PCT/JP2006/304622 JP2006304622W WO2006112202A1 WO 2006112202 A1 WO2006112202 A1 WO 2006112202A1 JP 2006304622 W JP2006304622 W JP 2006304622W WO 2006112202 A1 WO2006112202 A1 WO 2006112202A1
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insulating film
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metal layer
cmp
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PCT/JP2006/304622
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Noritaka Kamikubo
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Sharp Kabushiki Kaisha
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    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • Figures 7 (a) to 7 (e) are cross-sectional views showing this manufacturing process.
  • an insulating film 3 deposited on a semiconductor substrate 1 including a semiconductor element by a CVD (Chemical Vapor Deposition) method or the like is used for buried wiring.
  • the groove 5 is formed by a photolithography method and a dry etching method.
  • a noria film 7 is formed on the inner surface of the groove 5 and on the insulating film 3 by sputtering or the like, and further on the barrier film 7 so as to fill the groove 5.
  • a conductive metal layer 9 such as copper (Cu) is formed by a plating method or the like.
  • the buried wiring is formed by removing the noria film 7 on the insulating film 3.
  • a metal diffusion prevention film 13 is formed by plasma CVD to form a conductive metal buried wiring on the semiconductor substrate.
  • the damascene method is roughly classified into a single damascene method and a dual damascene method.
  • the single damascene method is a method of forming embedded wiring as described in Figs. 7 (a) to (e).
  • the dual damascene method as shown in FIG. 8, after forming a trench 5 for wiring and a hole 5a for connecting to a lower layer wiring in an insulating film 3, In this method, the embedded wiring and the connection hole to the lower layer wiring are formed at the same time by the same method as the single damascene method.
  • the insulating film 3 and the conductive metal layer are removed when the barrier film 7 on the insulating film 3 is removed by the CMP method and during the cleaning that is usually performed after the CMP. 9 is exposed at the same time (see Fig. 7 (d)).
  • conductive metal that has been shaved by CMP adheres to the surface of the insulating film 3, and the conductive metal is introduced into the insulating film 3 due to contact with the insulating film 3 with an abrasive or cleaning liquid containing the eluted conductive metal.
  • the insulating film 3 and the conductive metal layer 9 are simultaneously exposed to the plasma at the start of film formation, which causes the same problem.
  • Patent Document 1 and Patent Document 2 in the cleaning after CMP, deionized water, an organic acid such as a carboxylic acid or an ammonium salt thereof, and a fluoride salt are used.
  • a method is shown in which the surface of the insulating film 3 is washed with a cleaning solution containing a compound or an ammonia compound to remove the conductive metal adhering to the surface.
  • the method disclosed in Patent Document 1 or Patent Document 2 may cause the conductive metal diffused in the insulating film 3 to be dispersed. Removal is difficult.
  • Patent Document 3 discloses a method of etching away the surface of the insulating film 3 in which the conductive metal is diffused after the CMP process.
  • Patent Document 4 discloses a method using a reducing plasma treatment as an etching method.
  • Patent Document 1 Special Table 2001-521285
  • Patent Document 2 Japanese Translation of Special Publication 2002-506295
  • Patent Document 3 Japanese Patent Laid-Open No. 2001-351918
  • Patent Document 4 Japanese Patent Laid-Open No. 2003-124311
  • the present invention has been made in view of such circumstances, and provides a method for manufacturing a semiconductor device capable of suppressing the diffusion of a conductive metal into an insulating film.
  • a method of manufacturing a semiconductor device includes: (1) forming a groove in an insulating film formed on a semiconductor substrate; (2) forming a barrier film on the inner surface of the groove and on the insulating film; (3) A conductive metal layer is formed on the barrier film so as to fill the trench, and (4) the surface of the conductive metal layer is lower than the surface of the insulating film.
  • a part of the insulating film can be removed with the conductive metal layer covered with the metal diffusion preventing film.
  • the conductive metal diffused on the film surface can be removed, and an insulating film can be obtained without the diffusion of the conductive metal.
  • FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 The result of praying the profile in the depth direction of the element concentration near the surface of the insulating film by the SIMS method in the first embodiment of the present invention when the third CMP process is performed. Indicates.
  • FIG. 3 The step between the surface of the conductive metal layer and the insulating film formed in the first embodiment of the present invention, the deposited film thickness of the metal diffusion prevention film, and the insulating film removed in the third CMP step. It is sectional drawing which shows relationships, such as a film thickness.
  • FIG. 4 shows the relationship between the step between the surface of the conductive metal layer formed in the first embodiment of the present invention and the insulating film and the film thickness of the insulating film removed in the third CMP process. It is a graph.
  • FIG. 5 (a) to (f) are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 (a) to (g) are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a third embodiment of the present invention.
  • FIGS. 7] (a) to (e) are cross-sectional views illustrating a conventional method of manufacturing a semiconductor device.
  • FIG. 8 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a conventional example.
  • a method of manufacturing a semiconductor device includes: (1) forming a groove in an insulating film formed on a semiconductor substrate; (2) forming a barrier film on the inner surface of the groove and on the insulating film; (3) A conductive metal layer is formed on the barrier film so as to fill the trench, and (4) the surface of the conductive metal layer is lower than the surface of the insulating film.
  • the removal of the conductive metal layer and the barrier film in the step (4) can be performed by various methods, for example, by the CMP method or a combination of the CMP method and the etching method.
  • the step (4) includes, for example, a step of removing the conductive metal layer on the insulating film and removing a part of the barrier metal film on the insulating film and the conductive metal layer in the trench. It can be performed by a method provided (corresponding to the first embodiment below).
  • the step (4) may be performed by a method including a step of removing a part of the conductive metal layer on the insulating film and the conductive metal layer in the groove and removing a noria film on the insulating film.
  • step when removing the barrier film, the surface of the conductive metal layer forms a step (hereinafter also simply referred to as “step”) with the surface of the insulating film, and in the latter method, A step is formed when the conductive metal layer on the insulating film is removed.
  • Any method can be performed by, for example, two CMP processes, and the two CMP processes can be performed continuously by changing the type of slurry.
  • step (4) the conductive metal layer and the barrier film on the insulating film are removed by CMP.
  • the method may include a step of removing a part of the conductive metal layer in the groove by etching (for example, wet etching) (corresponding to the third embodiment below). This method makes it easy to control the height of the step because the step is formed by etching after the CMP method and after flattening.
  • the step between the surface of the conductive metal layer and the surface of the insulating film is preferably set to 70 to 500 nm.
  • the metal diffusion prevention film having a thickness of 20 nm or more can be left on the conductive metal layer while removing the insulating film by 50 nm or more. This is because the groove for embedding is not too deep.
  • the reason why the insulating film is removed by 50 nm or more is that most of the diffusion of the conductive metal occurs in the region up to 50 nm, so that most of the diffused conductive metal can be removed by removing 50 nm or more. It is.
  • the reason why the metal diffusion prevention film is left to be 20 nm or more is that the metal diffusion prevention film sufficiently exhibits the diffusion prevention function when it is 20 nm or more.
  • the step is made so that the double power of the formation thickness of the metal diffusion prevention film is smaller than that obtained by subtracting 40 nm.
  • the level difference is relatively small with respect to the deposited film thickness of the metal diffusion prevention film, so that flatness is facilitated.
  • the metal diffusion prevention film is preferably formed with a film thickness of 20 to 500 nm. In this case, it is possible to leave a film of 20 nm or more after step (6), and if it is 500 ⁇ m or less, it does not take too much time to form the film.
  • the insulating film is preferably removed by 50 to 500 nm.
  • the reason why it is 50 nm or more is as described above, and the reason why it is 500 nm or less is that the film thickness to be formed in advance is not too thick. It is also preferable to leave a metal diffusion prevention film with a thickness of 20 to 500 nm on the conductive metal layer. The reason why it is 20 nm or more is as described above, and the reason why it is 50 Onm or less is that it does not take too much time to form a film.
  • the step formed in step (4) is preferably 20 to 500 nm larger than the removed film thickness of the insulating film. In this case, it is possible to form a metal diffusion prevention film with a thickness of 20 to 500 nm and leave this film after the step (6) without substantially reducing the film thickness.
  • the present invention also provides a semiconductor substrate, an insulating film formed on the substrate and provided with a groove, A conductive metal layer filled in the groove through a barrier film; and a metal diffusion prevention film formed so as to cover the conductive metal layer.
  • the surface of the insulating film and the surface of the metal diffusion prevention film are Also provided is a semiconductor device characterized by being substantially on the same plane. This semiconductor device can be manufactured by the above method, and the amount of conductive metal contained in the insulating film can be reduced, and the TDDB life deterioration between wirings can be prevented.
  • 1 (a) to 1 (f) are cross-sectional views for explaining a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
  • a trench 5 for buried wiring is formed in the insulating film 3 of ⁇ 2000 nm by a photolithography method and a dry etching method.
  • the insulating film 3 is an insulating film between wirings, and for example, a silicon oxide film or a low-k film can be used.
  • a silicon oxide film or a low-k film can be used.
  • the low-k film inorganic insulating films such as SiOF, SiOC and porous silica films, and organic insulating films such as polyimide films and fluorine-doped amorphous carbon films can be used.
  • the photolithography method and the dry etching method can be performed by a normal method, for example, by the following method.
  • A Apply a photoresist composition on insulating film 3 to form a photoresist layer.
  • B A resist pattern is formed by exposing and developing the photoresist layer with an optimum exposure dose and focus using an ArF excimer laser scanner.
  • C The trench 5 is formed by dry etching the insulating film 3 using the resist pattern as a mask.
  • the photoresist composition a chemically amplified positive photoresist composition containing a normal base resin, an acid generator and the like can be used.
  • the dry etching method can be performed using an etching gas such as CF, CHF, O, N, or Ar. Togashi.
  • the groove 5 is formed so as to be connected to a desired position of the semiconductor element installed on the semiconductor substrate 1 or the lower layer wiring or connection electrode connected to this semiconductor element.
  • the film thickness, composition, and forming method of the insulating film 3 and the shape and forming method of the groove 5 are not limited to those described above. Insulating film 3 and trench 5 should be suitable for forming buried conductive metal wiring and connection electrodes.
  • a barrier film 7 having a thickness of 1 to 50 nm is formed on the inner surface of the trench 5 and the insulating film 3 by sputtering or the like.
  • the barrier film 7 includes (a) a refractory metal such as titanium, tantalum or tungsten, (b) a titanium nitride, tantalum nitride or tandastene nitride !, and a nitride of the refractory metal, (c) Ruthenium or ruthenium oxide can be used, or (d) a thin film laminated film having material strengths (a) to (c).
  • the configuration of the noria film 7 (single layer film or laminated film), film thickness, composition, and formation method are not limited to those described above.
  • the noria film 7 should have a function to prevent the conductive metal filling the groove 5 from diffusing into the insulating film 3 in a later process.
  • a conductive metal layer 9 is formed on the noria film 7.
  • the conductive metal layer 9 is deposited so that at least the inside of the groove 5 is filled, and a high flatness characteristic is obtained in the first CMP process described later. 1. It is more desirable to deposit so that the film thickness is 1 to 2 times.
  • the conductive metal layer 9 can be formed using low-resistance metals such as gold, silver, and platinum, and alloys containing them, in addition to copper, from the viewpoint of reducing the resistance of the wiring.
  • the conductive metal layer 9 can be formed, for example, by the following method.
  • a plating film having a copper force is formed on the seed film by an electric field plating method (current density: about 3 to 50 mA / cm 2 ) using a plating solution mainly composed of copper sulfate. Thick.
  • C Thereafter, annealing is performed in an inert atmosphere at a temperature of 150 ° C to 350 ° C. Through the above steps, the conductive metal layer 9 having good film quality can be obtained.
  • the configuration of the conductive metal layer 9 (single layer film or laminated film), layer thickness, composition, and formation method are not limited to those described above.
  • the conductive metal layer 9 should be capable of being embedded in the groove 5.
  • This CMP is an abrasive that contains abrasive grains such as silica (acidic silicon), alumina (acidic aluminum), or ceria (acidic cerium), and an oxidizing agent such as peroxygen-hydrogen water ( Slurry 1) can be used.
  • abrasive grains such as silica (acidic silicon), alumina (acidic aluminum), or ceria (acidic cerium)
  • Slurry 1 peroxygen-hydrogen water
  • This CMP is, for example, in the following conditions: Abrasive: Abrasives and abrasives containing acid-aluminum abrasive grains known as a general abrasive for Cu-CMP and 2.5% by weight hydrogen peroxide. Flow rate: 200 ml / min, polishing pressure: 21 kPa, surface plate rotation speed: 90 rpm, wafer rotation speed: 85 rpm. At this time, the polishing rate of the conductive metal layer 9 also having a copper strength is 600 nm / min. This CMP is performed until the NORA film 7 is exposed.
  • the barrier film 7 on the insulating film 3 is removed by the second CMP.
  • the surface of the conductive metal layer 9 in the groove 5 is made lower than the surface of the insulating film 3.
  • This CMP consists of abrasive grains such as silica (acid-silicon), alumina (acid-aluminum), or ceria (acid-cerium), conductive metal oxidizer, and conductive metal oxide film. It can be performed using an abrasive containing a component for etching.
  • this CMP is performed under the following conditions: abrasive: silica abrasive, abrasive containing hydrogen peroxide and organic acid (such as citrate), abrasive flow rate: 200 mlZmin, polishing pressure: 21 kPa, surface plate rotation Number: lOOrpm, wafer rotation speed: 93rpm.
  • abrasive silica abrasive
  • abrasive flow rate 200 mlZmin
  • polishing pressure 21 kPa
  • surface plate rotation Number lOOrpm
  • wafer rotation speed 93rpm.
  • the polishing rate of the conductive metal layer 9 made of copper is lOOnm / min
  • the polishing rate of the noria film 7 made of tantalum and tantalum nitride film is lOOnm / min
  • the polishing rate of the insulating film 3 is less than l
  • This CMP is performed for 30 seconds or more after the insulating film 3 is exposed (over polishing) Finish after performing (policing).
  • the surface of the conductive metal layer 9 in the groove 5 can be made lower than the surface of the insulating film 3.
  • abrasives may be used as long as they are selective to the insulating film 3, that is, the polishing speed of the insulating film 3 is relatively low and the abrasives. .
  • the insulating film 3 can be removed, for example, by CMP under conditions: polishing agent: polishing agent containing silica abrasive grains, polishing pressure: 2 IkPa, surface plate rotation speed: lOO rpm, and wafer rotation speed: 93 rpm.
  • polishing agent polishing agent containing silica abrasive grains
  • polishing pressure 2 IkPa
  • surface plate rotation speed lOO rpm
  • wafer rotation speed 93 rpm.
  • the polishing rate of the conductive metal layer 9 made of copper is lOOnm / min
  • the polishing rate of the noria film 7 made of tantalum and tantalum nitride film is lOOnm / min
  • the polishing rate of the insulating film 3 is LOOnmZmin.
  • a process of performing anticorrosion treatment on the surface of the conductive metal layer 9 and cleaning and drying of the polished surface is performed.
  • This step can be performed, for example, by the following method.
  • BTA benzotriazole
  • B Next, clean the surface with a general post-polishing cleaning solution containing, for example, about 1% organic acid such as oxalic acid and a surfactant, and remove any abrasive that has adhered to the surface.
  • the above two CMP conditions are not limited to the above. Furthermore, the method for removing a part of the conductive metal layer 9 is not limited to the two CMP methods, and other methods may be used.
  • a metal diffusion prevention film 13 is formed on the insulating film 3 and the conductive metal layer 9.
  • the metal diffusion prevention film 13 is a film that prevents the conductive metal from diffusing into other films.
  • SiN, SiC, SiON, SiCN, etc. are formed to a thickness of 20 to 200 nm by the CVD method. Note that the structure (single layer film or laminated film), film thickness, composition, and formation method of the metal diffusion prevention film 13 are not limited to those described above.
  • This CMP can be performed by using an abrasive containing an abrasive such as silica (acid-silicon), alumina (acid-aluminum), or ceria (acid-cerium). More specifically, this CMP is, for example, conditions; polishing agent: polishing agent containing silicon oxide abrasive grains, polishing agent flow rate: 200 mlZmin, polishing pressure: 21 kPa, surface plate rotation speed: lOOrpm, wafer rotation speed: 9 Can be performed at 3 rpm. At this time, the polishing rate of the metal diffusion prevention film 13 having SiN force is 80 nm / min, and the polishing speed of the insulating film 3 is lOOnmZmin. By this CMP, the insulating film 3 is preferably removed by 50 nm.
  • an abrasive containing an abrasive such as silica (acid-silicon), alumina (acid-aluminum), or ceria (acid
  • the metal diffusion prevention film 13 and the insulating film 3 may be polished at the same time using a general polishing agent to flatten the surface.
  • the third CMP it is important to leave at least a part of the metal diffusion prevention film 13 formed on the conductive metal layer 9.
  • conductive metal has diffused near the surface of the insulating film 3 due to the same cause as described in the problem section.
  • the third CMP by conducting the third CMP with the conductive metal layer 9 covered with the metal diffusion prevention film 13, it is possible to remove the conductive metal diffused region (surface layer of the insulating film 3). is there.
  • the conductive metal layer 9 is covered with the metal diffusion prevention film 13, so that the conductive metal is again formed near the surface of the insulating film 3. There is no diffusion. As a result, it is possible to prevent dielectric breakdown due to the metal contamination layer on the surface of the insulating film 3 and improve the reliability of the wiring.
  • the CMP conditions are not limited to the above.
  • Metal diffusion prevention film 13-part removal The method is not limited to the CMP method, and other methods may be used.
  • Figure 2 shows the SIMS (Secondary Ionization Mass Spectrometer) method for the depth profile of the element concentration near the surface of the insulating film 3 when the third CMP process was not performed. This is the result of analysis.
  • the insulating film 3 also has an oxide silicon force
  • the conductive metal layer 9 has a copper force
  • the metal diffusion prevention film 13 has SiN.
  • the analysis was performed under the condition that the primary ion species was Cs + (acceleration energy 14.5 keV) and the beam current was 20 nA.
  • the primary ion species was Cs + (acceleration energy 14.5 keV) and the beam current was 20 nA.
  • the horizontal axis 27 is the distance in the depth direction
  • the vertical axis 29 is the concentration of each element
  • the copper concentration 21 near the surface 3a of the insulating film 3 is shown.
  • the lower detection limit concentration 31 of copper is about 5 ⁇ 10 16 atoms / cm 3 .
  • the upper limit of the removal amount is not particularly limited, but an amount corresponding to the thickness of the insulating film 3 to be removed by the third CMP is added in advance to the final desired thickness of the insulating film 3. Therefore, it is desirable that the groove 5 is not difficult to form. Although this upper limit is determined by the minimum line width of the groove 5, etc., it is desirable that the height be about 500 nm or less, which is the wiring height used in normal wiring formation.
  • the surface of the conductive metal layer 9 in the groove 5 is formed to be 70 nm or more lower than the surface of the insulating film 3, and the metal diffusion prevention film 13 is formed to 20 nm or more. It is preferable to form.
  • the thickness of the metal diffusion prevention film 13 on the conductive metal layer 9 may remain at least 2 Onm. This is because it becomes possible. As a result, a sufficient anti-diffusion effect on the conductive metal layer 9 can be obtained, so there is no need to newly deposit another metal diffusion prevention film in the subsequent process, reducing the number of processes and reducing the capacitance between wires. Because More preferred ,.
  • FIG. 3 shows the step between the surface of the conductive metal layer 9 and the surface of the insulating film 3 in the groove 5 formed in the second CMP process, the deposited film thickness of the metal diffusion prevention film 13, and the third CMP.
  • FIG. 5 is a cross-sectional view for illustrating a relationship such as a film thickness of an insulating film 3 removed in a process.
  • reference numeral 15 denotes the wafer surface just before the third CMP process
  • reference numeral 17 denotes the wafer surface after the third CMP process (so-called CMP polished surface).
  • the unit of X, y, z, a, and c is nm, and has the following meanings.
  • the surface step X is formed to be 20 nm or more larger than the removal film thickness z of the metal diffusion prevention film 13 and the metal diffusion prevention film 13
  • the remaining film thickness c of the metal diffusion preventing film 13 can always be 20 nm or more.
  • the level difference on the wafer surface 15 (that is, the level difference on the surface of the insulating film 3) just before the third CMP process is the pattern shape of the wiring portion formed by the conductive metal layer 9 (that is, the width of the groove 5). ).
  • the step on the wafer surface 15 is smaller when the width of the groove 5 is narrower, and reaches the upper limit and becomes almost constant when the width of the groove 5 exceeds a certain level.
  • the upper limit of this step is almost equal to X, as shown in Fig. 3.
  • Fig. 4 shows a combination of X and y that satisfies these two equations. As can be seen easily from these, there is a solution only when y> 55 (nm).
  • the step between the surface of the conductive metal layer 9 and the surface of the insulating film 3 in the groove 5 formed in the second CMP step is larger than 70 nm and the metal diffusion preventing film 13
  • the double power of the deposited film thickness is preferably smaller than the value obtained by subtracting 40 nm.
  • the process margin of the third CMP process is large! /
  • the removal film thickness of the insulating film 3 can be 50 nm or more
  • the remaining film of the metal diffusion prevention film 13 There is an advantage that the thickness can be 20 nm or more.
  • the first and second CMP steps can be performed continuously by switching the abrasive. In this case, the number of manufacturing steps of the semiconductor device can be reduced.
  • FIGS. 5 (a) to 5 (f) are cross-sectional views for explaining a semiconductor device manufacturing method according to the second embodiment of the present invention.
  • the process up to the step of forming the conductive metal layer 9 shown in FIGS. 5 (a) to 5 (b) and the metal diffusion prevention film 13 shown in FIGS. 5 (e) to 5 (f) are formed.
  • the subsequent steps are the same as the configuration and the forming method according to the first embodiment.
  • the conductive metal layer 9 on the barrier film 7 and a part of the conductive metal layer 9 in the groove 5 are removed by the first CMP, and the inside of the groove 5 is removed.
  • the surface of the conductive metal layer 9 is made lower than the surface of the insulating film 3.
  • the noria film 7 on the insulating film 3 is removed by the second CMP.
  • Other configurations and formation methods are the same as those in the first embodiment.
  • the first CMP of the present embodiment includes, for example, the following conditions: Abrasive: Abrasives and abrasives containing silicon oxide barrels, hydrogen peroxide water, and organic acids (such as taenoic acid). Flow rate: 200 ml / min, polishing pressure: 14 kPa, surface plate rotation speed: 90 rpm, wafer rotation speed: 85 rpm. At this time, the polishing rate of the conductive metal layer 9 made of copper is 900 nmZmin. This CMP is completed after over-polishing for 30 seconds or more after the Noria film 7 is exposed. As a result, the surface of the conductive metal layer 9 in the groove 5 can be rubbed to be lower than the surface of the insulating film 3.
  • the second CMP uses the following conditions: abrasive: abrasive containing silica abrasive, abrasive flow rate: 200 mlZmin, polishing pressure: 21 kPa, surface plate rotation: lOOrpm, wafer rotation: 93 rpm It can be carried out.
  • the polishing rate of the conductive metal layer 9 also having copper force is lOOnm / min
  • the polishing rate of the barrier film 7 made of tantalum and tantalum nitride film is lOOnm / min
  • the polishing rate of the insulating film 3 is lOnmZmin or less It becomes. This CMP is performed until the insulating film 3 is exposed.
  • a polishing agent whose polishing rate for the conductive metal layer 9 is larger than that for the barrier film 7 (preferably 10 times or more larger) is used.
  • the surface of the conductive metal layer 9 in the groove 5 can be made lower than the surface of the insulating film 3 by performing overpolishing without switching the abrasive.
  • an abrasive containing a copper oxidizing agent and a component for etching a copper oxide film is preferable.
  • the CMP conditions are not limited to the above.
  • the method for partially removing the conductive metal layer 9 is not limited to the CMP method, and other methods may be used.
  • FIGS. 6 (a) to 6 (g) are cross-sectional views for explaining a semiconductor device manufacturing method according to the third embodiment of the present invention.
  • metal diffusion prevention is performed up to the step of forming the conductive metal layer 9, and as shown in FIGS. 6 (f) to (g).
  • Subsequent steps for forming the film 13 are the same as the configuration and the forming method according to the first embodiment.
  • FIG. 6 (c) the unnecessary conductive metal layer on the barrier film 7 is removed by the first CMP.
  • the second film 7 removes the noria film 7 on the insulating film 3.
  • etching is performed so that the surface of the conductive metal layer 9 in the groove 5 exposed by the second CMP is lower than the surface of the insulating film 3.
  • Other configurations and formation methods are the same as those in the first embodiment.
  • the type of etching in this embodiment is not limited, but wet etching is preferable.
  • a general etching solution for etching the conductive metal layer 9 is used.
  • the wet etching can be performed with a general copper etching solution (for example, an inorganic acid strength such as sulfuric acid, hydrochloric acid or phosphoric acid, or an organic acid strength such as citrate). Or a mixture of the above-mentioned inorganic acid or organic acid with peracid-hydrogen water).
  • Wet etching is performed on the conductive metal layer 9 having copper force, for example, using 50: 1 sulfuric acid: hydrogen peroxide solution at an etching rate of about lOOnmZmin until the desired film thickness is removed. Is called.
  • the first and second CMP may be performed by the same method as in the conventional embodiment.
  • the step between the surface of the conductive metal layer 9 in the groove 5 and the surface of the insulating film 3 is formed by an etching process, compared with the first and second embodiments, The control of the level difference is awkward. This is because, in the first and second embodiments, the step is affected by the uniformity in the wafer surface when the conductive metal layer 9 is deposited or polished.
  • the shape by the single damascene method has been described as an example. However, by forming a groove for wiring and a hole for connecting with a lower layer wiring as the groove 5 or the like. Therefore, it can be applied to a dual damascene structure.

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Abstract

　絶縁膜中への導電性金属の拡散を抑制することができる半導体装置の製造方法を提供すること。 　本発明の半導体装置の製造方法は，（１）半導体基板上に形成された絶縁膜に溝を形成し，（２）前記溝の内面及び前記絶縁膜上にバリア膜を形成し，（３）前記溝を充填するようにバリア膜上に導電性金属層を形成し，（４）導電性金属層の表面が前記絶縁膜の表面よりも低くなるように，前記絶縁膜上の導電性金属層及びバリア膜並びに前記溝内の導電性金属層の一部を除去し，（５）前記絶縁膜及び導電性金属層上に金属拡散防止膜を形成し，（６）導電性金属層上の金属拡散防止膜の少なくとも一部を残すように，前記絶縁膜上の金属拡散防止膜と，前記絶縁膜の一部を除去する工程を含むことを特徴とする。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は，半導体装置及びその製造方法に関する。
背景技術
[0002] 近年，半導体集積回路装置の高集積化に伴い，配線の高密度化，多層化に対応 する技術として，ダマシン (Damascene)法と呼ばれる導電性金属の埋め込み配線技 術が検討されている。
[0003] ここで，図 7 (a)〜（e)を用いて，従来の半導体装置の製造方法における，ダマシン 法による導電性金属の埋め込み配線の製造方法の一例を説明する。図 7 (a)〜 (e) は，この製造工程を示す断面図である。
[0004] まず，図 7 (a)に示すように，半導体素子を含む半導体基板 1上に CVD (Chemical Vapor Deposition,化学気相成長）法などにより堆積された絶縁膜 3に，埋め込み配 線用の溝 5を，フォトリソグラフィ一法およびドライエッチング法により形成する。
次に，図 7 (b)に示すように，溝 5の内面及び絶縁膜 3上にノリア膜 7をスパッタリン グ法などにより形成し，さらに，溝 5を充填するようにバリア膜 7上に，たとえば銅 (Cu) 等の導電性金属層 9をめつき法などにより形成する。
次に，図 7 (c)に示すように， CMP (Chemical Mechanical Polishing,化学的機械研 磨)法により，バリア膜 7上の不要な導電性金属層 9を除去する。
次に，図 7 (d)に示すように，絶縁膜 3上のノリア膜 7を除去することにより，埋め込 み配線を形成する。
最後に，図 7 (e)に示すように，金属拡散防止膜 13をプラズマ CVD法により形成し て，半導体基板上に導電性金属の埋め込み配線を形成する。
ダマシン法には大別してシングルダマシン（Single Damascene)法とデュアルダマシ ン（Dual Damascene)法がある。シングルダマシン法は，図 7 (a)〜（e)にて説明したよ うに埋め込み配線を形成する方法である。デュアルダマシン法は，図 8に示すように， 絶縁膜 3に配線用の溝 5および下層配線への接続を行うための孔 5aを形成した後， シングルダマシン法と同様の方法により，埋込み配線と，下層配線への接続孔を同 時に形成する方法である。
[0005] このような埋め込み配線の形成方法においては，配線間の TDDB (Time-Depende nt Dielectric Breakdown)寿命等の信頼性の観点から，導電性金属の絶縁膜中への 拡散を防止する必要がある。特に，近年，導電性金属材料として広く用いられる銅な どは，絶縁膜中への拡散速度が比較的大きいため，上記バリア膜 7および金属拡散 防止膜 13により絶縁膜 3中への導電性金属の拡散を確実に防止することが特に重 要である。
[0006] し力しながら，上記従来の方法では， CMP法により絶縁膜 3上のバリア膜 7を除去 する際，及び CMPの後に通常行われる洗浄の際に，絶縁膜 3と導電性金属層 9が 同時に露出する（図 7 (d)を参照)。このため， CMPによって削られた導電性金属の 絶縁膜 3表面への付着や，溶出した導電性金属を含む研磨剤または洗浄液の絶縁 膜 3への接触により，絶縁膜 3中へ導電性金属が拡散するという問題があった。また， CMPの後に金属拡散防止膜 13を形成する工程においても，膜形成の開始時に絶 縁膜 3と導電性金属層 9が同時にプラズマに晒されるため，同様の問題が生じていた
[0007] この問題に対処する方法として，例えば，特許文献 1,特許文献 2では， CMP後の 洗浄において，脱イオン水，カルボン酸等の有機酸もしくはそのアンモ-ゥム塩，お よびフッ化化合物等もしくはアンモニア化合物を含む洗浄液により絶縁膜 3表面を洗 浄し，表面に付着した導電性金属を除去する方法が示されている。しかし，絶縁膜中 の拡散速度の大きい銅等を導電性金属に用いた場合には，特許文献 1又は特許文 献 2に示されている方法では，絶縁膜 3中に拡散した導電性金属の除去は困難であ る。さらに，特許文献 3では， CMP工程後に導電性金属が拡散した絶縁膜 3の表面 をエッチング除去する方法が示されている。さらに，特許文献 4には，エッチング方法 として，還元性プラズマ処理による方法が示されて 、る。
特許文献 1：特表 2001— 521285号公報
特許文献 2：特表 2002— 506295号公報
特許文献 3：特開 2001— 351918号公報 特許文献 4：特開 2003— 124311号公報
発明の開示
発明が解決しょうとする課題
[0008] し力しながら，これらの方法を用いた場合においても， CMPの後に金属拡散防止 膜 13を形成する工程において，膜形成の開始時に絶縁膜 3と導電性金属層 9が同 時にプラズマに晒されるため，再び絶縁膜 3中へ導電性金属が拡散しやすく，配線 の高 、信頼性を得ることは困難であった。
[0009] 本発明は係る事情に鑑みてなされたものであり，絶縁膜中への導電性金属の拡散 を抑制することができる半導体装置の製造方法を提供するものである。
課題を解決するための手段及び発明の効果
[0010] 本発明の半導体装置の製造方法は， (1)半導体基板上に形成された絶縁膜に溝 を形成し， （2)前記溝の内面及び前記絶縁膜上にバリア膜を形成し， （3)前記溝を 充填するようにバリア膜上に導電性金属層を形成し， （4)導電性金属層の表面が前 記絶縁膜の表面よりも低くなるように，前記絶縁膜上の導電性金属層及びバリア膜並 びに前記溝内の導電性金属層の一部を除去し， (5)前記絶縁膜及び導電性金属層 上に金属拡散防止膜を形成し， (6)導電性金属層上の金属拡散防止膜の少なくとも 一部を残すように，前記絶縁膜上の金属拡散防止膜と，前記絶縁膜の一部を除去 する工程を含むことを特徴とする。
[0011] 本発明によれば，導電性金属層を金属拡散防止膜で覆った状態で，前記絶縁膜 の一部を除去することができる。この絶縁膜の除去によって膜表面に拡散している導 電性金属を除去することができ，導電性金属の拡散のな 、絶縁膜を得ることができる 従って，配線間の TDDB寿命劣化を防止することが可能となり，配線間の絶縁破 壊耐性の向上した，高い信頼性をもつ埋め込み導電性金属配線の形成が可能とな る。
図面の簡単な説明
[0012] [図 1] (a)〜 (f)は，本発明の第 1実施形態による半導体装置の製造方法を示す断面 図である。
[図 2]本発明の第 1実施形態において，第 3の CMP工程を行わな力つた場合の，絶 縁膜の表面付近における元素濃度の深さ方向のプロファイルを， SIMS法により分 祈した結果を示す。
[図 3]本発明の第 1実施形態において形成される導電性金属層の表面と絶縁膜との 段差，金属拡散防止膜の堆積膜厚，および第 3の CMP工程で除去される絶縁膜の 膜厚等の関係を示す断面図である。
[図 4]本発明の第 1実施形態において形成される導電性金属層の表面と絶縁膜との 間の段差と，第 3の CMP工程で除去される絶縁膜の膜厚との関係を示すグラフであ る。
[図 5] (a)〜 (f)は，本発明の第 2実施形態による半導体装置の製造方法を示す断面 図である。
[図 6] (a)〜 (g)は，本発明の第 3実施形態による半導体装置の製造方法を示す断面 図である。
[図 7] (a)〜 (e)は，従来例による半導体装置の製造方法を示す断面図である。
[図 8]従来例による半導体装置の製造方法を示す断面図である。
符号の説明
1 半導体基板
3 絶縁膜
3a 絶縁膜表面
5 配線用溝
7 バリア膜
9 導電性金属層
13 金属拡散防止膜
15 第 3の CMP工程直前のウェハ表面
17 第 3の CMP工程後のウェハ表面（CMP研磨面）
21 銅
31 銅の検出下限界濃度 33 望ましい xと yの組み合わせを示す領域
X 導電性金属層の表面と絶縁膜表面との段差
y 金属拡散防止膜の堆積膜厚
z 第 3の CMP工程で除去される絶縁膜の膜厚
a 第 3の CMP工程における金属拡散防止膜と絶縁膜の除去膜厚の和
c 第 3の CMP工程における配線用溝内の金属拡散防止膜の残膜厚
発明を実施するための最良の形態
[0014] 本発明の半導体装置の製造方法は， (1)半導体基板上に形成された絶縁膜に溝 を形成し， （2)前記溝の内面及び前記絶縁膜上にバリア膜を形成し， （3)前記溝を 充填するようにバリア膜上に導電性金属層を形成し， （4)導電性金属層の表面が前 記絶縁膜の表面よりも低くなるように，前記絶縁膜上の導電性金属層及びバリア膜並 びに前記溝内の導電性金属層の一部を除去し， (5)前記絶縁膜及び導電性金属層 上に金属拡散防止膜を形成し， (6)導電性金属層上の金属拡散防止膜の少なくとも 一部を残すように，前記絶縁膜上の金属拡散防止膜と，前記絶縁膜の一部を除去 する工程を含むことを特徴とする。
[0015] 工程 (4)における導電性金属層及びバリア膜の除去は，種々の方法で行うことがで き，例えば， CMP法又は CMP法とエッチング法の組合せによって行うことができる。 具体的には，工程 (4)は，例えば，前記絶縁膜上の導電性金属層を除去し，前記 絶縁膜上のバリア膜及び前記溝内の導電性金属層の一部を除去する工程を備える 方法によって行うことができる（下記第 1実施形態に対応)。工程 (4)は，前記絶縁膜 上の導電性金属層及び前記溝内の導電性金属層の一部を除去し，前記絶縁膜上 のノリア膜を除去する工程を備える方法で行ってもよい（下記第 2実施形態に対応） 。前者の方法では，バリア膜を除去する際に，導電性金属層の表面が前記絶縁膜の 表面との間の段差 (以下，単に「段差」ともいう。）を形成し，後者の方法では，絶縁膜 上の導電性金属層を除去する際に段差を形成する。何れの方法も，例えば， 2度の CMP工程により行うことでき，この 2度の CMP工程は，スラリーの種類を変える等に よって連続的に行うことができる。
[0016] また，工程 (4)は， CMP法により前記絶縁膜上の導電性金属層及びバリア膜を除 去し，エッチング (例えば，ウエットエッチング）により前記溝内の導電性金属層の一 部を除去する工程を備える方法であってもよい（下記第 3実施形態に対応)。この方 法では， CMP法でー且平坦ィヒを行った後にエッチングによって段差を形成するので ,段差の高さの制御が容易である。
[0017] 工程 (4)にお 、て，導電性金属層表面と前記絶縁膜表面の段差は， 70〜500nm にすることが好ましい。 70nm以上の場合，工程（6)において，絶縁膜を 50nm以上 除去しつつ， 20nm以上の厚さの金属拡散防止膜を導電性金属層上に残すことが でき， 500nm以下の場合，導電性金属を埋め込むための溝が深くなり過ぎないから である。なお，絶縁膜を 50nm以上除去するのは，導電性金属の拡散の大部分は 50 nmまでの領域で起こるので， 50nm以上の除去により拡散した導電性金属の大部分 を除去することができるからである。また，金属拡散防止膜を 20nm以上残すのは， 金属拡散防止膜は 20nm以上である場合に拡散防止機能を十分に発揮するからで ある。
[0018] また，前記段差は，金属拡散防止膜の形成膜厚の 2倍力も 40nmを差し引いたもの より小さくなるように行われることが好ましい。この場合，金属拡散防止膜の堆積膜厚 に対して，前記段差が比較的小さいので，平坦ィ匕が容易になるからである。
[0019] 工程 (5)にお 、て，金属拡散防止膜は， 20〜500nmの膜厚で形成することが好ま しい。この場合，工程 (6)の後に 20nm以上の膜を残すことが可能であり，また， 500η m以下の場合，膜形成に時間'コストがかかり過ぎないからである。
[0020] 工程（6)において，絶縁膜は， 50〜500nm除去することが好ましい。 50nm以上 である理由は上述の通りであり， 500nm以下である理由は，予め余分に形成する膜 厚が厚くなりすぎないからである。また， 20〜500nmの厚さの金属拡散防止膜を導 電性金属層上に残すことが好ましい。 20nm以上である理由は上述の通りであり， 50 Onm以下である理由は，膜形成に時間'コストがかかり過ぎないからである。
[0021] なお，工程 (4)で形成する段差は，絶縁膜の除去膜厚より 20〜500nm大きいこと が好ましい。この場合，金属拡散防止膜を 20〜500nmの膜厚で形成し，膜厚をほと んど減少させずにこの膜を工程 (6)の後まで残すことができるからである。
[0022] また，本発明は，半導体基板と，この基板上に形成され，溝を備える絶縁膜と，前 記溝にバリア膜を介して充填された導電性金属層と，導電性金属層を覆うように形成 された金属拡散防止膜とを備え，前記絶縁膜の表面と，金属拡散防止膜の表面が， 実質的に同一平面上にあることを特徴とする半導体装置も提供する。この半導体装 置は上記方法によって製造することができ，絶縁膜に含まれる導電性金属の量を少 なくすることができ，配線間の TDDB寿命劣化を防止することができる。
[0023] 以下，本発明の実施形態について各工程の断面図を用いて説明する。図面ゃ以 下の記述中で示す形状，構造，膜厚，温度，組成又は方法などは，例示であって， 本発明の範囲は，図面や以下の記述中で示すものに限定されない。
1.第 1実施形態
図 1 (a)〜 (f)は，本発明の第 1実施形態による半導体装置の製造方法を説明する ための断面図である。
[0024] 1 1.半導体装置の製造方法についての説明
(1)溝形成工程
まず，図 1 (a)に示すように，半導体素子を含む半導体基板 1上に設置された厚さ 1 ΟΟηπ！〜 2000nmの絶縁膜 3に，埋め込み配線用の溝 5を，フォトリソグラフィ一法お よびドライエッチング法により形成する。
絶縁膜 3は，配線間の絶縁膜であり，例えばシリコン酸ィ匕膜， Low— k膜等を用いる ことができる。 Low— k膜としては， SiOF, SiOC,多孔質シリカ膜等の無機系絶縁膜 ,ポリイミド膜，フッ素ドープアモルファスカーボン膜等の有機系絶縁膜を用いること ができる。
フォトリソグラフィ一法及びドライエッチング法は，通常の方法で行うことができ，例え ば，次の方法で行うことができる。（a)フォトレジスト組成物を絶縁膜 3上に塗布し，フ オトレジスト層を形成する。（b)ArFエキシマレーザースキャナを用いて最適な露光量 とフォーカスで前記フォトレジスト層の露光及び現像を行うことによって，レジストパタ ーンを形成する。（c)前記レジストパターンをマスクとして用いて，絶縁膜 3をドライエ ツチングすることによって，溝 5を形成する。フォトレジスト組成物には，通常のベース 榭脂，酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物を用いることができる。 ドライエッチング法は， C F , C H F , O , N , Ar等のエッチングガスを用いて行うこ とがでさる。
このようにして，溝 5は，半導体基板 1に設置された半導体素子，もしくはこの半導 体素子に接続する下層配線または接続電極の所望の位置に接続されるように，形成 される。
なお，絶縁膜 3の膜厚，組成，形成方法や，溝 5の形状，形成方法は，上記のもの に限定されない。絶縁膜 3や溝 5は，埋め込み導電性金属配線や接続電極の形成に 適したものであればょ 、。
[0025] (2)バリア膜形成工程
次に，図 1 (b)に示すように，溝 5の内面及び絶縁膜 3上に，厚さ l〜50nmのバリア 膜 7をスパッタリング法などにより形成する。ここでバリア膜 7には， （a)チタン，タンタ ル又はタングステンといった耐熱金属， （b)チタン窒化物，タンタル窒化物又はタンダ ステン窒化物と!、つた前記耐熱金属の窒化物， （c)ルテニウム又はルテニウム酸ィ匕 物，又は (d)前記 (a)〜 (c)の材料力もなる薄膜の積層膜を用いることができる。 なお，ノリア膜 7の構成 (単層膜か積層膜か)，膜厚，組成，形成方法は，上記のも のに限定されない。ノリア膜 7は，後工程で溝 5に充填する導電性金属が絶縁膜 3に 拡散するのを防止する機能を有するものであればょ 、。
[0026] (3)導電性金属層形成工程
次に，ノリア膜 7上に，導電性金属層 9を形成する。この工程において，導電性金 属層 9は，少なくとも溝 5内が充填されるよう堆積され，後述の第 1の CMP工程にお いて高い平坦ィ匕特性が得られるために，溝 5の深さの 1. 1〜2倍の膜厚となるように 堆積されることがより望ましい。導電性金属層 9は，配線の低抵抗化等の観点から， 銅以外に，金，銀， 白金などの低抵抗金属やそれらを含む合金を用いて形成するこ とがでさる。
導電性金属層 9は，例えば，次の方法で形成することができる。（a)スパッタリング法 または CVD法により，銅力もなる厚さ約 50〜150nmのシード膜をバリア膜 7上に形 成する。 (b)硫酸銅を主成分とするめつき液を用いた電界めつき法 (電流密度：約 3〜 50mA/cm2)によって，銅力もなるメツキ膜をシード膜上に成膜して前述の膜厚とす る。（c)その後， 150°C〜350°Cの温度にて不活性雰囲気中でアニーリングを施す。 以上の工程により，良好な膜質の導電性金属層 9を得ることができる。
なお，導電性金属層 9の構成 (単層膜か積層膜か)，層厚，組成，形成方法は，上 記のものに限定されない。導電性金属層 9は，溝 5内に埋め込み可能なものであれ ばよい。
[0027] (4)導電性金属層一部除去工程
次に，図 1 (c)に示すように，第 1の CMPにより，バリア膜 7上の不要な導電性金属 層 9を除去する。この CMPは，シリカ（酸ィ匕シリコン），アルミナ（酸ィ匕アルミニウム），ま たはセリア (酸ィ匕セリウム)等の砥粒と過酸ィ匕水素水等の酸化剤を含む研磨剤 (スラリ 一）を用いて行うことができる。
この CMPは，例えば，条件;研磨剤： Cu—CMP用の一般的な研磨剤として知られ る酸ィ匕アルミニウム砥粒と 2. 5重量％の過酸化水素水を含む研磨剤，研磨剤の流量 ： 200ml/min,研磨圧力： 21kPa,定盤回転数： 90rpm,ウェハ回転数： 85rpmで 行うことができる。このとき，銅力もなる導電性金属層 9の研磨速度は， 600nm/min となる。この CMPは，ノ リア膜 7が露出されるまで行われる。ノ リア膜 7が露出される 直前に， CMPの条件を，研磨圧力： 14kPa,定盤回転数: 45rpm,ウェハ回転数: 4 3rpmに変更して，銅研磨速度を 200nmZmin以下にすることによって，平坦性を 向上させることができる。
[0028] 次に，図 1 (d)に示すように，第 2の CMPにより，絶縁膜 3上のバリア膜 7を除去する 。このとき，前記溝 5内の導電性金属層 9の表面は，前記絶縁膜 3の表面よりも低くな るようにする。この CMPは，シリカ（酸ィ匕シリコン），アルミナ（酸ィ匕アルミニウム），また はセリア (酸ィ匕セリウム)等の砥粒と，導電性金属の酸化剤および導電性金属の酸ィ匕 膜をエッチングする成分を含む研磨剤を用いて行うことができる。
この CMPは，例えば，条件;研磨剤：シリカ砥粒，過酸化水素水および有機酸 (ク ェン酸等）を含む研磨剤，研磨剤の流量： 200mlZmin,研磨圧力： 21kPa,定盤回 転数： lOOrpm,ウェハ回転数： 93rpmで行うことができる。このとき，銅からなる導電 性金属層 9の研磨速度は， lOOnm/min,タンタルおよびタンタル窒化膜からなる ノリア膜 7の研磨速度は， lOOnm/min,絶縁膜 3の研磨速度は， lOnmZmin以 下となる。この CMPは，絶縁膜 3が露出された後， 30秒以上の過剰研磨 (オーバー ポリツシング)を行った後に終了する。これによつて，溝 5内の導電性金属層 9の表面 が絶縁膜 3の表面よりも低くなるようにすることができる。
上記の研磨剤の代わりに，絶縁膜 3に対し研磨選択性のある，即ち，絶縁膜 3の研 磨速度が相対的に低 、研磨剤であれば，他の研磨剤を用いてもょ 、。
[0029] また，絶縁膜 3表面の僅かな凹凸にバリア膜 7が残存しないように，絶縁膜 3を 5〜2 OOnm除去することが望ましい。これによつて，ノリア膜 7の残存を防ぎ，配線間の絶 縁性を確保することができるからである。
絶縁膜 3の除去は，例えば，条件;研磨剤:シリカ砥粒を含む研磨剤，研磨圧力：2 IkPa,定盤回転数： lOOrpm,ウェハ回転数： 93rpmの CMPによって行うことができ る。このとき，銅カゝらなる導電性金属層 9の研磨速度は， lOOnm/min,タンタルおよ びタンタル窒化膜からなるノリア膜 7の研磨速度は， lOOnm/min,絶縁膜 3の研磨 速度は， lOOnmZminとなる。
この条件で CMPを行って絶縁膜 3を 5〜200nm除去した後に，上記第 2の CMP を行うことによって，ノリア膜 7の残存を防ぐことができる。
[0030] 第 2の CMPの後，導電性金属層 9表面の防食処理と，研磨表面の洗浄，乾燥を行 う工程を実施する。この工程は，例えば，次の方法で行うことができる。 (a) 0. 01〜1 重量％の BTA (ベンゾトリァゾール)等の防食剤を含む薬液により，銅表面に保護膜 を形成して銅の酸ィ匕の進行を防ぐ。（b)次に，例えば 1%程度のシユウ酸等の有機酸 と，界面活性剤を含有する一般的な研磨後洗浄液により表面を洗浄し，表面に付着 した研磨剤等を十分に取り去る。（c)次に，純水を用いて研磨表面をリンスする。 (d) 次に，ウェハを lOOOrpm以上にて回転させ，その表面を乾燥させる。
上記 2回の CMPの条件は，上記のものに限定されない。さらに導電性金属層 9一 部除去の方法は， 2回の CMP法に限定されず，他の方法であってもよい。
[0031] (5)金属拡散防止膜形成工程
次に，図 1 (e)に示すように，絶縁膜 3および導電性金属層 9上に金属拡散防止膜 13を形成する。金属拡散防止膜 13は，導電性金属が他の膜中に拡散するのを防ぐ 膜であり，例えば SiN, SiC, SiON, SiCN等を CVD法により， 20〜200nmの厚さ に形成する。 なお，金属拡散防止膜 13の構成 (単層膜か積層膜か)，膜厚，組成，形成方法は， 上記のものに限定されない。
[0032] (6)金属拡散防止膜一部除去工程
最後に，図 1 (f)に示すように，第 3の CMPにより，導電性金属層 9上に形成された 金属拡散防止膜 13の少なくとも一部を残し，かつ絶縁膜 3上に形成された金属拡散 防止膜 13のすべてと絶縁膜 3の一部を除去して，半導体基板上に導電性金属の埋 め込み配線を形成する。
この CMPは，例えば，シリカ（酸ィ匕シリコン），アルミナ（酸ィ匕アルミニウム），または セリア（酸ィ匕セリウム)等の砲粒を含む研磨剤を用いて行うことができる。この CMPは ,さらに具体的には，例えば，条件;研磨剤：酸化シリコン砥粒を含む研磨剤，研磨剤 の流量： 200mlZmin,研磨圧力： 21kPa,定盤回転数： lOOrpm,ウェハ回転数： 9 3rpmで行うことができる。このとき， SiN力もなる金属拡散防止膜 13の研磨速度は， 80nm/min,絶縁膜 3の研磨速度は， lOOnmZminとなる。この CMPにより，絶縁 膜 3を好ましくは 50nm除去する。
この CMPでは，金属拡散防止膜 13と絶縁膜 3の研磨速度が異なる研磨剤を使用 する必要がない。この CMPでは，一般的な研磨剤を用いて金属拡散防止膜 13と絶 縁膜 3を同時に研磨し，表面の平坦ィ匕をおこなえばよい。
[0033] この第 3の CMPにおいては，導電性金属層 9上に形成された金属拡散防止膜 13 の少なくとも一部を残すことが重要である。先の第 2の CMP工程力 金属拡散防止 膜の形成工程までにおいて，絶縁膜 3の表面付近には，課題の項で述べたのと同じ 原因により導電性金属が拡散している。しかし，導電性金属層 9を金属拡散防止膜 1 3で覆った状態で第 3の CMPを行うことにより，導電性金属が拡散した領域 (絶縁膜 3の表面層）を除去することが可能である。
続く CMP後の洗浄工程や，さらに上層の絶縁膜を形成する工程においても，導電 性金属層 9は金属拡散防止膜 13で覆われているので，絶縁膜 3の表面付近に再度 導電性金属が拡散することは無い。これにより，絶縁膜 3表面の金属汚染層に起因 する絶縁破壊を防ぎ，配線の信頼性を向上させることができる。
上記 CMPの条件は，上記のものに限定されない。金属拡散防止膜 13—部除去の 方法は， CMP法に限定されず，他の方法であってもよい。
[0034] 1 - 2. SIMS分析結果
図 2は，第 3の CMP工程を行わなかった場合の，絶縁膜 3の表面付近における元 素濃度の深さ方向のプロファイルを， SIMS (Secondary Ionization Mass Spectromete r,二次イオン質量分析装置)法により分析した結果である。分析用の試料には，絶 縁膜 3が酸ィ匕シリコン力もなり，導電性金属層 9が銅力 なり，金属拡散防止膜 13が SiNからなるものを用いた。分析は， 1次イオン種を Cs+ (加速エネルギー 14. 5keV) ,ビーム電流を 20nAとする条件で行った。図 2のグラフの横軸 27は深さ方向の距離 を，縦軸 29は各元素の濃度であり，絶縁膜 3の表面 3a付近の銅濃度 21が示されて いる。ここで，銅の検出下限界濃度 31は，約 5 X 1016atoms/cm3である。
[0035] この結果から明らかな様に，第 3の CMP工程を行わな力つた場合，絶縁膜 3の表 面 3a付近には，深さ約 50nmの領域にかけて，最大で 7 X 1018atomsZcm3程度の 銅が拡散しており，それ以上に深い領域では，銅濃度はほぼ検出下限界 31以下で ある。したがって，第 3の CMP工程においては，絶縁膜 3表面から 50nm以上の深さ までの領域を除去することで，導電性金属の拡散した領域をほぼ除去することができ るため，より好ましい結果が得られる。
なお，除去量の上限は，特に限定されないが，第 3の CMPで除去する絶縁膜 3の 厚さに相当する量を，最終的に所望とする絶縁膜 3の厚さに加えて予め堆積しておく 必要があるから，溝 5の形成が困難とならない範囲が望ましい。溝 5の最小線幅等に より，この上限は決まるものであるが，通常の配線形成において用いられる配線高さ である 500nm程度以下とすることが望まし 、。
[0036] また，第 2の CMP工程において，溝 5内の導電性金属層 9の表面が，絶縁膜 3の表 面よりも 70nm以上低くなるように形成し，金属拡散防止膜 13を 20nm以上形成する ことが好ましい。この場合，第 3の CMP工程において絶縁膜 3表面の 50nmの深さま での領域を除去したときに，導電性金属層 9上の金属拡散防止膜 13はその厚さを 2 Onm以上残すことが可能となるからである。これにより，導電性金属層 9に対する十 分な拡散防止効果が得られるため，続く工程において別の金属拡散防止膜を新た に積層する必要はなく，工程数の削減，および配線間容量の削減が図られるため， より好まし 、。
[0037] 1 - 3.表面段差，金属拡散防止膜の堆積膜厚，絶縁膜の除去膜厚の関係
図 3は，第 2の CMP工程にて形成する溝 5内の導電性金属層 9の表面と前記絶縁 膜 3の表面との段差，金属拡散防止膜 13の堆積膜厚，および第 3の CMP工程で除 去される絶縁膜 3の膜厚等の関係を示すための断面図である。この図において，符 号 15は第 3の CMP工程直前のウェハ表面，符号 17は第 3の CMP工程後のウェハ 表面（いわゆる CMP研磨表面）をそれぞれ示す。また，図 3において X, y, z, a, cの 単位は，何れも nmであり，それぞれ，次に示す意味を有する。
x (nm)：第 2の CMP工程にて形成する，溝 5内の導電性金属層 9の表面と前記絶縁 膜 3の表面との段差
y (nm)：金属拡散防止膜 13の堆積膜厚
z (nm)：第 3の CMP工程で除去される絶縁膜 3の膜厚
a (nm) :第 3の CMP工程で除去される金属拡散防止膜 13と絶縁膜 3の膜厚の和 c (nm)：第 3の CMP工程の後に残る金属拡散防止膜 13の残膜厚
[0038] 図 3より， c=x— zとなり， x>z + 20 (nm) , y> 20 (nm)の場合，常に c > 20 (nm) となることが分かる。
[0039] 従って，必要な除去膜厚 zが異なる場合においても，表面段差 Xを，金属拡散防止 膜 13の除去膜厚 zよりも 20nm以上大きくなるように形成し，かつ金属拡散防止膜 13 の堆積膜厚 yを 20nm以上とすることにより，金属拡散防止膜 13の残膜厚 cを常に 20 nm以上とすることができる。
[0040] また，第 3の CMP工程直前のウェハ表面 15の段差 (つまり，絶縁膜 3表面の段差） は，導電性金属層 9により形成される配線部のパターン形状 (つまり，溝 5の幅）に依 存する。このウェハ表面 15の段差は，溝 5の幅が狭い場合ほど小さく，溝 5の幅があ る程度以上になれば，上限に達し，ほぼ一定になる。この段差の上限は，図 3に示さ れるように， Xにほぼ等しくなる。
第 3の CMP工程での除去膜厚の和 a (nm)が，この CMP工程における初期段差 x (nm)の 1. 5倍程度以上であれば，この CMP工程で初期段差 x(nm)は，容易に解 消される。このような CMP工程は，プロセスマージンやコストの観点から望ましい。従 つて， a> l. 5 Χ χ (ηπι) · · · (1)が好ましい。
[0041] また，図 3より a=y+z (nm)であるから，第 3の CMP工程における，絶縁膜 3の除 去膜厚 z (nm)を 50nm以上とするためには， a >y+ 50 (nm) · · · (2)を満たせばよい
[0042] さらに，第 3の CMP工程後の金属拡散防止膜 13の残膜厚 cは 20nm以上であるの が望ましいため， c > 20 (nm)であると望ましく，また，図より a + c =y+x,即ち c=y +x— aであるから， y+x—20>a (nm) · · · (3)であればよい。
[0043] 上記（1) (2) (3)式を連立して解くと
x> 70 (nm) かつ xく 2y— 40 (應）
となる。図 4の 33は，この 2式を満たす Xと yの組み合わせを示したものである。なお， これらから容易に判るように， y > 55 (nm)の場合のみ解が存在する。
[0044] 以上より，第 2の CMP工程にて形成する溝 5内の導電性金属層 9の表面と前記絶 縁膜 3の表面との段差を， 70nmより大きく，かつ金属拡散防止膜 13の堆積膜厚の 2 倍力も 40nmを差し引いたものより小さくすることが好ましいことが分かる。この場合， ( a)第 3の CMP工程のプロセスマージンが大き!/、， (b)絶縁膜 3の除去膜厚を 50nm 以上にすることができる， （c)金属拡散防止膜 13の残膜厚を 20nm以上とすることが できるという利点がある。
[0045] また，第 1および第 2の CMP工程は，研磨剤の切り替えを行えば，連続して行うこと ができる。この場合，半導体装置の製造工程数を減らすことができる。
[0046] 2.第 2実施形態
図 5 (a)〜 (f)は，本発明の第 2実施形態による半導体装置の製造方法を説明する ための断面図である。本実施形態においては，図 5 (a)〜 (b)に示す導電性金属層 9 を形成する工程までと，および図 5 (e)〜 (f)に示す金属拡散防止膜 13を形成するェ 程以降は，第 1実施形態による構成および形成方法とそれぞれ同様である。
[0047] 図 5 (c)に示すように，第 1の CMPにより，バリア膜 7上の導電性金属層 9及び溝 5 内の導電性金属層 9の一部を除去し，溝 5内の導電性金属層 9の表面が，絶縁膜 3 の表面よりも低くなるようにする。
次に，図 5 (d)に示すように，第 2の CMPにより，絶縁膜 3上のノリア膜 7を除去する 。これ以外の構成および形成方法は，第 1実施形態と同様である。
[0048] 本実施形態の第 1の CMPは，例えば，次の条件;研磨剤：酸ィ匕シリコン砲粒と過酸 化水素水および有機酸 (タエン酸等）を含む研磨剤，研磨剤の流量： 200ml/min, 研磨圧力： 14kPa,定盤回転数： 90rpm,ウェハ回転数： 85rpmで行うことができる。 このとき，銅力 なる導電性金属層 9の研磨速度は， 900nmZminとなる。この CMP は，ノリア膜 7が露出された後， 30秒以上の過剰研磨 (オーバーポリツシング)を行つ た後に終了する。これによつて，溝 5内の導電性金属層 9の表面が絶縁膜 3の表面よ りち低くなるよう〖こすることがでさる。
第 2の CMPは，例えば，次の条件;研磨剤：シリカ砥粒を含む研磨剤，研磨剤の流 量： 200mlZmin,研磨圧力： 21kPa,定盤回転数： lOOrpm,ウェハ回転数： 93rp mで行うことができる。このとき，銅力もなる導電性金属層 9の研磨速度は， lOOnm/ min,タンタルおよびタンタル窒化膜からなるバリア膜 7の研磨速度は， lOOnm/mi n,絶縁膜 3の研磨速度は， lOnmZmin以下となる。この CMPは，絶縁膜 3が露出 されるまで行われる。
[0049] 本実施形態では，第 1の CMPにおいて，導電性金属層 9に対する研磨速度が，バ リア膜 7に対する研磨速度よりも大き ヽ (好ましくは 10倍以上大き 、)研磨剤を用いる ことが好ましい。この場合，研磨剤を切り替えることなく，過剰研磨を施すことによって ,溝 5内の導電性金属層 9の表面が，絶縁膜 3の表面よりも低くなるようにすることが できる。また，銅カゝらなる導電性金属層 9の研磨剤としては，銅の酸化剤および銅の 酸ィ匕膜をエッチングする成分を含む研磨剤が好ましい。
上記 CMPの条件は，上記のものに限定されない。導電性金属層 9一部除去の方 法は， CMP法に限定されず，他の方法であってもよい。
[0050] (第 3実施形態）
図 6 (a)〜 (g)は，本発明の第 3実施形態による半導体装置の製造方法を説明する ための断面図である。本実施形態においては，図 6 (a)〜(b)に示すように，導電性 金属層 9を形成する工程までと，および図 6 (f)〜(g)に示すように，金属拡散防止膜 13を形成する工程以降は，第 1実施形態による構成および形成方法とそれぞれ同 様である。 [0051] 図 6 (c)に示すように，第 1の CMPにより，バリア膜 7上の不要な導電性金属層を除 去する。
次に，図 6 (d)に示すように，第 2の CMPにより，絶縁膜 3上のノ リア膜 7を除去する
[0052] その後，図 6 (e)に示すように，第 2の CMPにより露出した溝 5内の導電性金属層 9 の表面が絶縁膜 3の表面よりも低くなるようエッチングを施す。これ以外の構成および 形成方法は，第 1実施形態と同様である。
[0053] 本実施形態のエッチングの種類は，限定されないが，ウエットエッチングが好ましい 。ウエットエッチングには，導電性金属層 9をエッチングする一般的なエッチング液を 用いる。導電性金属層 9が銅力もなる場合，ウエットエッチングには，一般的な銅のェ ツチング液 (例えば，硫酸，塩酸又はリン酸等の無機酸力もなるもの，クェン酸等の有 機酸力もなるもの，又は前記無機酸又は有機酸に過酸ィ匕水素水を加えたものなど） を用いることができる。ウエットエッチングは，銅力もなる導電性金属層 9に対しては， 例えば， 50 : 1の硫酸:過酸化水素水を用いて，約 lOOnmZminのエッチング速度 で，所望の膜厚が除去されるまで行われる。
本実施形態において，第 1及び第 2の CMPは，従来の実施形態と同様の方法によ り実施すればよい。
[0054] 本実施形態においては，溝 5内の導電性金属層 9の表面と絶縁膜 3の表面との段 差をエッチング工程で形成するため，第 1及び第 2実施形態に比して，段差の制御が しゃすい。なぜなら，第 1及び第 2実施形態では，前記段差は，導電性金属層 9の堆 積時や研磨時のウェハ面内均一性の影響を受けるからである。
[0055] 以上，本発明者によってなされた発明を，実施形態に基づき具体的に説明したが， 本発明は前記実施形態の形態に限定されるものではなく，その要旨を逸脱しない範 囲で種々変更可能である。
[0056] 前記実施形態にお!ヽては，シングルダマシン法による形状を例として説明したが， 溝 5等として配線用の溝および下層配線との接続を行うための孔を形成することによ り，デュアルダマシン構造に適用することができる。
[0057] 以上の実施形態で示した種々の特徴は，互いに組み合わせることができる。 1つの 実施形態中に複数の特徴が含まれている場合，そのうちの 1又は複数個の特徴を適 宜抜き出して，単独で又は組み合わせて，本発明に採用することができる。
この出願は， 曰本国出願 No. 2005— 112545 (出願曰： 2005年 4月 8曰）への優 先権を主張し，この日本出願の内容は，ここに参照によって取り込まれる。

Claims

請求の範囲
[1] (1)半導体基板上に形成された絶縁膜に溝を形成し，
(2)前記溝の内面及び前記絶縁膜上にバリア膜を形成し，
(3)前記溝を充填するようにバリア膜上に導電性金属層を形成し，
(4)導電性金属層の表面が前記絶縁膜の表面よりも低くなるように，前記絶縁膜上の 導電性金属層及びバリア膜並びに前記溝内の導電性金属層の一部を除去し，
(5)前記絶縁膜及び導電性金属層上に金属拡散防止膜を形成し，
(6)導電性金属層上の金属拡散防止膜の少なくとも一部を残すように，前記絶縁膜 上の金属拡散防止膜と，前記絶縁膜の一部を除去する工程を含むことを特徴とする 半導体装置の製造方法。
[2] 工程 (4)は， CMP法により行われる請求項 1に記載の方法。
[3] 工程 (4)は，
前記絶縁膜上の導電性金属層を除去し，
前記絶縁膜上のバリア膜及び前記溝内の導電性金属層の一部を除去する工程を備 える請求項 2に記載の方法。
[4] 工程 (4)は，
前記絶縁膜上の導電性金属層及び前記溝内の導電性金属層の一部を除去し， 前記絶縁膜上のバリア膜を除去する工程を備える請求項 2に記載の方法。
[5] 工程 (4)は，
CMP法により前記絶縁膜上の導電性金属層及びバリア膜を除去し，
エッチングにより前記溝内の導電性金属層の一部を除去する工程を備える請求項 1 に記載の方法。
[6] エッチングは，ウエットエッチング力もなる請求項 5に記載の方法。
[7] 工程 (4)は，導電性金属層表面と前記絶縁膜表面の段差が 70nm以上になるように 行われる請求項 1に記載の方法。
[8] 前記段差が，金属拡散防止膜の形成膜厚の 2倍力も 40nmを差し引いたものより小さ くなるように行われる請求項 7に記載の方法。
[9] 工程 (6)は，前記絶縁膜を 50nm以上除去するように行われる請求項 1に記載の方 法。
[10] 工程 (6)は，導電性金属層上の金属拡散防止膜が 20nm以上残るように行われる請 求項 1に記載の方法。
[11] 半導体基板と，この基板上に形成され，溝を備える絶縁膜と，前記溝にバリア膜を介 して充填された導電性金属層と，導電性金属層を覆うように形成された金属拡散防 止膜とを備え，前記絶縁膜の表面と，金属拡散防止膜の表面が，実質的に同一平面 上にあることを特徴とする半導体装置。
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