CN113725146A - 浅沟槽隔离结构的形成方法及快闪存储器的制造方法 - Google Patents
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Abstract
本发明提供一种浅沟槽隔离结构的形成方法及快闪存储器的制造方法,浅沟槽隔离结构的形成方法包括:提供一衬底,衬底中形成有沟槽,沟槽之间的衬底上覆盖有第一介质层;形成第一场氧层,第一场氧层填充沟槽,并延伸覆盖至第一介质层上;以第一介质层为研磨停止层,对第一场氧层执行第一化学机械研磨;形成第二场氧层,以第一介质层为研磨停止层,对第二场氧层执行第二化学机械研磨;以及,去除衬底表面上的第一介质层,形成浅沟槽隔离结构。在本发明中,通过第二场氧层覆盖第一场氧层,可将第一场氧层执行第一化学机械研磨后可能存在的缺陷孔填充,以解决缺陷孔问题;并利用第二化学机械研磨的高选择比,减少对第一介质层的消耗。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种浅沟槽隔离结构的形成方法及快闪存储器的制造方法。
背景技术
随着半导体器件尺寸的不断减小,器件之间的隔离区的尺寸也相应减小。目前,大多采用STI(shallow trench isolation,浅沟槽隔离结构)实现器件之间的隔离。
其中,快闪存储器的浅沟槽隔离结构的形成过程如图1a及1b所示,衬底10’的表面上覆盖有带图案(开口)的介质层11’,并具有以介质层11’为掩模形成沟槽12’,场氧层21’填充沟槽12’,且延伸覆盖至介质层11’上。但在形成场氧层21’的过程中,由于场氧层21’的厚度较厚(时间较长),容易将杂质22’(particle)包裹形成于其中。接着,在后续的化学机械研磨(STI CMP)中,由于上述杂质22’被研磨掉而形成缺陷孔23’(hole),该从而导致缺陷孔23’在后续制程中的形成短路等功能缺陷或可靠性不良风险。
发明内容
本发明的目的在于提供一种浅沟槽隔离结构的形成方法及快闪存储器的制造方法,以解决上述杂质所引起的缺陷孔问题。
为解决上述技术问题,本发明提供的浅沟槽隔离结构的形成方法,包括:提供一衬底,所述衬底中形成有若干沟槽,所述沟槽之间的衬底上覆盖有第一介质层;形成第一场氧层,所述第一场氧层填充所述沟槽,并延伸覆盖至所述第一介质层上;以所述第一介质层为研磨停止层,对所述第一场氧层执行第一化学机械研磨;形成第二场氧层,所述第二场氧层覆盖所述第一场氧层及所述第一介质层;以所述第一介质层为研磨停止层,对所述第二场氧层执行第二化学机械研磨,所述第二化学机械研磨的研磨液对所述第二场氧层与所述第一介质层的选择比大于或等于50:1;以及,去除所述衬底表面上的第一介质层,形成浅沟槽隔离结构。
可选的,所述第一介质层为氮化硅。
可选的,所述衬底与所述第一介质层之间形成有缓冲层,所述缓冲层覆盖所述衬底的表面,所述第一介质层覆盖所述缓冲层。
可选的,所述第一场氧层及所述第二场氧层的材质及形成方法均相同。
可选的,所述第一场氧层及所述第二场氧层均为利用HDP-CVD法形成的氧化硅。
可选的,在执行所述第二化学机械研磨前形成的第二场氧层的厚度为2000埃~3000埃。
可选的,蚀刻以去除相邻沟槽之间的部分所述第一介质层。
可选的,所述第一化学机械研磨的研磨液对所述第一场氧层与所述第一介质层的选择比小于50:1。
可选的,所述第二化学机械研磨的研磨液包括高分子聚合物以及氧化铈。
基于本发明的另一方面,本发明还提供一种快闪存储器的制造方法,包括如上所述的浅沟槽隔离结构的形成方法。
综上所述,在本发明提供的浅沟槽隔离结构的形成方法及快闪存储器的制造方法具有以下有益效果:第二场氧层覆盖第一场氧层,再以第一介质层为停止层执行第二化学机械研磨,可将第一场氧层执行第一化学机械研磨后可能存在的缺陷孔填充,以解决缺陷孔问题,而且还可利用第二化学机械研磨对第一场氧层与第一介质层的高选择比,减少第二化学机械研磨中对第一介质层的消耗,保证去除第一介质层后第一场氧层及第二场氧层高出衬底的高度。
附图说明
本领域的普通技术人员应当理解,提供的附图用于更好地理解本发明,而不对本发明的范围构成任何限定。其中:
图1a及1b是现有技术中的浅沟槽隔离结构的形成方法的结构示意图;
图2a~图2i为本申请实施例提供的浅沟槽隔离结构的形成方法及快闪存储器的制造方法相应的结构示意图;
图3是本申请实施例提供的浅沟槽隔离结构的形成方法的流程图。
图1a及1b中:
10’-衬底;11’-介质层;12’-沟槽;11’-介质层;21’-场氧层;22’-杂质;23’-缺陷孔。
图2a~图2i中:
10-衬底;11-缓冲层;12-第一介质层;13a、13b-沟槽;
21-第一场氧层;22a-杂质;22b-缺陷孔;23-第二场氧层。
具体实施方式
为使本发明的目的、优点和特征更加清楚,以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是,附图均采用非常简化的形式且未按比例绘制,仅用以方便、明晰地辅助说明本发明实施例的目的。此外,附图所展示的结构往往是实际结构的一部分。特别的,各附图需要展示的侧重点不同,有时会采用不同的比例。
如在本发明中所使用的,单数形式“一”、“一个”以及“该”包括复数对象,术语“或”通常是以包括“和/或”的含义而进行使用的,术语“若干”通常是以包括“至少一个”的含义而进行使用的,术语“至少两个”通常是以包括“两个或两个以上”的含义而进行使用的,此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征,除非内容另外明确指出外。
图3是本申请实施例提供的浅沟槽隔离结构的形成方法的流程图。
如图3所示,本实施例提供的浅沟槽隔离结构的形成方法,包括:
S01:提供一衬底,所述衬底中形成有若干沟槽,所述沟槽之间的衬底上覆盖有第一介质层;
S02:形成第一场氧层,所述第一场氧层填充所述沟槽,并延伸覆盖至所述第一介质层上;
S03:以所述第一介质层为研磨停止层,对所述第一场氧层执行第一化学机械研磨;
S04:形成第二场氧层,所述第二场氧层覆盖所述第一场氧层及所述第一介质层;
S05:以所述第一介质层为研磨停止层,对所述第二场氧层执行第二化学机械研磨,所述第二化学机械研磨的研磨液对所述第二场氧层与所述第一介质层的选择比大于或等于50:1;
S06:去除所述衬底表面上的第一介质层,形成浅沟槽隔离结构。
图2a~图2i为本申请实施例提供的浅沟槽隔离结构的形成方法相应步骤对应的结构示意图,以下将将结合图2a~图2i详细说明本实施例提供的浅沟槽隔离结构的形成方法。
请参照图2a,执行步骤S01,提供一衬底10,于衬底10的表面依次形成缓冲层11及第一介质层12,缓冲层11覆盖衬底10的表面,第一介质层12覆盖缓冲层11。
其中,衬底10可以为硅基半导体或绝缘体上硅衬底,本实施例中衬底10以硅衬底为例加以说明。衬底10的表面还形成有外延层,以N型MOSFET器件为例,衬底10和外延层的掺杂类型均是N型,且衬底10的掺杂浓度高于外延层的掺杂浓度。
第一介质层12可作为后续形成沟槽的掩模以及化学机械研磨的研磨停止层,并且还可利用第一介质层12的厚度定义浅沟槽隔离结构凸出衬底10的高度。位于衬底10与第一介质层12之间的缓冲层11,可用于缓冲第一介质层12的应力,并在后续去除第一介质层12时保护衬底10。在本实施例中,第一介质层12可为氮化硅,厚度例如为800埃~1300埃,缓冲层11可为氧化硅,其厚度相对第一介质层12较薄,例如为100埃~200埃。应理解,若第一介质层12为其他应力较小的材料,则可相应减少缓冲层11。
请参照图2b,在第一介质层12上形成若干开口,利用上述具有开口的第一介质层12为掩模,蚀刻衬底10以在衬底10中形成若干沟槽。具体的,开口贯穿第一介质层12及缓冲层11以暴露衬底10,沟槽可形成于衬底10表面的外延层中。沟槽的侧壁与衬底10的表面的角度α为直角或斜角,沟槽的底部拐角的形状可为直角形或圆弧形。在本实施例中,沟槽的侧壁与衬底10的表面的角度α为一小于90°的斜角,例如为70°~85°,沟槽的底部拐角的形状为圆弧形。
在本实施例中,沟槽13a与沟槽13b可同步形成,并具有相同的深度及开口宽度,底部拐角为圆弧形,可利用沟槽13a及沟槽13b之间定义器件的有源区AA。实际中,于第一介质层12上形成的开口数量可为多个(大于三个),多个开口的开口宽度可不同,相邻开口之间的距离可据器件的有源区AA宽度需求而不同。
优选的,如图2c所示,在形成沟槽之后,还可对靠近沟槽的部分第一介质层12及缓冲层11执行蚀刻,以扩大开口,从而提高后续形成的浅沟槽隔离结构的隔离效果。
进一步的,还可对沟槽的侧壁执行修复处理以修复沟槽的侧壁,或者对沟槽的顶部拐角(沟槽侧壁与衬底的表面的拐角)执行圆化处理以圆化沟槽的顶部拐角,或者于沟槽的内壁再形成一层高质量的介质层以提高隔离效果,高质量的介质层例如氧化硅或氮化硅。本实施例中对诸如上述之类的进一步提高浅沟槽隔离结构的隔离效果的具体方法并不以为限制。
请参照图2d,执行步骤S02,形成第一场氧层21,第一场氧层21填充沟槽,并延伸覆盖至第一介质层12上。
第一场氧层21为浅沟槽隔离结构的隔离介质,例如为氧化硅,可利用具有较高填充性及台阶覆盖性的工艺方法形成,例如可利用HDP-CVD法形成第一场氧层21。所形成的第一场氧层21填充整个沟槽(例如沟槽13a或沟槽13b),并延伸至第一介质层12上的厚度2000埃~4000埃,导致整个第一场氧层21的厚度可达例如6000埃~8000埃(从沟槽底部到第一场氧层21的顶部)。由此,在上述较厚的第一场氧层21且较长时间的形成过程中,极易将杂质22a(particle)包裹形成于第一场氧层21中,例如图2d所示的沟槽13a。杂质22a可能来源于HDP-CVD机台外所引入的颗粒(异物),或者HDP-CVD工艺过程中蚀刻衬底10或第一介质层12所产生的颗粒。应理解,在形成第一场氧层21时,部分第一场氧层21填充沟槽以向上淀积,而另一部分第一场氧层21则直接覆盖衬底10表面向上淀积,从而导致实际的第一场氧层21的厚度较厚且有较大高度差,即有源区AA上的第一场氧层21的高度高于沟槽上的第一场氧层21的高度。
请参照图2e,蚀刻相邻沟槽之间的部分第一场氧层21,以去除部分厚度的第一场氧层21。具体的,可利用形成第一介质层12开口时的掩模板以及相反类型的光刻胶,例如由原有的正性光刻胶变为负性光刻胶,或由原有的负性光刻胶变为正性光刻胶,以形成暴露位于有源区上的第一场氧层21的反型掩模,从而蚀刻部分有源区上的第一场氧层21,降低第一场氧层21的整体厚度以及高度差,从而便于后续的化学机械研磨。
请参照图2f,执行步骤S03,以第一介质层12为研磨停止层,对第一场氧层21执行第一化学机械研磨。
其中,第一化学机械研磨可以为普通化学机械研磨,普通化学机械研磨的研磨液对第一场氧层与第一介质层的选择比较低,例如选择比小于50:1,该研磨液可例如包括氧化硅颗粒。普通化学机械研磨利用传感器监测研磨停止层作为研磨终点,当监测到研磨停止层后继续过研磨5秒~20秒,以防止第一场氧层21残留。由于普通的化学机械研磨中对氮化硅和氧化硅的研磨选择比不高,导致第一介质层12被部分研磨,其厚度例如从初始的800埃~1300埃变为500埃~800埃。
另外,第一化学机械研磨还可以为直接化学机械研磨,直接化学机械研磨的研磨液的研磨液对第一场氧层与第一介质层的选择比较高,例如选择比大于50:1,该研磨液可例如包括高分子聚合物及氧化铈颗粒。其中,高分子聚合物对压力较为敏感,可达到对研磨停止层自动停止的效果,而氧化铈颗粒则对氮化硅及氧化硅具有极高的研磨选择比,可以在降低在研磨过程中对第一介质层12的消耗。
在本实施例中,第一化学机械研磨优选采用普通化学机械研磨,以提高研磨的效率及降低制程成本。
需要特别说明的是,在上述研磨及过研磨中,若杂质22a位于第一场氧层21中间或靠上的区域,杂质22a极易被研磨盘(polish pad)直接整体带出,从而形成缺陷孔22b。上述缺陷孔22b在后续工艺制程中,对器件的制造良率或可靠性存在极大影响,例如在形成导电材料时,部分导电材料将残留于缺陷孔22b内难以去除,从而引起后续的短路或较大漏电流。
请参照图2g,执行步骤S04,形成第二场氧层23,第二场氧层23覆盖第一场氧层21及第一介质层12。
优选的,第二场氧层23与第一场氧层21的材质及形成方法均相同,以保证后续形成的浅沟槽隔离结构的隔离效果。如图2g所示,位于沟槽13a中的第一场氧层21表面存在有缺陷孔22b,第二场氧层23填充该缺陷孔22b,并延伸覆盖至高出第一介质层12的厚度为2000埃~3000埃。本实施例中,第二场氧层23为氧化硅,可通过HDP-CVD法形成。应理解,第二场氧层23的具体厚度可根据实际制程中较容易出现的缺陷孔22b的深度而定。
请参照图2h,执行步骤S05,以第一介质层12为研磨停止层,对第二场氧层23执行第二化学机械研磨,第二化学机械研磨为直接化学机械研磨。
利用直接化学机械研磨作为第二化学机械研磨,可在消耗(研磨)较少第一介质层12的前提下去除第一介质层12表面的第二场氧层23,例如第一介质层12的厚度仅减少20埃~50埃,以保证形成的第一场氧层21(或第二场氧层23)高出衬底10表面的高度。而且,利用直接化学机械研磨所形成的沟槽中第一场氧层21(或包括部分第二场氧层23)的顶面更为平坦,即顶面两侧区域与中间区域的高度差更小。实际中,除了填充于缺陷孔22b中的第二场氧层23,其余区域的第二场氧层23均被研磨掉。当然,若第一化学机械研磨采用普通化学机械研磨,导致位于沟槽中的第一场氧层21顶面的两侧区域高于其中间区域,则第二场氧层23还部分填充第一场氧层21顶面中间区域,以使所形成的顶面整体(例如沟槽13a或沟槽13b)较为平坦。
请参照图2i,执行步骤S06,去除衬底10表面的第一介质层12及缓冲层11,以沟槽中的第一场氧层21及第二场氧层23形成浅沟槽隔离结构。具体的,例如采用湿法蚀刻去除衬底表面的第一介质层,以及干法蚀刻去除表面的缓冲层11。当然实际中,缓冲层12也可作为临时保护层不去除。
本实施例还提供一种快闪存储器的制造方法,所述快闪存储器的至少部分浅沟槽隔离结构采用如上述的浅沟槽隔离结构的形成方法形成。
综上所述,在本发明提供的浅沟槽隔离结构的形成方法及快闪存储器的制造方法具有以下有益效果:第二场氧层覆盖第一场氧层,再以第一介质层为停止层执行第二化学机械研磨,可将第一场氧层执行第一化学机械研磨后可能存在的缺陷孔填充,以解决缺陷孔问题,而且还可利用第二化学机械研磨对第一场氧层与第一介质层的高选择比,减少第二化学机械研磨中对第一介质层的消耗,保证去除第一介质层后第一场氧层及第二场氧层高出衬底的高度。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (10)
1.一种浅沟槽隔离结构的形成方法,其特征在于,包括:
提供一衬底,所述衬底中形成有若干沟槽,所述沟槽之间的衬底上覆盖有第一介质层;
形成第一场氧层,所述第一场氧层填充所述沟槽,并延伸覆盖至所述第一介质层上;
以所述第一介质层为研磨停止层,对所述第一场氧层执行第一化学机械研磨;
形成第二场氧层,所述第二场氧层覆盖所述第一场氧层及所述第一介质层;
以所述第一介质层为研磨停止层,对所述第二场氧层执行第二化学机械研磨,所述第二化学机械研磨的研磨液对所述第二场氧层与所述第一介质层的选择比大于或等于50:1;以及,
去除所述衬底表面上的第一介质层,形成浅沟槽隔离结构。
2.根据权利要求1所述的浅沟槽隔离结构的形成方法,其特征在于,所述第一介质层为氮化硅。
3.根据权利要求2所述的浅沟槽隔离结构的形成方法,其特征在于,所述衬底与所述第一介质层之间形成有缓冲层,所述缓冲层覆盖所述衬底的表面,所述第一介质层覆盖所述缓冲层。
4.根据权利要求1所述的浅沟槽隔离结构的形成方法,其特征在于,所述第一场氧层及所述第二场氧层的材质及形成方法均相同。
5.根据权利要求4所述的浅沟槽隔离结构的形成方法,其特征在于,所述第一场氧层及所述第二场氧层均为利用HDP-CVD法形成的氧化硅。
6.根据权利要求5所述的浅沟槽隔离结构的形成方法,其特征在于,在执行所述第二化学机械研磨前形成的第二场氧层的厚度为2000埃~3000埃。
7.根据权利要求1所述的浅沟槽隔离结构的形成方法,其特征在于,在所述第一化学机械研磨前还包括:去除相邻沟槽之间的部分所述第一介质层。
8.根据权利要求1-7中任一项所述的浅沟槽隔离结构的形成方法,其特征在于,所述第一化学机械研磨的研磨液对所述第一场氧层与所述第一介质层的选择比小于50:1。
9.根据权利要求1-7中任一项所述的浅沟槽隔离结构的形成方法,其特征在于,所述第二化学机械研磨的研磨液包括高分子聚合物以及氧化铈。
10.一种快闪存储器的制造方法,其特征在于,包括如权利要求1至9中任一项所述的浅沟槽隔离结构的形成方法。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6268263B1 (en) * | 1998-06-10 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a trench type element isolation in semiconductor substrate |
KR20020050762A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체장치의 소자격리방법 |
US6638866B1 (en) * | 2001-10-18 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polishing (CMP) process for shallow trench isolation |
US20040241956A1 (en) * | 2003-05-30 | 2004-12-02 | Dong-Seog Eun | Methods of forming trench isolation regions using chemical mechanical polishing and etching |
KR20060066390A (ko) * | 2004-12-13 | 2006-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
CN102354679A (zh) * | 2011-10-25 | 2012-02-15 | 上海华力微电子有限公司 | 浅沟槽隔离的制作方法 |
WO2014026549A1 (zh) * | 2012-08-13 | 2014-02-20 | 无锡华润上华科技有限公司 | 一种用于浅沟槽隔离结构的化学机械研磨方法 |
CN103681448A (zh) * | 2012-09-13 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 形成浅沟槽隔离区的方法 |
CN103681309A (zh) * | 2012-09-07 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种超厚金属层制作方法 |
CN111354675A (zh) * | 2018-12-21 | 2020-06-30 | 上海新微技术研发中心有限公司 | 浅沟槽隔离结构的形成方法及浅沟槽隔离结构 |
-
2021
- 2021-08-30 CN CN202111006999.7A patent/CN113725146A/zh active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6268263B1 (en) * | 1998-06-10 | 2001-07-31 | Mitsubishi Denki Kabushiki Kaisha | Method of forming a trench type element isolation in semiconductor substrate |
KR20020050762A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체장치의 소자격리방법 |
US6638866B1 (en) * | 2001-10-18 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Chemical-mechanical polishing (CMP) process for shallow trench isolation |
US20040241956A1 (en) * | 2003-05-30 | 2004-12-02 | Dong-Seog Eun | Methods of forming trench isolation regions using chemical mechanical polishing and etching |
KR20060066390A (ko) * | 2004-12-13 | 2006-06-16 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
CN102354679A (zh) * | 2011-10-25 | 2012-02-15 | 上海华力微电子有限公司 | 浅沟槽隔离的制作方法 |
WO2014026549A1 (zh) * | 2012-08-13 | 2014-02-20 | 无锡华润上华科技有限公司 | 一种用于浅沟槽隔离结构的化学机械研磨方法 |
CN103681309A (zh) * | 2012-09-07 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种超厚金属层制作方法 |
CN103681448A (zh) * | 2012-09-13 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 形成浅沟槽隔离区的方法 |
CN111354675A (zh) * | 2018-12-21 | 2020-06-30 | 上海新微技术研发中心有限公司 | 浅沟槽隔离结构的形成方法及浅沟槽隔离结构 |
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