WO2014026549A1 - 一种用于浅沟槽隔离结构的化学机械研磨方法 - Google Patents

一种用于浅沟槽隔离结构的化学机械研磨方法 Download PDF

Info

Publication number
WO2014026549A1
WO2014026549A1 PCT/CN2013/080673 CN2013080673W WO2014026549A1 WO 2014026549 A1 WO2014026549 A1 WO 2014026549A1 CN 2013080673 W CN2013080673 W CN 2013080673W WO 2014026549 A1 WO2014026549 A1 WO 2014026549A1
Authority
WO
WIPO (PCT)
Prior art keywords
polishing
selection ratio
ratio
shallow trench
trench isolation
Prior art date
Application number
PCT/CN2013/080673
Other languages
English (en)
French (fr)
Inventor
李健
Original Assignee
无锡华润上华科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 无锡华润上华科技有限公司 filed Critical 无锡华润上华科技有限公司
Publication of WO2014026549A1 publication Critical patent/WO2014026549A1/zh

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B24B37/044—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor characterised by the composition of the lapping agent

Definitions

  • the present invention relates to the field of wafer fabrication technology, and in particular to a shallow trench isolation structure.
  • the Shallow Low Trench Isolation (STI) structure is widely used as a device isolation technology.
  • the principle of the shallow trench isolation structure is to separate the respective gate circuits with an oxide layer so that the respective gate circuits do not conduct each other.
  • the STI process typically involves the sequential deposition of silicon dioxide and silicon nitride on a silicon substrate, with silicon dioxide acting as a protective layer for the silicon substrate and silicon nitride as a barrier to subsequent etching and chemical mechanical polishing processes.
  • a shallow trench having a certain depth is then formed on the silicon substrate by photolithography and etching.
  • a silicon dioxide protective layer is then formed on the inner wall of the trench by thermal oxidation and the sharp corners of the bottom of the trench are rounded.
  • the trench is filled with silicon dioxide by Chemical Vapor Deposition (CVD). Due to the characteristics of chemical vapor deposition, a certain thickness of silicon dioxide layer is deposited on the surface of the silicon nitride barrier layer during the above filling process. Therefore, it is necessary to use a chemical mechanical polishing technique to planarize the surface of the wafer and remove it by grinding. Silicon dioxide on the surface of silicon nitride. Finally, the silicon nitride and the silicon dioxide underlying the silicon nitride are removed by wet etching to form a shallow trench isolation structure.
  • CVD Chemical Vapor Deposition
  • the chemical mechanical polishing method is a method of polishing a wafer surface to planarize it with the aid of a polishing liquid containing abrasive particles and a chemical.
  • Figure 1 is a flow chart of a prior art chemical mechanical polishing method (STI-CMP) for shallow trench isolation structures. As shown in FIG. 1, the method includes:
  • Step 100 grinding with a polishing solution having a lower selection ratio to complete the rapid removal of silicon dioxide Save
  • the selection ratio of the polishing liquid is a parameter for characterizing the selectivity of the polishing liquid to different materials, and refers to a ratio of different polishing rates for different materials, and the selection ratio of the polishing liquid for the STI-CMP process flow The ratio of the polishing rate of the slurry to the silica and the polishing rate of the slurry to silicon nitride.
  • the silica of the surface layer can be quickly removed by using a relatively low-selection slurry.
  • Step 200 grinding with a polishing liquid having a higher selectivity, complete removal of residual silicon oxide, and adding over polish for a period of time to ensure that there is no residual silicon oxide on the surface of the active region;
  • step 200 since it is a subsequent step of CMP, the final polishing pad is ground to the silicon nitride layer.
  • the purpose of protecting the silicon nitride layer is achieved by using a relatively high selection of polishing liquid.
  • Step 300 Clean the surface of the wafer with water.
  • the polishing rate of the silicon nitride in the active region is very slow, which causes a large stress on the interface between the active region and the STI region, thereby
  • the divot defect of the shallow trench isolation structure that is, the recess on the STI-side, as shown in Fig. 2, can cause device failure and reduce the yield of semiconductor device fabrication.
  • the technical problem to be solved by the present invention is to reduce the occurrence of dishing defects in chemical mechanical polishing for shallow trench structures and to improve the manufacturing yield of integrated circuits.
  • the invention discloses a chemical mechanical polishing method for a shallow trench isolation structure, comprising: grinding with a polishing liquid having a first selection ratio;
  • the selection ratio is a ratio of a polishing rate of the polishing liquid to the silicon dioxide and a polishing rate of the polishing liquid to the silicon nitride, and the second selection ratio is higher than the first selection ratio and the third selection ratio.
  • the first selection ratio is equal to the third selection ratio.
  • the second selection ratio is greater than or equal to 50:1.
  • the first selection ratio and the third selection ratio are greater than or equal to 2:1 and less than or equal to 4:1.
  • the polishing liquid having the second selection ratio is a grinding fluid of Asahi Glass Co., model CES333.
  • the polishing liquid having the first selection ratio is a slurry of the type of Semi-Sperse 25 of Cabot Microelectronics.
  • the polishing table determines whether the polishing pad contacts the silicon nitride layer by detecting the reflectance or the grinding stress of the polishing surface by the sensor, and if so, signals the use of the grinding fluid having the second selection ratio to stop grinding.
  • the over-polishing using the polishing liquid having the third selection ratio for a predetermined time comprises grinding the silicon nitride layer to a predetermined thickness by controlling the predetermined time.
  • said grinding with a polishing liquid having a first selection ratio comprises grinding with a polishing liquid having a first selection ratio for a set time.
  • the polishing using the high selectivity ratio polishing liquid is terminated.
  • the polishing process is performed using a low selectivity polishing liquid to eliminate STI recess defects caused by stress damage, thereby improving the yield of integrated circuit fabrication.
  • FIG. 1 is a flow chart of a conventional method for chemical mechanical polishing of a shallow trench isolation structure
  • FIG. 2 is a wafer surface photograph of a conventional recessed defect caused by a chemical mechanical polishing method for a shallow trench isolation structure. ;
  • FIG. 3 is a flow chart showing a method of a chemical mechanical polishing method for a shallow trench isolation structure according to an embodiment of the present invention
  • FIG. 4A is a schematic cross-sectional view of a wafer before performing chemical mechanical polishing in an embodiment of the present invention
  • FIG. 4B is a schematic cross-sectional view of the wafer after performing step 100' in the embodiment of the present invention
  • FIG. 4C is a schematic view of the embodiment of the present invention.
  • a cross-sectional view of the wafer after the step 200' is performed
  • FIG. 4D is a schematic cross-sectional view of the wafer after the step 300' is performed in the embodiment of the present invention.
  • Figure 3 is a flow diagram of a method of a chemical mechanical polishing method for a shallow trench isolation structure in accordance with an embodiment of the present invention. As shown in FIG. 3, the method includes:
  • Step 100 grinding with a slurry having a first selection ratio, and completing the rapid removal of the silica.
  • the grinding in step 100' is performed by grinding for a predetermined time to remove most of the silica covered by the upper layer.
  • the first selection ratio is a lower selection ratio, that is, a difference in polishing rate of the polishing liquid when grinding silicon dioxide and silicon nitride is small.
  • a polishing liquid having a polishing ratio ranging from 2:1 to 4:1 of silicon dioxide:silicon nitride is selected as the polishing liquid having the first selection ratio.
  • a slurry of the type Semi-Sperse SS25 manufactured by Cabot Microelectronic Co., Ltd. is selected as the slurry having the first selection ratio for grinding.
  • Step 200' grinding with a slurry having a second selection ratio until the polishing pad contacts the surface of the silicon nitride barrier layer.
  • the polishing table can be contacted by the pol ish pad after the silica is just finished grinding according to the difference in the reflectivity or the grinding stress of the two materials.
  • the sensor of the polishing table detects the change of the material by the reflectivity or the grinding stress or other parameters, thereby automatically issuing a command, stopping the grinding of step 200', and then transferring the wafer to the third step of the grinding table. Position, perform the grinding of step 300.
  • the second selection ratio is a higher selection ratio, that is, the polishing liquid has a large difference in polishing rate when grinding silicon dioxide and silicon nitride.
  • a polishing liquid having a grinding ratio of 50:1 or more of silicon dioxide: silicon nitride is selected as the polishing liquid having the second selection ratio.
  • a slurry of the type CES333 of ASAHI GLASS Co. Ltd is selected as the slurry having the second selection ratio.
  • Step 300 using a predetermined polishing time of the polishing liquid having a third selected ratio, been polished (over P ol ishing).
  • the purpose of the over-grinding is to remove the oxide residue on the surface of the silicon nitride, and to polish a certain thickness of silicon nitride to maintain a fixed thickness to meet the function of the device design.
  • the predetermined time is determined in accordance with the process conditions employed and the thickness of the silicon nitride layer to be retained. In one embodiment of the invention, the predetermined time is selected to be, for example, 20 seconds under certain process conditions.
  • the third selection ratio is a lower selection ratio, that is, the polishing liquid is used when grinding silicon dioxide and silicon nitride The difference in the grinding rate is small.
  • the third selection ratio may be the same as or different from the first selection ratio, that is, different polishing liquids may be selected in steps 100' and 300', as long as they have lower selection ratios.
  • the third selection ratio is silica: silicon nitride has an abrasive ratio ratio ranging from 2:1 to 4:1.
  • the same slurry as in step 100' can also be selected in step 300' to simplify the complexity of production control.
  • Step 400 ' clean the surface of the wafer with water.
  • the first, second, and third selection ratios are not limited to those listed in the above embodiments.
  • the polishing liquid used in the over-grinding stage has a relatively lower polishing liquid than the step 200'.
  • the selection ratio can effectively reduce the stress in the STI junction area during the over-grinding stage, and reduce the probability of occurrence of dent defects to a certain extent.
  • FIG. 4A-4C are schematic cross-sectional views of wafers polished in accordance with an embodiment of the present invention at various process steps.
  • Figure 4A is a schematic cross-sectional view of a wafer prior to chemical mechanical polishing.
  • the wafer before the polishing, the wafer includes an oxide protective layer 2 formed with a shallow trench silicon substrate 1, a shallow trench, that is, a surface of a silicon substrate, a silicon nitride barrier layer 3 located in the active region, and a filling
  • the silicon dioxide fill layer 4 is covered in the shallow trench structure and covers the entire wafer surface.
  • the surface of the silica filling layer 4 has an irregular shape, and it is necessary to planarize the surface of the wafer by a chemical mechanical polishing process.
  • Figure 4B is a schematic cross-sectional view of the wafer after performing the step 100'. As shown in Fig. 4B, most of the silicon dioxide filled layer covering the entire surface of the wafer is removed by grinding with a polishing liquid having a first selection ratio. Since the polishing liquid having the first selection ratio is a polishing liquid having a low selectivity, the silica can be quickly removed.
  • FIG. 4C is a schematic cross-sectional view of the wafer after the step 200 is performed.
  • through Grinding is performed with a slurry having a second selection ratio until the polishing pad contacts the surface of the silicon nitride barrier layer.
  • the silicon dioxide on the surface of the silicon nitride layer is substantially removed.
  • the polishing liquid having the second selection ratio is a polishing liquid having a high selectivity, the silicon nitride layer can be protected from being polished.
  • the high selectivity produces higher stress at the interface of the shallow trench isolation structure than the polishing slurry, a certain degree of dishing of the silicon dioxide layer is caused.
  • Figure 4D is a schematic cross-sectional view of the wafer after the step 300' is performed.
  • the silicon nitride layer is ground to a certain thickness by grinding with a polishing liquid having a third selection ratio for a predetermined time, thereby completely removing the silicon dioxide remaining on the silicon nitride layer.
  • the polishing liquid having the third selection ratio is a low selection ratio polishing liquid, the polishing rate of the silicon dioxide and the silicon nitride is relatively close, so that the occurrence of the recess defect at the boundary of the shallow trench isolation structure can be avoided.
  • a fully planarized wafer surface is obtained.
  • the polishing liquid has completed the grinding process step, thereby eliminating the STI recess defect caused by the stress damage, and improving the yield of the integrated circuit manufacturing.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Element Separation (AREA)

Abstract

一种用于浅沟槽隔离结构的化学机械研磨方法，包括：利用具有第一选择比的研磨液进行研磨；利用具有第二选择比的研磨液进行研磨，直到研磨垫接触氮化硅层；利用具有第三选择比的研磨液进行预定时间的过研磨；用水清洗晶圆表面；其中，所述选择比为研磨液对二氧化硅的研磨速率与研磨液对氮化硅的研磨速率的比值，所述第二选择比高于所述第一选择比和第三选择比。本发明通过采用低选择比的研磨液完成过研磨工艺步骤，从而消除因应力损伤而造成的浅沟槽隔离结构凹陷缺陷，提高了集成电路制造的成品率。

Description

一种用于浅沟槽隔离结构的化学机械研磨方法
技术领域
本发明涉及晶圆制造技术领域， 尤其涉及一种用于浅沟槽隔离结构
( Shal low Trench Isolation, STI ) 的化学机械研磨 ( Chemical Mechanical Pol ishing/Planarization, CMP) 方法。
背景技术
在半导体制造工艺中， 浅沟槽隔离 （Shal low Trench Isolation, STI ) 结 构作为一种器件隔离技术被广泛使用。 浅沟槽隔离结构的原理是用氧化层隔开 各个门电路， 从而使得各个门电路之间互不导通。 STI工艺流程通常是在硅衬底 上依次沉积二氧化硅和氮化硅， 其中， 二氧化硅作为硅衬底的保护层， 氮化硅 作为后续刻蚀和化学机械抛光工艺的阻挡层。 然后依次通过光刻和刻蚀在硅衬 底上形成具有一定深度的浅沟槽。 接着在沟槽的内壁以热氧化法生成二氧化硅 保护层并对沟槽底部的尖角圆化。 再通过化学气相沉积 （Chemical Vapor Deposition, CVD) 在沟槽中填充二氧化硅。 由于化学气相沉积的特性， 在上述 填充过程中， 会在氮化硅阻挡层的表面也沉积一定厚度的二氧化硅层， 因此， 需要使用化学机械研磨技术将晶圆表面平坦化， 研磨取出在氮化硅表面的二氧 化硅。 最后再通过湿法刻蚀将氮化硅以及氮化硅下层的二氧化硅去除， 形成浅 沟槽隔离结构。
化学机械研磨方法是在含有研磨粒子以及化学制剂的研磨液的帮助下研磨 晶圆表面使其平坦化的方法。 图 1 是现有的用于浅沟槽隔离结构的化学机械研 磨方法 （STI-CMP) 的方法流程图。 如图 1所示， 所述方法包括：
步骤 100、利用具有较低选择比的研磨液进行研磨， 完成二氧化硅的快速去 除；
其中， 研磨液的选择比是表征研磨液对不同材料的选择性的参数， 其指对 于不同的材料所具有的不同的研磨速率的比值， 对于 STI-CMP工艺流程， 其研 磨液的选择比指研磨液对二氧化硅的研磨速率与研磨液对氮化硅的研磨速率的 比值。
在初始阶段， 由于研磨过程不会研磨到氮化硅， 因此， 使用选择比较低的 研磨液可以实现快速去除表层的二氧化硅。
步骤 200、利用具有较高选择比的研磨液进行研磨， 完成残余氧化硅的完全 去除， 并增加一段时间的 over polish (过研磨） 以确保有源区表面没有任何氧 化硅残留；
在步骤 200中， 由于是 CMP的后续步骤， 最后研磨垫会研磨到氮化硅层， 为了防止氮化硅层被研磨掉， 使用选择比较高的研磨液实现保护氮化硅层的目 的。
步骤 300、 用水清洗晶圆表面。
但是， 由于高选择比研磨液对 STI 区域的氧化硅研磨速率较快， 对有源区 氮化硅的研磨速率很慢， 这会导致有源区和 STI 区域交界处承受较大的应力， 从而造成浅沟槽隔离结构凹陷 （divot ) 缺陷， 即在 STI—侧出现凹陷， 如图 2 所示， 该缺陷可以造成器件失效， 降低半导体器件制造的成品率。
由此， 亟需一种能够改善浅沟槽隔离结构凹陷 （divot) 缺陷的化学机械研 磨方法。
发明内容
本发明所要解决的技术问题是在用于浅沟槽结构的化学机械研磨中减少凹 陷缺陷的出现， 提高集成电路制造成品率。 本发明公开了一种用于浅沟槽隔离结构的化学机械研磨方法， 包括： 利用具有第一选择比的研磨液进行研磨；
利用具有第二选择比的研磨液进行研磨， 直到研磨垫接触氮化硅层； 利用具有第三选择比的研磨液进行预定时间的过研磨；
用水清洗晶圆表面；
其中， 所述选择比为研磨液对二氧化硅的研磨速率与研磨液对氮化硅的研 磨速率的比值， 所述第二选择比高于所述第一选择比和第三选择比。
优选地， 所述第一选择比等于第三选择比。
优选地， 所述第二选择比大于等于 50 : 1。
优选地， 所述第一选择比和第三选择比大于等于 2 : 1小于等于 4 : 1。
优选地， 所述具有第二选择比的研磨液为旭硝子公司的型号为 CES333的研 磨液。
优选地， 所述具有第一选择比的研磨液为 Cabot 微电子公司的型号为 Semi-Sperse 25的研磨液。
优选地， 研磨台通过传感器检测研磨表面的反光率或研磨应力判断研磨垫 是否接触到氮化硅层， 如果是， 则发出信号停止使用所述具有第二选择比的研 磨液研磨。
优选地， 所述利用具有第三选择比的研磨液进行预定时间的过研磨包括通 过控制所述预定时间将氮化硅层研磨至预定厚度。
优选地， 所述利用具有第一选择比的研磨液进行研磨包括利用具有第一选 择比的研磨液按设定时间进行研磨。
本发明实施例通过降低 STI-CMP工艺流程中高选择比研磨液的研磨时间， 仅完成有源区表面二氧化硅的去除后， 就终止使用高选择比研磨液进行研磨， 转而采用低选择比的研磨液完成过研磨工艺步骤， 从而消除因应力损伤而造成 的 STI凹陷缺陷， 提高了集成电路制造的成品率。
附图说明
图 1是现有的用于浅沟槽隔离结构的化学机械研磨方法的方法流程图； 图 2 是现有的用于浅沟槽隔离结构的化学机械研磨方法造成的凹陷缺陷的 晶圆表面照片；
图 3 是本发明实施例的用于浅沟槽隔离结构的化学机械研磨方法的方法流 程图；
图 4A是本发明实施例中在进行化学机械研磨前晶圆的截面示意图； 图 4B是本发明实施例中在进行步骤 100 ' 研磨后晶圆的截面示意图； 图 4C是本发明实施例中在进行步骤 200 ' 研磨后晶圆的截面示意图； 图 4D是本发明实施例中在进行步骤 300 ' 研磨后晶圆的截面示意图。
具体实施方式
下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
图 3 是本发明实施例的用于浅沟槽隔离结构的化学机械研磨方法的方法流 程图。 如图 3所示， 所述方法包括：
步骤 100 ' 、利用具有第一选择比的研磨液进行研磨， 完成二氧化硅的快速 去除。
其中，步骤 100 ' 的研磨是按照预先设定的时间来进行研磨从而去除上层覆 盖的大部分二氧化硅。
其中， 所述第一选择比为较低的选择比， 即研磨液在研磨二氧化硅和氮化 硅时的研磨速率差异较小。 在本发明的一个实施例中， 选择二氧化硅：氮化硅的 研磨率范围在 2 : 1至 4 : 1 的研磨液作为具有第一选择比的研磨液。 在本发明的 另一个优选实施例中， 选择 Cabot微电子公司 （Cabot Microelectronic ) 生产 的型号为 Semi-Sperse SS25的研磨液作为具有第一选择比的研磨液进行研磨。
步骤 200 ' 、利用具有第二选择比的研磨液进行研磨， 直到研磨垫接触到氮 化硅阻隔层的表面。
因为氮化硅和二氧化硅有不同的反光率和研磨应力， 研磨台可以根据两种 材料反光率或者研磨应力的不同， 在二氧化硅刚好磨完， 研磨垫 （pol ish pad) 开始接触到氮化硅表面的时候， 研磨台的传感器通过反光率或研磨应力或其它 参数探测到材质的变化， 从而自动发出指令， 停止步骤 200 ' 的研磨， 然后将晶 圆传递到第三步研磨台的位置， 进行步骤 300， 的研磨。
其中， 所述第二选择比为较高的选择比， 即研磨液在研磨二氧化硅和氮化 硅时的研磨速率差异较大。
在本发明的一个实施例中， 选择二氧化硅：氮化硅的研磨率比值大于等于 50 : 1的研磨液作为具有第二选择比的研磨液。
在本发明的一个优选实施例中， 选用旭硝子公司 （ASAHI GLASS Co. Ltd) 的型号为 CES333的研磨液作为具有第二选择比的研磨液。
步骤 300， 、利用具有第三选择比的研磨液进行预定时间的研磨， 进行过研 磨 （over Pol ishing)。 过研磨的目的是为了把氮化硅表面的氧化物残留清除干 净， 同时研磨掉一定的厚度的氮化硅， 使其保留固定的厚度， 从而满足器件设 计的功能。
所述预定时间根据所采用的工艺条件以及需要保留的氮化硅层厚度换算确 定， 在本发明的一个实施例中， 所述预定时间在一定工艺条件下选择为例如 20 秒。
其中， 第三选择比为较低的选择比， 即研磨液在研磨二氧化硅和氮化硅时 的研磨速率差异较小。 第三选择比和第一选择比可以相同， 也可以不同， 也即， 步骤 100 ' 和步骤 300 ' 中可以选择不同的研磨液， 只要都具有较低的选择比即 可。 在本发明的一个实施例中， 所述第三选择比为二氧化硅：氮化硅的研磨率比 值范围在 2 : 1至 4 : 1。在本发明的一个优选实施例中， 优选选择具有与第一选择 比接近的选择比的研磨液作为所述第三选择比的研磨液。
在本发明的另一个实施例中， 也可在步骤 300 ' 选择与步骤 100 ' 中相同的 研磨液， 从而简化生产控制的复杂性。
步骤 400 ' 、 用水清洗晶圆表面。
需要说明的是， 上述第一、 第二、 第三选择比并不限于上述实施例中所列 举的范围， 实际上， 在过研磨阶段使用的研磨液只要具有比步骤 200 ' 的研磨液 相对低的选择比即可有效降低过研磨阶段在 STI 交界区域的应力， 一定程度地 降低出现凹陷缺陷的几率。
图 4A-4C是按本发明实施例进行研磨的晶圆在不同工艺步骤的截面示意图。 图 4A是在进行化学机械研磨前的晶圆的截面示意图。 如图 4A所示， 在研 磨前晶圆包括形成有浅沟槽硅衬底 1， 浅沟槽即硅衬底表面的氧化物保护层 2， 位于有源区的氮化硅阻挡层 3 以及填充在所述浅沟槽结构中并覆盖整个晶圆表 面的二氧化硅填充层 4。 其中， 二氧化硅填充层 4的表面为不规则形状， 需要通 过化学机械研磨工艺实现晶圆表面的平坦化。
图 4B是在进行步骤 100 ' 研磨后晶圆的截面示意图。如图 4B所示， 通过利 用具有第一选择比的研磨液进行研磨， 去除覆盖在整个晶圆表面的大部分二氧 化硅填充层。 由于具有第一选择比的研磨液为低选择比的研磨液， 因此， 可以 快速去除二氧化硅。
图 4C是在进行步骤 200， 研磨后晶圆的截面示意图。如图 4C所示， 通过利 用具有第二选择比的研磨液进行研磨， 直到研磨垫接触到氮化硅阻隔层的表面。 在步骤 200' 的研磨后， 氮化硅层表面的二氧化硅基本被去除。 而且， 由于具有 第二选择比的研磨液为高选择比的研磨液， 因此， 可以保护氮化硅层不被研磨 掉。 但是， 由于高选择比研磨液研磨时会在浅沟槽隔离结构交界处的产生较高 应力， 会导致二氧化硅层出现一定程度的凹陷。
图 4D是在进行步骤 300' 研磨后的晶圆的截面示意图。如图 4D所示， 通过 利用具有第三选择比的研磨液进行预定时间的研磨， 将氮化硅层研磨掉一定厚 度， 从而彻底去除了氮化硅层上残留的二氧化硅。 同时， 由于具有第三选择比 的研磨液为低选择比的研磨液， 其对于二氧化硅以及氮化硅的研磨率比较接近， 因此可以避免在浅沟槽隔离结构交界处的凹陷缺陷出现， 得到完全平坦化的晶 圆表面。
本发明实施例通过降低 STI-CMP工艺流程中高选择比研磨液的研磨时间， 仅在完成有源区表面二氧化硅的去除后， 就终止使用高选择比研磨液进行研磨， 转而采用低选择比的研磨液完成过研磨工艺步骤， 从而消除因应力损伤而造成 的 STI凹陷缺陷， 提高了集成电路制造的成品率。
以上所述仅为本发明的优选实施例， 并不用于限制本发明， 对于本领域技 术人员而言， 本发明可以有各种改动和变化。 凡在本发明的精神和原理之内所 作的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权利要求
1、 一种用于浅沟槽隔离结构的化学机械研磨方法， 包括：
利用具有第一选择比的研磨液进行研磨；
利用具有第二选择比的研磨液进行研磨， 直到研磨垫接触氮化硅层； 利用具有第三选择比的研磨液进行预定时间的过研磨；
用水清洗晶圆表面；
其中， 所述选择比为研磨液对二氧化硅的研磨速率与研磨液对氮化硅的研 磨速率的比值， 所述第二选择比高于所述第一选择比和第三选择比。
2、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述第一选择比等于第三选择比。
3、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述第二选择比大于等于 50 : 1。
4、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述第一选择比和第三选择比大于等于 2 : 1小于等于 4 : 1。
5、如权利要求 3所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述具有第二选择比的研磨液为旭硝子公司的型号为 CES333的研磨液。
6、如权利要求 4所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于，所述具有第三选择比的研磨液为 Cabot微电子公司的型号为 Semi-Sperse 25的研磨液。
7、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 研磨台通过传感器检测研磨表面的反光率或研磨应力判断研磨垫是否接 触到氮化硅层， 如果是， 则发出信号停止使用所述具有第二选择比的研磨液研
8、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述利用具有第三选择比的研磨液进行预定时间的过研磨包括通过控制 所述预定时间将氮化硅层研磨至预定厚度。
9、如权利要求 1所述的用于浅沟槽隔离结构的化学机械研磨方法， 其特征 在于， 所述利用具有第一选择比的研磨液进行研磨包括： 利用具有第一选择比 的研磨液按设定时间进行研磨。
PCT/CN2013/080673 2012-08-13 2013-08-01 一种用于浅沟槽隔离结构的化学机械研磨方法 WO2014026549A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201210287530.X 2012-08-13
CN201210287530.XA CN102814727B (zh) 2012-08-13 2012-08-13 一种用于浅沟槽隔离结构的化学机械研磨方法

Publications (1)

Publication Number Publication Date
WO2014026549A1 true WO2014026549A1 (zh) 2014-02-20

Family

ID=47299361

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/080673 WO2014026549A1 (zh) 2012-08-13 2013-08-01 一种用于浅沟槽隔离结构的化学机械研磨方法

Country Status (2)

Country Link
CN (1) CN102814727B (zh)
WO (1) WO2014026549A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611601A (zh) * 2021-07-20 2021-11-05 芯盟科技有限公司 晶圆的平整度的调整方法
CN113675077A (zh) * 2021-08-16 2021-11-19 武汉新芯集成电路制造有限公司 半导体器件的制造方法
CN113725146A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 浅沟槽隔离结构的形成方法及快闪存储器的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102814727B (zh) * 2012-08-13 2015-05-06 无锡华润上华科技有限公司 一种用于浅沟槽隔离结构的化学机械研磨方法
US8853083B2 (en) * 2013-01-23 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polish in the growth of semiconductor regions
CN105081957A (zh) * 2014-05-14 2015-11-25 和舰科技(苏州)有限公司 一种用于晶圆平坦化生产的化学机械研磨方法
CN105632999A (zh) * 2014-10-30 2016-06-01 中芯国际集成电路制造(上海)有限公司 一种用于平坦化浅沟槽隔离结构的方法
CN106558529B (zh) * 2015-09-30 2020-04-21 无锡华润微电子有限公司 浅沟槽隔离方法
CN109166812B (zh) * 2018-08-31 2021-07-02 上海华力微电子有限公司 控片及其制造方法和化学机械研磨缺陷的监测方法
CN110690114A (zh) * 2019-10-11 2020-01-14 武汉新芯集成电路制造有限公司 Cmp研磨方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425477A (zh) * 2007-10-29 2009-05-06 联华电子股份有限公司 浅沟槽隔离结构的形成方法及半导体结构的研磨方法
CN101927453A (zh) * 2009-06-20 2010-12-29 无锡华润上华半导体有限公司 浅沟槽隔离结构的研磨装置及方法
CN102044468A (zh) * 2009-10-23 2011-05-04 无锡华润上华半导体有限公司 一种浅沟槽隔离结构表面的研磨方法
CN102437047A (zh) * 2011-08-29 2012-05-02 上海华力微电子有限公司 一种sti结构cmp方法以及sti结构制作方法
CN102814727A (zh) * 2012-08-13 2012-12-12 无锡华润上华科技有限公司 一种用于浅沟槽隔离结构的化学机械研磨方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234333A (ja) * 1986-04-04 1987-10-14 Matsushita Electronics Corp 微細溝加工用マスクの形成方法
JPS6399533A (ja) * 1986-05-31 1988-04-30 Toshiba Corp シリコン窒化膜のドライエツチング方法及びドライエツチング装置
KR20000021302A (ko) * 1998-09-28 2000-04-25 윤종용 반도체 장치의 트렌치 소자 분리 방법
US6660627B2 (en) * 2002-03-25 2003-12-09 United Microelectronics Corp. Method for planarization of wafers with high selectivities
KR100590383B1 (ko) * 2005-03-09 2006-06-19 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US8153526B2 (en) * 2008-08-20 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. High planarizing method for use in a gate last process
CN101894739A (zh) * 2009-05-18 2010-11-24 无锡华润上华半导体有限公司 一种控制层间介电层膜厚的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425477A (zh) * 2007-10-29 2009-05-06 联华电子股份有限公司 浅沟槽隔离结构的形成方法及半导体结构的研磨方法
CN101927453A (zh) * 2009-06-20 2010-12-29 无锡华润上华半导体有限公司 浅沟槽隔离结构的研磨装置及方法
CN102044468A (zh) * 2009-10-23 2011-05-04 无锡华润上华半导体有限公司 一种浅沟槽隔离结构表面的研磨方法
CN102437047A (zh) * 2011-08-29 2012-05-02 上海华力微电子有限公司 一种sti结构cmp方法以及sti结构制作方法
CN102814727A (zh) * 2012-08-13 2012-12-12 无锡华润上华科技有限公司 一种用于浅沟槽隔离结构的化学机械研磨方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611601A (zh) * 2021-07-20 2021-11-05 芯盟科技有限公司 晶圆的平整度的调整方法
CN113611601B (zh) * 2021-07-20 2024-05-10 芯盟科技有限公司 晶圆的平整度的调整方法
CN113675077A (zh) * 2021-08-16 2021-11-19 武汉新芯集成电路制造有限公司 半导体器件的制造方法
CN113675077B (zh) * 2021-08-16 2024-02-27 武汉新芯集成电路制造有限公司 半导体器件的制造方法
CN113725146A (zh) * 2021-08-30 2021-11-30 上海华虹宏力半导体制造有限公司 浅沟槽隔离结构的形成方法及快闪存储器的制造方法

Also Published As

Publication number Publication date
CN102814727A (zh) 2012-12-12
CN102814727B (zh) 2015-05-06

Similar Documents

Publication Publication Date Title
WO2014026549A1 (zh) 一种用于浅沟槽隔离结构的化学机械研磨方法
JP5168966B2 (ja) 研磨方法及び研磨装置
JPH0955362A (ja) スクラッチを減少する集積回路の製造方法
JP2001015460A (ja) 半導体装置の製造方法
CN107017161B (zh) 一种减小sti-cmp过程中碟型凹陷的方法
WO2015172442A1 (zh) 铜互连的制备方法
TW201241904A (en) Process of planarizing wafer
JP5261065B2 (ja) 半導体装置の製造方法
US20080220585A1 (en) Method of manufacturing a semiconductor device
CN102054683A (zh) 铜互连工艺中化学机械抛光的返工方法
CN100521108C (zh) 半导体器件的制造方法
CN101425476A (zh) 浅沟槽制备方法
CN102237297A (zh) 金属互连结构的制作方法及平坦化工艺
JP2002118083A (ja) 半導体集積回路装置の製造方法
CN102437047A (zh) 一种sti结构cmp方法以及sti结构制作方法
US6242352B1 (en) Method of preventing micro-scratches on the surface of a semiconductor wafer when performing a CMP process
JP4546071B2 (ja) 半導体装置の製造方法
CN107369618B (zh) 晶圆的平坦化方法
US20180033636A1 (en) Method of fabricating a semiconductor structure
US20060157080A1 (en) Cleaning method for semiconductor wafer
TWI473155B (zh) 平坦化半導體裝置的製程方法
US7109117B2 (en) Method for chemical mechanical polishing of a shallow trench isolation structure
CN108520863B (zh) 浅沟槽绝缘结构的制造方法
JP2008277495A (ja) 半導体装置の製造方法
US20080242198A1 (en) Multi-step planarizing and polishing method

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13829563

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13829563

Country of ref document: EP

Kind code of ref document: A1