JP4546071B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特にＣＭＰ（化学的機械的研磨）プロセスを用いる半導体装置の製造方法に関するものである。

近年、半導体集積回路の高集積化に伴い、個々の半導体素子を電気的に分離する方法としてシャロー・トレンチ分離（STI;Shallow Trench Isolation)が採用されている。

ＳＴＩ技術を用いた従来の素子分離方法の例が、特開２０００−２４３７３３に開示されている。

図９、図１０は、従来のＳＴＩの形成工程を示す工程断面図である。

まず、従来の素子分離方法では、図９（ａ）に示すように、半導体基板１１００の上面上にストッパ膜１１０１を形成した後、ストッパ膜１１０１上にレジスト膜１１０２を堆積する。

次に、図９（ｂ）に示すように、リソグラフィーおよびドライエッチングを用いて、分離溝（トレンチ）形成用のレジストパターン１１０３を形成する。

続いて、図９（ｃ）に示すように、このレジストパターン１１０３をマスクとして、ストッパ膜１１０１及び半導体基板１１００に対してエッチングを行ない、分離溝１１０４を形成する。その後、レジストパターン１１０３を除去する。

次に、図１０（ａ）に示すように、分離溝１１０４およびストッパ膜１１０１上に絶縁膜１１０５を、分離溝１１０４を完全に埋め込むように堆積する。ここで、分離溝１１０４の深さに応じて、堆積した絶縁膜１１０５の最上面には段差が形成される。ここまでで説明したとおり、一般的なトレンチ分離工程では、パッド酸化膜の形成、基板上へのストッパ膜の成膜、ストッパ膜のパターンニング用マスクの形成、エッチングによる分離溝の形成などを順次行ない、その後、分離溝を絶縁膜により埋め込む。図１０（ａ）に示す工程で、分離溝１１０４を絶縁膜１１０５により埋め込んだ直後は、分離溝の深さが堆積した絶縁膜表面に反映されて、深さ０．４〜１．０μｍ程度、幅（広さ）０．２５μｍ〜１００μｍ以上の広範囲にわたる段差が存在する。そこで、従来の方法においては、分離溝１１０４を絶縁膜１１０５で埋め込んだ後、ＣＭＰ法を用いて絶縁膜１１０５上面の平坦化を行なう。

すなわち、図１０（ｂ）に示すように、第１の研磨工程として、第１の研磨剤を用いたＣＭＰ法を行ない、絶縁膜の段差を０．２μｍ以下に平坦化する。

その後、図１０（ｃ）に示すように、第２の研磨工程として、第２の研磨剤またはエッチング剤を用いてストッパ膜上１１０１の絶縁膜１１０３を除去する。これによって、分離溝１１０４を埋める素子分離用絶縁膜１１０５ａを形成する。ここで、半導体基板１１００としては、Ｓｉ基板が好ましく用いられ、ストッパ膜１１０１としては、窒化シリコン（ＳｉＮ）膜が好ましく用いられ、絶縁膜１１０５としては酸化シリコン膜が好ましく用いられる。

以上で説明した従来の方法では、第１の研磨工程において、絶縁膜１１０５上面を、段差が０．２μｍ以下になるまで平坦化することにより、素子分離用絶縁膜１１０５ａ上面の平坦性を向上させることができる。
特開２０００−２４３７３３号公報

しかしながら、表面段差が０．２μｍ以下の状態を精度よく検出することが難しいため、従来の方法を用いた場合、素子分離溝形成工程及び絶縁膜埋め込み工程での工程ばらつきにより、表面段差及び活性領域上に堆積する絶縁膜量が変動する可能性があった。その結果、基板の活性領域上に設けられ、エッチングのストッパ膜となるＳｉＮ膜の、分離溝形成後の膜厚がウエハ間でばらつくという不具合があった。ＳＴＩの形成工程においてウェハ間でのばらつきが発生すると、その後の工程でのばらつきがすべて積算されていくため、最終的には、より大きなばらつきとなる。その結果、特に半導体装置が微細な場合には、特にデバイスの品質低下につながることがあった。

本発明の目的は、ＳＴＩの形成後の面内あるいはウェハ間のばらつきを抑えることが可能な半導体装置の製造方法を提供することにある。

本発明の第１の半導体装置の製造方法は、基板に素子分離用絶縁膜を形成する半導体装置の製造方法であって、上面上にストッパ膜を有し、且つ分離溝が形成された基板上に、少なくとも上記分離溝を埋める絶縁膜を形成する工程（ａ）と、上記絶縁膜の被研磨面の状態に応じて互いに異なるスラリーを用いた２段階以上の研磨を行ない、上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ）とを含んでいる。

この方法により、例えば絶縁膜の被研磨面が角部を有する場合や平坦化されている場合、被研磨面の段差が大きい場合などで、適宜用いるスラリーを変えれば、研磨終了時のストッパ膜のばらつきを抑えたり、研磨時間を短縮することなどが可能となる。

上記工程（ａ）で形成された上記絶縁膜の上面には角部が形成されており、上記工程（ｂ）は、セリア系スラリーまたはシリカ系スラリーを用いて上記絶縁膜を研磨し、上記角部を丸める工程（ｂ１）と、上記工程（ｂ１）の後に、セリア系スラリーを用いて上記絶縁膜を平坦化する工程（ｂ２）とを含んでいることにより、工程（ｂ２）で絶縁膜が平坦化されるにつれて研磨レートが落ちてくるので、従来の方法よりも精度良く平坦化を行なうことが可能になる。そのため、ウェハごとの膜厚ばらつき等を従来よりも抑え、半導体装置の品質低下を防ぐことが可能となる。

特に、上記工程（ｂ１）では、シリカ系スラリーを用いて上記絶縁膜の研磨が行われることにより、セリア系スラリーを用いる場合に比べてより短時間で角部を丸めることができる。そのため、本方法によれば、より短時間で精度の高い平坦化を行なうことができる。

上記工程（ｂ２）で用いるセリア系スラリーの砥粒濃度は、１ｗｔ％以上であると、スラリー中の配位子が砥粒に配位するため、絶縁膜の凸状部を平坦部よりも大きい研磨レートで研磨することができるので、研磨終了時の検出が容易となり、高精度に絶縁膜上面を平坦化することが可能となる。

上記工程（ｂ）は、上記工程（ｂ２）の後に、上記工程（ｂ２）で用いるセリア系スラリーを希釈したセリア系スラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ３）を含んでいることにより、工程（ｂ２）で高精度に平坦化されているので、従来の研磨方法に比べて工程（ｂ３）の研磨後のストッパ膜の膜厚ばらつきを抑えることができる。また、工程（ｂ３）でセリア系スラリーを希釈することで、低下した研磨レートを再度大きくすることができるので、希釈しないセリア系スラリーを工程（ｂ３）で用いる場合に比べて大幅に研磨時間を短縮することができる。

上記工程（ｂ３）で用いるセリア系スラリーは、上記工程（ｂ２）で用いるセリア系スラリーを３倍以上１０倍以下の純水で希釈したものであるか、砥粒濃度が０％を越え０．５ｗｔ％以下であるかのいずれかであることにより、工程（ｂ３）での絶縁膜の研磨レートを十分に高くすることができるので好ましい。

あるいは、上記工程（ｂ）は、上記工程（ｂ２）の後に、コロイダルシリカを含むスラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ３）を含んでいることにより、工程（ｂ３）で工程（ｂ２）と同じスラリーを用いる場合に比べてストッパ膜や絶縁膜の上面に生じるスクラッチや傷を減らすことができる。

上記工程（ｂ２）及び工程（ｂ３）では、それぞれ終了時点を検出するために研磨量の測定を行なうことにより、設定通りに研磨を終了させることができる。このため、素子分離構造を有する半導体装置の品質を良好に保つことができる。

上記研磨量の測定は、光学式またはトルク式により行われることが好ましい。光学式測定は主にシリカ系スラリーを用いた場合に、トルク式測定は主にセリア系スラリーを用いた場合に好ましく用いられる。

上記工程（ｂ２）で用いるスラリーは、被研磨面の段差が減少するに従って研磨レートが低下するスラリーであることにより、工程（ｂ２）において、絶縁膜が平坦化された場合に研磨レートが非常に小さくなるので、研磨終了時の絶縁膜上面の段差を従来よりもばらつくことなく低減することが可能になる。

上記工程（ｂ２）及び上記工程（ｂ３）は、それぞれ研磨装置の第１の研磨プラテンおよび第２の研磨プラテン上で研磨を行ない、上記工程（ｂ２）の後、且つ上記工程（ｂ３）の前に、上記基板表面を洗浄する工程と、上記工程（ｂ３）の前に、上記第２の研磨プラテン上に水を溜める工程とをさらに含んでおり、上記工程（ｂ３）では、水を溜めた上記第２の研磨プラテン上にセリア系スラリーを滴下しながら研磨を行なうことにより、スラリーの希釈が速やかに行われる。また、スラリーの滴下量を変えることで容易に研磨時のスラリー濃度を調節することが可能となる。

基板に素子分離用絶縁膜を形成する半導体装置の製造方法であって、上面上にストッパ膜を有し、且つ分離溝が形成された基板上に、少なくとも上記分離溝を埋める絶縁膜を形成する工程（ａ）と、上記ストップ膜の上面が露出しない状態で上記絶縁膜を平坦化する工程（ｂ）と、上記工程（ｂ）の後に、上記工程（ｂ）で用いるスラリーと異なるスラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｃ）とを含んでいる。

この方法により、素子分離用絶縁膜を形成する際に、絶縁膜を平坦化する工程（ｂ）とストッパ膜に達するまで絶縁膜を研磨する工程（ｃ）とを分けているので、それぞれの研磨条件に適したスラリーを用いれば、従来の方法に比べてウェハごとの研磨によるばらつきを抑えることができる。

上記工程（ｂ）で用いるスラリーは、被研磨面の段差が減少するに従って研磨レートが低下するスラリーであることにより、従来の研磨方法に比べて研磨の終点制御が容易になるので、精度良く絶縁膜を平坦化することができ、ウェハごとの膜厚ばらつき等を抑えることができる。そのため、半導体装置の欠陥発生を抑制することができる。

上記工程（ｂ）では、セリア系スラリーを用いて研磨を行ない、上記工程（ｃ）では、上記工程（ｂ）で用いるスラリーを希釈したセリア系スラリーを用いて研磨を行なうことにより、工程（ｃ）において、工程（ｂ）と同じ濃度のセリア系スラリーを用いる場合に比べて絶縁膜の研磨レートを上げることができるので、研磨時間を短縮することができる。

上記工程（ｂ）では、セリア系スラリーを用いて研磨を行ない、上記工程（ｃ）では、シリカ系スラリーを用いて研磨を行なうことにより、ストッパ膜や絶縁膜の上面にスクラッチや傷が生じるのを抑制することができる。

本発明の第１の半導体装置の製造方法によれば、分離溝が形成された基板上に絶縁膜が形成されている場合、絶縁膜の角を丸める第１の研磨工程と、第１の研磨工程とは条件を変えて絶縁膜を研磨する第２の研磨工程とを含むので、例えば第１の研磨工程ではシリカ系スラリー、第２の研磨工程ではセリア系スラリーを用いれば、第２の研磨工程での研磨の終了時の制御を良好に行なうことができる。そのため、本発明の方法を用いれば、半導体装置の信頼性を従来よりも向上させることができる。

また、本発明の第２の半導体装置の製造方法によれば、上面上にストッパ膜を有し、且つ分離溝が形成された基板上に、少なくとも分離溝を埋める絶縁膜を形成する工程と、ストップ膜の上面が露出しない状態で上記絶縁膜を平坦化する第１の研磨工程と、第１の研磨工程の後に、第１の研磨工程で用いるスラリーと異なるスラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する第２の研磨工程とを含んでいるので、第１の研磨工程で研磨の終点を制御して絶縁膜を精度良く平坦化できるので、第２の研磨工程の後のストップ膜や絶縁膜のウェハごとの膜厚ばらつきを抑えることができる。また、第２の研磨工程で、例えば希釈したセリア系スラリーや、シリカ系スラリーを用いることにより、ストッパ膜や絶縁膜の上面にスクラッチや傷が生じるのを抑制することができる。そのため、本発明の方法を用いれば、半導体装置の信頼性を従来よりも向上させることができる。

−発明に至る経緯および発明の原理−
ＣＭＰ法において、研磨レートや研磨対象の選択比は、使用するスラリーの種類によって大きく変化する。そこで、本願発明者は、図１０（ａ）〜（ｃ）に示す研磨工程において、絶縁膜１１０５の段差を小さくするようなスラリーの探索を行なった。その結果、種々のスラリーの中でセリア系スラリーを用いて研磨すると、酸化シリコンからなる絶縁膜１１０５の段差を自律的に小さくすることができることを見出した。また、発明者らは、特性が互いに異なるスラリーを被研磨面の状態に応じて使い分けることで、表面段差をより低減することや、研磨面の傷を低減できることに想到した。これについて以下に説明する。

表１は、シリカ系スラリーと、セリア系スラリーの特徴を示している。同表に示すように、一般によく利用されているシリカ系のスラリーは、スラリー粒子の表面が比較的滑らかで、摩擦係数は大きくない。よって、シリカ系のスラリーは、研磨時にスクラッチや傷が発生しにくいスラリーと言える。

一方、セリア系のスラリーは、スラリー粒子の端部が酸化セリウムで修飾され、スラリー粒子の周辺に有機酸などの化合物が配位した構造を有するスラリーで、スラリー粒子の表面には凹凸がある。よって、シリカ系のスラリーと比較すると、セリア系のスラリーは摩擦係数が大きいスラリーであるため、研磨時におけるスクラッチや被研磨面への傷が発生しやすい。

また、シリカ系のスラリーは光に対する透過性が高いが、セリア系のスラリーは光を吸収する特性を示すため、セリア系スラリーを用いる場合には、光学式の終点検出は十分精度を得ることが難しい。

本発明者は、上記に示す特性に加えて、セリア系スラリーの研磨特性が被研磨面の形状によって変化するという新たな特性を見出した。すなわち、セリア系スラリーを用いて研磨を行なう場合、被研磨面にスラリーを供給した後、ある程度被研磨面に圧力を付加しないと、研磨が十分進行しない。セリア系スラリー粒子は周りが配位子によって囲まれているため、ある程度圧力を負荷しなければ粒子を取り巻く配位子を除去できないためである。セリア系スラリーは、圧力が負荷されることによって配位子が除去されると、粒子がむき出しになるので、より研磨レートが向上する。

図１０（ａ）に示す工程で、絶縁膜１１０５の被研磨面に対して同じように研磨パッドから圧力を負荷しても、凸形状部分は凹形状部分と比較してより大きな圧力が負荷される。その結果、凸形状部分にある配位子が先に外れ、その部分の研磨レートが向上する。つまり、被研磨面が凸形状になっている部分が他の被研磨面より早く平坦化される。本願発明者は、このような考察を経て、凹凸がある絶縁膜１１０５を研磨する際にセリア系スラリーを用いることで、絶縁膜１１０５の被研磨面を従来よりも精度良く平坦化できることに想到した。

また、上述の性質から、砥粒濃度が高いセリア系スラリーでは、図１０（ｂ）のように被研磨面が平坦化されてからは研磨レートが低下するが、この状態で用いるスラリーをシリカ系スラリー、または希釈したセリア系スラリーに変えることで、砥粒濃度の高いセリア系スラリーを使用し続ける場合よりも研磨時間を短縮できることも分かった。特に、被研磨面の段差が小さくなってからコロイダルシリカを含むスラリーを用いることによって、研磨終了後のストッパ膜１１０１や素子分離用絶縁膜１１０５ａに入るスクラッチや傷を低減することが可能になることも本願発明者は見出した。

同じシリカ系スラリーの中でも、凹凸が多いヒュームドシリカを含むものは研磨力が高く、凹凸の少ないコロイダルシリカを含むものは研磨力はやや落ちるものの、スクラッチなどをより入りにくくすることができる。従って、上述のように、シリカ系スラリーの中でも研磨面の状態に適したものを選ぶことがより好ましいと考えられた。

また、後に詳述するが、本願発明者は、図１０（ａ）に示すような、被研磨面の段差が大きい状態において、短時間だけシリカ系スラリーで絶縁膜１１０５を研磨した後、セリア系スラリーで絶縁膜１１０５を研磨することで、より短時間に精度良く絶縁膜１１０５を平坦化できることをも見出した。

本発明は、この新たに考え出された方法を用いて、特にＳＴＩ形成時のＣＭＰ工程に発生する不具合を解決するものである。

−研磨装置について−
まず、本発明の各実施形態に共通して用いられる研磨装置について簡単に説明する。

図１（ａ）、（ｂ）は、共に本発明で用いられる回転研磨型の研磨装置を示す図である。同図に示すように、本発明で用いられる研磨装置は、それぞれ上面に研磨布を取り付けた第１の研磨プラテン（研磨定盤）１０１，第２の研磨プラテン１０２，及び第３の研磨プラテン１０３と、研磨中に研磨対象のウェハを保持するためのヘッドＡ，ヘッドＢ，ヘッドＣ，及びヘッドＤと、第１の研磨プラテン１０１および第２の研磨プラテン１０２にそれぞれスラリー１１２，１１３を供給するためのスラリー供給アーム１０９，１１０と、第３の研磨プラテン１０３に純水１１４を供給するための純水供給アーム１１１と、ウェハ洗浄ノズル１２１，１２２と、ウェハ着脱部１０４とを備えている。

この研磨装置では、第１の研磨プラテン１０１，第２の研磨プラテン１０２，及び第３の研磨プラテン１０３と、ヘッドＡ，Ｂ，Ｃがスラリー１１２，１１３または純水１１４が供給された状態でそれぞれ回転することでウェハの研磨が行われる。また、ヘッドＡ，Ｂ，Ｃ，Ｄを共通に支持するアーム１３０を回転させることで、互いに異なる条件での研磨を１つの装置で行なうことが可能になっている。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図を用いて説明する。

図２（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法のうち、分離溝２１５を形成する工程までを示す工程断面図であり、図３（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法のうち絶縁膜２０１の上面を平坦化する工程までを示す工程断面図である。また、図４（ａ），（ｂ）は、本実施形態に係る半導体装置の製造方法のうち、素子分離用絶縁膜を形成するまでの工程を示す工程断面図である。

まず、図２（ａ）に示すように、シリコンなどの半導体からなるウェハ状の基板２１０に熱処理を施して基板表面に熱酸化膜２０４を形成する。続いて、熱酸化膜２０４の上に例えばＣＶＤ法などを用いてポリシリコン膜２０３を形成する。次に、基板上にＳｉＮを堆積し、ポリシリコン膜２０３上に厚さ約５０〜１５０ｎｍのストッパ膜２０２を形成する。その後、レジスト膜２１１をストッパ膜２０２上に堆積し、リソグラフィー法により素子分離領域を開口するようにパターンを形成する。本工程で、ストッパ膜２０２の材料は、ＳｉＮに限らず、後に形成する絶縁膜とエッチング選択性を有する材料であればよい。

次に、図２（ｂ）に示すように、パターンが形成されたレジスト膜２１１をマスクとしてドライエッチングを行ない、ストッパ膜２０２を選択的に除去する。

続いて、図２（ｃ）に示すように、残ったストッパ膜２０２をマスクとしてポリシリコン膜２０３、熱酸化膜２０４、及び基板２１０をそれぞれエッチングし、基板２１０内にＳＴＩ形成用の分離溝２１５を形成する。

次に、図３（ａ）に示すように、分離溝２１５を含む基板上に、例えばＨＤＰ−ＣＶＤ法を用いてシリコン酸化物からなる絶縁膜２０１を堆積する。本工程で堆積した絶縁膜２０１のうち、分離溝２１５の上縁部上方に位置する部分の上面には、基板２１０の形状に従って角（コーナー）２０５が形成される。その後、図１（ａ）に示す研磨装置の第１の研磨プラテン１０１に基板を移動させる。

続いて、図３（ｂ）に示すように、シリカ系スラリーを用いた研磨を３０秒間行ない、絶縁膜２０１の角２０５を丸める。ここで、１ｗｔ％以上の砥粒濃度を有するセリア系スラリーを用いても良好に研磨することができるが、シリカ系スラリーを用いる方が研磨時間を短縮できるので、より好ましい。この理由については、後に詳述する。

次に、基板を研磨装置の第２の研磨プラテン１０２に移動させる。この第２の研磨プラテン１０２上で、図３（ｃ）に示すように、絶縁膜２０１を平坦になるまで研磨を行なう。本工程では、１ｗｔ％程度の砥粒濃度を有するセリア系スラリーが好ましく用いられる。セリア系スラリーの砥粒の周囲には配位子が配位しているので、相対的に強い圧力がかかる被研磨面の凸状部では、砥粒分子が露出しやすくなって他の部分より研磨レートが大きくなる。また、ウェハが平坦化されると、被研磨面に凹凸がある場合と比較して配位子が除去されにくくなり、被研磨面に凹凸がある場合と比較して研磨レートが低下する。従って、セリア系スラリーを用いた研磨を行なうことにより、被研磨面の凹凸が減少した後、研磨時の面内ばらつきを従来よりも低下させることが可能となる。

なお、セリア系スラリーは光を散乱させる性質を有しているので、高濃度で砥粒を含む場合にはシリカ系スラリーを用いた場合のように、光学式の終点検出を行なうことが困難である。そこで、本工程では、研磨量の測定はプラテンのトルク電流増加点で確認し、研磨の終点を確認することとする。この方法では、被研磨面が平坦化されるに従ってトルクが大きくなってゆくので、トルクが所定の値を上回った時点を研磨の終点とみなすことができる。

その後、図１（ａ）に示す研磨装置において、基板を第３の研磨プラテン１０３に移動させる。そして、図４（ａ）に示すように、第３の研磨プラテン１０３上で、ストッパ膜２０２が露出するまで絶縁膜２０１を研磨して分離溝２１５を埋める素子分離用絶縁膜２０１ａを形成する。本工程で使用するスラリーは、図３（ｂ）に示す工程で使用したセリア系スラリーを純水で希釈したものを用いる。その希釈率はスラリー：純水の割合が１：５〜１０程度であることが望ましい。もしくは、砥粒濃度が０．５ｗｔ％以下になる希釈率でもよい。本工程において、セリア系スラリーを純水で薄めることにより、有機酸などの配位子の濃度が低下するので、研磨粒子の周囲に配位する配位子が少なくなる。そのため、研磨粒子が直接被研磨面に触れることとなり、図３（ｂ）に示す工程で用いるセリア系スラリーを継続して使用する場合に比べて研磨時間を短縮することができる。また、スラリーを薄めたことにより砥粒濃度が減少することとなるので、スクラッチを低減することができる。
ここでは、例えば、純水供給アーム１１１から供給する純水でセリア系スラリーを希釈してもよいし、あらかじめ希釈したセリア系スラリーを供給アームから供給してもよい。

また本工程では、ストッパ膜２０２が露出じた時点で研磨を終了させる終点検出が必要となる。この終点検出の方法として、光学式の終点検出を用いることが望ましい。光学的方法の具体例としては、研磨パッド上の透明な窓を通してウェハにレーザービームを当て、反射光のデータを基に研磨の研磨終了時点を決定するなどの方法が挙げられる。レーザー光源の波長としては、６７０ｎｍ程度の赤外光が望ましい。また検出感度を向上させるため、第３の研磨プラテン１０３の回転数ｒｐ３は７０ｒｐｍ以上１１０ｒｐｍ以下であることが望ましい。また研磨レートは１８０ｎｍ／ｍｉｎ以上２５０ｎｍ／ｍｉｎ以下程度になるように研磨圧力及びヘッド回転数ｃを調節することが望ましい。

次に、図４（ｂ）に示すように、ストッパ膜２０２およびポリシリコン膜２０３をウエットエッチングにより除去し、熱酸化膜２０４を露出させる。以上のようにして、素子分離構造を形成することができる。

本実施形態に係る半導体装置の製造方法では、図３（ｃ）に示す工程で、１ｗｔ％以上の砥粒濃度を有するセリア系スラリーを用いて研磨しているので、シリカ系スラリーを用いる従来の方法に比べてより精度良く絶縁膜２０１の上面を平坦化することができる。そのため、図４（ａ）に示す工程でストッパ膜２０２の残膜の膜厚ばらつきが従来よりも抑えられ、結果として半導体装置の品質低下を防ぐことができる。

さらに、図４（ａ）に示す工程で希釈したセリア系スラリーを用いて絶縁膜２０１を研磨することにより、図３（ｃ）に示す工程で用いたセリア系スラリーを継続して用いる場合に比べて研磨レートを大きくできるので、研磨時間を短縮することが可能になる。この方法によれば、図３（ｃ）に示す工程で絶縁膜２０１の上面を精度良く平坦化しているので、図４（ａ）の研磨工程後にも、基板上面が従来よりも精度良く平坦化される。また、セリア系スラリーはシリカ系スラリーに比べてＳｉＮを除去しにくいので、この工程でストッパ膜２０２が研磨されることによる不具合が起こりにくくなっている。

また、上述の半導体装置の製造方法のうち、図３（ｂ）に示す工程において、シリカ系スラリーを用いた研磨によって絶縁膜２０１上面の角２０５を丸めてから図３（ｃ）に示す工程でセリア系スラリーを用いた研磨を行なっている。これにより、図３（ｂ）の工程から引き続いてセリア系スラリーを用いる場合よりも研磨に要する時間を効果的に短縮することが可能になっている。この方法は、以下に示す本願発明者の実験結果より導き出されたものである。

図５（ａ），（ｃ）は、シリカ系スラリーおよびセリア系スラリーを用いてそれぞれ研磨を行なった場合の被研磨膜の膜厚と研磨時間との関係を示す図であり、（ｂ），（ｄ）は、シリカ系スラリーおよびセリア系スラリーを用いてそれぞれ研磨を行なった場合の被研磨面の形状変化を模式的に示す図である。なお、この測定において、被研磨膜は絶縁膜２０１と同じシリコン酸化膜を用いている。また、図５（ａ），（ｃ）では、横軸に研磨時間、縦軸に研磨膜厚を示している。ここで、図５（ｂ），（ｄ）に示すように、被研磨膜の膜厚は、溝（トレンチ）の底部を基準とした膜厚である。

図５（ａ）に示す結果より、シリカ系スラリーを用いた場合、研磨開始直後から被研磨膜の膜厚が減少し、研磨を始めてから約３０秒の間に被研磨膜は、膜厚Ｈ２から膜厚Ｈ１にまで研磨され、約１００秒で凸状部が大きく研磨されることが分かる。また、図５（ｂ）より、研磨時の被研磨面の形状は、まず角部が削れ、その後に凸状部の体積が研磨時間の経過とともに減少するように変化することが分かる。

一方、図５（ｃ）に示す結果より、セリア系スラリーを用いた場合、研磨を始めてから約１５０秒の間は被研磨膜の膜厚に大きな変化がなく、被研磨膜の角部が丸くなるのみであることが分かる。研磨開始の約１５０秒後から約１８０秒後までの間に、膜厚がＨ２付近からＨ１付近にまで急速に研磨されることが分かる。このことから、セリア系スラリーを用いた研磨では、研磨時間に比例して一定のスピードで研磨が進行しているのではないことが分かる。具体的には、研磨開始から１５０秒後までは研磨がほとんど進行せず、１５０秒後を越えると研磨時間にほぼ比例して研磨が進行することが分かる。

ここで、本願発明者は、セリア系スラリーを用いた場合に、研磨が停滞している期間と研磨が進行している期間との被研磨面の形状を比較した。図５（ｄ）に示すように、研磨が停滞している研磨開始から１５０秒後までの被研磨面の形状は、被研磨面の角部が十分削れていない状態となっている（膜厚Ｈ２の状態参照）。一方、研磨開始から１５０秒が経過すると、被研磨面の角部が取れて丸まった形状になってくる。そして、図５（ｃ）に示すように、被研磨面の角部が丸くなった状態の１５０秒後から２５０秒後の間では、比較的一定の割合で研磨が進行する。このことから、セリア系スラリーを用いて凸状部の研磨を行なう場合、被研磨面に角部があると研磨レートは非常に遅くなり、角部が丸くなると研磨レートが大幅に向上することが分かる。つまり、セリア系スラリーを用いた研磨では、被研磨面の形状によって研磨特性が大きく変化することが分かる。

従って、図５に示す例では、始めにシリカ系スラリーを用いて被研磨面の角部が丸くなるまで研磨した後、セリア系スラリーを用いた研磨に切り替えることで、研磨精度を従来よりも向上させつつセリア系スラリーを始めから用いる場合に比べて研磨時間を大きく短縮できる。例えば、シリカ系スラリーでの研磨を３０秒行ってからその１５０秒後（研磨開始から１８０秒後）にセリア系スラリーでの研磨に切り替える場合、ほぼ１２０秒で研磨が終了する。これに対し、セリア系スラリーのみを用いて研磨する場合には、研磨時間が約２７０秒もかかることになる。よって、この例では１５０秒もの時間が短縮できることになる。

ここで、シリカ系スラリーを用いた研磨からセリア系スラリーを用いた研磨への切り替えは、被研磨面の角部が丸められた時点以降、言い換えれば、研磨膜厚が研磨時間にほぼ比例する範囲に行なうのが好ましいが、あまりシリカ系スラリーを用いた研磨を長く行なうと、研磨精度が改善されなくなるので例えば膜厚Ｈ１の状態までに切り替えることが好ましい。

以上のことから、図３（ｂ），（ｃ）に示すように、絶縁膜２０１の研磨の切り替えを行なう方法が導かれた。なお、この方法で用いられるシリカ系スラリーは、コロイダルシリカとヒュームドシリカのどちらであってもよい。

このように、本実施形態の半導体装置の製造方法によれば、素子分離用絶縁膜を形成するための絶縁膜の研磨の際に、被研磨面の状態に応じて異なる条件の研磨を使い分けることで、従来よりも高い精度で且つ短時間に被研磨面を平坦化することができる。そのため、素子分離用絶縁膜を形成する際にウエハごとのばらつきを抑えることができる。

（第２の実施形態）
本発明の第２の実施形態として、第１の実施形態に係る半導体装置の製造方法のうち、図４（ａ）に示す工程で用いるスラリーの種類を変えた半導体装置の製造方法について説明する。

図６は、本実施形態の半導体装置の製造方法のうち、絶縁膜２０１を平坦化するまでの工程を示す工程断面図であり、図７は、熱酸化膜２０４を露出させるまでの工程を示す工程断面図である。以下、これらの図と図１，２とを用いて本実施形態の方法を説明する。

まず、本実施形態の方法は、図１に示す研磨装置を用いて行われる。また、図２（ａ）〜（ｃ）に示す工程については第１の実施形態と同じである。

すなわち、図２（ａ）に示すように、シリコンなどの半導体からなるウェハ状の基板２１０に熱処理を施して基板表面に熱酸化膜２０４を形成する。続いて、熱酸化膜２０４の上に例えばＣＶＤ法などを用いてポリシリコン膜２０３を形成する。次に、基板上にＳｉＮを堆積し、ポリシリコン膜２０３上に厚さ約５０ｎｍ〜１５０ｎｍのストッパ膜２０２を形成する。その後、レジスト膜２１１をストッパ膜２０２上に堆積し、リソグラフィー法により素子分離領域を開口するようにパターンを形成する。本工程で、ストッパ膜２０２の材料は、ＳｉＮに限らず、後に形成する絶縁膜とエッチング選択性を有する材料であればよい。

次に、図２（ｂ）に示すように、パターンが形成されたレジスト膜２１１をマスクとしてドライエッチングを行ない、ストッパ膜２０２を選択的に除去する。

続いて、図２（ｃ）に示すように、残ったストッパ膜２０２をマスクとしてポリシリコン膜２０３、熱酸化膜２０４、及び基板２１０をそれぞれエッチングし、基板２１０内にＳＴＩ形成用の分離溝２１５を形成する。

次に、図６（ａ）に示すように、ＳＴＩ形成用の分離溝２１５にＨＤＰ−ＣＶＤ法によってシリコン酸化物を堆積し、絶縁膜２０１を形成する。ここで、絶縁膜２０１の上面には角２０５が形成される。

次に、図１（a）に示す研磨装置の第１の研磨プラテン１０１に基板を移動させる。

続いて、図６（ｂ）に示すように、シリカ系スラリーを用いた研磨を３０秒間行ない、絶縁膜２０１の角２０５を丸める。ここで、１ｗｔ％以上の砥粒濃度を有するセリア系スラリーを用いても良好に研磨することができるが、シリカ系スラリーを用いる方が研磨時間を短縮できるので、より好ましい。

次に、基板を研磨装置の第２の研磨プラテン１０２に移動させる。この第２の研磨プラテン１０２上で、図６（ｃ）に示すように、絶縁膜２０１が平坦になるまで研磨を行なう。

本工程では、１ｗｔ％以上の砥粒濃度を有するセリア系スラリーが好ましく用いられる。セリア系スラリーの砥粒の周囲には配位子が配位しているので、相対的に強い圧力がかかる被研磨面の凸状部では、砥粒分子が露出しやすくなって他の部分より研磨レートが大きくなる。また、ウェハが平坦化されると、被研磨面に凹凸がある場合と比較して配位子が除去されにくくなり、被研磨面に凹凸がある場合と比較して研磨レートが低下する。従って、セリア系スラリーを用いた研磨を行なうことにより、被研磨面の凹凸が減少した後、研磨時の面内ばらつきを従来よりも低下させることが可能となる。なお、本工程では、研磨量の測定はプラテンのトルク電流増加点で確認し、研磨の終点を確認する。この方法では、被研磨面が平坦化されるに従ってトルクが大きくなってゆくので、トルクが所定の値を上回った時点を研磨の終点とみなすことができる。この方法により、光学的な検出が難しいセリア系スラリーを用いた研磨の場合にも研磨の終点を検出することが可能となる。

その後、図１（ａ）に示す研磨装置において、基板を第３の研磨プラテン１０３に移動させる。そして、図７（ａ）に示すように、第３の研磨プラテン１０３上で、ストッパ膜２０２が露出するまで絶縁膜２０１を研磨して分離溝２１５を埋める素子分離形用絶縁膜２０１ａを形成する。本工程で使用するスラリーは、シリカ系スラリーであることが好ましく、その中でもコロイダルシリカを含むスラリーであることがさらに好ましい。上述のように、コロイダルシリカを含むスラリーは、シリカ系スラリーの中でも被研磨面にスクラッチや傷などを生じさせにくいスラリーである。そのため、本工程によれば、第１の実施形態の研磨方法に比べて被研磨面にスクラッチや傷が入るのを抑え、信頼性のより高い半導体装置を製造することが可能となる。

なお、シリカ系スラリ−はセリア系スラリーに比べＨＤＰ酸化膜（絶縁膜２０１）のＳｉＮ膜（ストッパ膜２０２）に対する選択比が小さいので、ストッパ膜２０２の露出時に研磨を終了させる必要がある。そこで、ストッパ膜の露出時に精度良く研磨を終了させるための終点検出が必要となる。この終点検出の方法としては、光学式の終点検出が好ましく用いられる。レーザー光源の波長としては、６７０ｎｍ程度の赤外光が望ましい。また検出感度を向上させるため、第３の研磨プラテン１０３の回転数ｒｐ３は７０ｒｐｍ以上１１０ｒｐｍ以下であることが望ましい。また研磨レートは１８０ｎｍ／ｍｉｎ以上２５０ｎｍ／ｍｉｎ以下程度になるように研磨圧力及びヘッド回転数ｃを調節することが望ましい。

次に、研磨終了後、図７（ｃ）に示すように、ストッパ膜２０２およびポリシリコン膜２０３をウエットエッチングにより除去し、素子分離構造を形成する。

本実施形態の半導体装置の製造方法によれば、第１の実施形態と同様に、図６（ｂ）に示す工程で１ｗｔ％以上の砥粒濃度を有するセリア系スラリーを用いて研磨しているので、シリカ系スラリーを用いる従来の方法に比べてより精度良く絶縁膜２０１の上面を平坦化することができる。

また、上述の半導体装置の製造方法のうち、図６（ｂ）に示す工程において、シリカ系スラリーを用いた研磨によって絶縁膜２０２上面の角２０５を丸めてから図６（ｃ）に示す工程でセリア系スラリーを用いた研磨を行なっている。これにより、図６（ｂ）の工程から引き続いてセリア系スラリーを用いる場合よりも研磨に要する時間を効果的に短縮することが可能になっている。

さらに、図７（ａ）に示す工程でコロイダルシリカを含むスラリーを用いて絶縁膜２０１を研磨することにより、図６（ｃ）に示す工程で用いたセリア系スラリーを継続して用いる場合に比べて研磨レートを大きくできる上、ストッパ膜２０２や絶縁膜２０１ａの上面にスクラッチや傷が生じるのを防ぐことができる。

（第３の実施形態）
本発明の第３の実施形態として、第１の実施形態に係る半導体装置の製造方法のうち、図４（ａ）に示す研磨工程におけるセリア系スラリーの希釈方法について説明する。

図８は、本実施形態の半導体装置の製造方法のうち、熱酸化膜２０４を露出させるまでの工程を示す工程断面図である。なお、本実施形態で説明する半導体装置の製造方法は、図４（ａ）に示す研磨工程以外は第１の実施形態と同じであるので、以下、図２と図８を用いて説明する。

まず、図２（ａ）に示すように、シリコンなどの半導体からなるウェハ状の基板２１０に熱処理を施して基板表面に熱酸化膜２０４を形成する。続いて、熱酸化膜２０４の上に例えばＣＶＤ法などを用いてポリシリコン膜２０３を形成する。次に、基板上にＳｉＮを堆積し、ポリシリコン膜２０３上に厚さ約５０ｎｍ〜１００ｎｍのストッパ膜２０２を形成する。その後、レジスト膜２１１をストッパ膜２０２上に堆積し、リソグラフィー法により素子分離領域を開口するようにパターンを形成する。本工程で、ストッパ膜２０２の材料は、ＳｉＮに限らず、後に形成する絶縁膜とエッチング選択性を有する材料であればよい。

次に、図２（ｂ）に示すように、パターンが形成されたレジスト膜２１１をマスクとしてドライエッチングを行ない、ストッパ膜２０２を選択的に除去する。

続いて、図２（ｃ）に示すように、残ったストッパ膜２０２をマスクとしてポリシリコン膜２０３、熱酸化膜２０４、及び基板２１０をそれぞれエッチングし、基板２１０内にＳＴＩ形成用の分離溝２１５を形成する。

次に、図８（ａ）に示すように、ＳＴＩ形成用の分離溝２１５にＨＤＰ−ＣＶＤ法によってシリコン酸化物を堆積し、絶縁膜２０１を形成する。続いて、図１（ａ）に示す研磨装置の第１の研磨プラテン１０１にウェハを移動する。その後、第１の研磨プラテン１０１上で１ｗｔ％以上の砥粒濃度を持ったセリア系スラリー、より好ましくはシリカ系スラリーを用いて絶縁膜２０１の角部分を丸める。

次に、第２の研磨プラテン１０２にウェハを移動する。この第２の研磨プラテン１０２上で、図８（ｂ）に示すように、上面の角が丸くなった絶縁膜２０１の上面を、平坦になるまで研磨する。この際には、例えば砥粒濃度が１ｗｔ％以上のセリア系スラリーを用いる。セリア系スラリーの砥粒の周囲には配位子が配位しているので、相対的に強い圧力がかかる被研磨面の凸状部では、砥粒分子が露出しやすくなって他の部分より研磨レートが大きくなる。また、ウェハが平坦化されると、被研磨面に凹凸がある場合と比較して配位子が除去されにくくなり、被研磨面に凹凸がある場合と比較して研磨レートが低下する。従って、セリア系スラリーを用いた研磨を行なうことにより、被研磨面の凹凸が減少した後、研磨時の面内ばらつきを従来よりも低下させることが可能となる。なお、セリア系スラリーは光吸収特性を有しているので、本工程では、研磨量の測定はプラテンのトルク電流増加点で確認し、研磨の終点を確認する。

次に、図１（ｂ）に示すように、研磨装置のアーム１３０が回転し、ウェハ洗浄ノズル１２２上にウェハを移動させ、ウェハ上面に残るスラリーを除去し、ウェハ上面に純水を付着させる。この際に、第３の研磨プラテン１０３の回転数ｃを０〜２０ｒｐｍにし、プラテン上に表面張力で純水を溜める。

その後、図１（ｂ）に示す装置において、ウェハを第３の研磨プラテン１０３上に移動させる。続いて、図８（ｃ）に示すように、第３の研磨プラテン１０３上で、ストッパ膜２０２が露出するまで絶縁膜２０１を研磨する。本工程で使用するスラリーは、第２の研磨プラテン１０２で用いたものと同じセリア系スラリーを使用する。このスラリーを、純水を溜めた第３の研磨プラテン１０３上に滴下することにより、希釈されたセリア系スラリーで研磨することになるので、第１の実施形態と同様の効果を得ることができる。すなわち、図８（ｂ）に示す工程で用いる濃度のセリア系スラリーを継続して使用する場合に比べて研磨時間を短縮することができる。本工程において、第３の研磨プラテン１０３の回転数ｃは、希釈率を保持するため２０〜４０ｒｐｍに設定して研磨を行なうことが好ましい。

次いで、研磨終了後、図８（ｄ）に示すように、ストッパ膜２０２およびポリシリコン膜２０３をウエットエッチングにより除去し、素子分離構造を形成する。以上のようにしても、ウェハごとのばらつきの少ないＳＴＩを形成することができる。

本実施形態では、第３の研磨プラテン１０３上にあらかじめ純水を溜めた後に第２の研磨プラテン１０２で使用したものと同濃度のセリア系スラリーを滴下することにより、スラリーの希釈が速やかに行われる。また、スラリーの滴下量を変えることで容易に研磨時のスラリー濃度を調節することが可能となる。

以上説明したように、本発明はＣＭＰを用いて特に半導体装置などの半導体装置を製造する際に有用である。

（ａ）、（ｂ）は、共に本発明で用いられる回転研磨型の研磨装置を示す図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、分離溝を形成する工程までを示す工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、絶縁膜の上面を平坦化する工程までを示す工程断面図である。 （ａ），（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法のうち、素子分離用絶縁膜を形成するまでの工程を示す工程断面図である。 （ａ），（ｃ）は、シリカ系スラリーおよびセリア系スラリーを用いてそれぞれ研磨を行なった場合の被研磨膜の膜厚と研磨時間との関係を示す図であり、（ｂ），（ｄ）は、シリカ系スラリーおよびセリア系スラリーを用いてそれぞれ研磨を行なった場合の被研磨面の形状変化を模式的に示す図である。 本発明の第２の実施形態の半導体装置の製造方法のうち、絶縁膜を平坦化するまでの工程を示す工程断面図である。 本発明の第２の実施形態の半導体装置の製造方法のうち、熱酸化膜を露出させるまでの工程を示す工程断面図である。 本発明の第３の実施形態の半導体装置の製造方法のうち、熱酸化膜を露出させるまでの工程を示す工程断面図である。 従来のＳＴＩの形成工程を示す工程断面図である。 従来のＳＴＩの形成工程を示す工程断面図である。

符号の説明

１０１ 第１の研磨プラテン
１０２ 第２の研磨プラテン
１０３ 第３の研磨プラテン
１０４ ウェハ着脱部
１０９，１１０ スラリー供給アーム
１１１ 純水供給アーム
１１２，１１３ スラリー
１１４ 純水
１２１，１２２ ウェハ洗浄ノズル
１３０ アーム
２０１ 絶縁膜
２０１ａ 素子分離用絶縁膜
２０２ ストッパ膜
２０３ ポリシリコン膜
２０４ 熱酸化膜
２０５ 角
２１０ 基板
２１１ レジスト膜
２１５ 分離溝

Claims (9)

1. 基板に素子分離用絶縁膜を形成する半導体装置の製造方法であって、
   上面上にストッパ膜を有し、且つ分離溝が形成された基板上に、少なくとも上記分離溝を埋める絶縁膜を形成する工程（ａ）と、
   上記絶縁膜の被研磨面の状態に応じて互いに異なるスラリーを用いた２段階以上の研磨を行ない、上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ）とを含んでおり、
   上記工程（ａ）で形成された上記絶縁膜の上面には角部が形成されており、
   上記工程（ｂ）は、
   セリア系スラリーまたはシリカ系スラリーを用いて上記絶縁膜を研磨し、上記角部を丸める工程（ｂ１）と、
   上記工程（ｂ１）の後に、セリア系スラリーを用いて上記絶縁膜を平坦化する工程（ｂ２）と、
   上記工程（ｂ２）の後に、上記工程（ｂ２）で用いるセリア系スラリーを希釈したセリア系スラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ３）とを含んでいる半導体装置の製造方法。
2. 基板に素子分離用絶縁膜を形成する半導体装置の製造方法であって、
   上面上にストッパ膜を有し、且つ分離溝が形成された基板上に、少なくとも上記分離溝を埋める絶縁膜を形成する工程（ａ）と、
   上記絶縁膜の被研磨面の状態に応じて互いに異なるスラリーを用いた２段階以上の研磨を行ない、上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ）とを含んでおり、
   上記工程（ａ）で形成された上記絶縁膜の上面には角部が形成されており、
   上記工程（ｂ）は、
   セリア系スラリーまたはシリカ系スラリーを用いて上記絶縁膜を研磨し、上記角部を丸める工程（ｂ１）と、
   上記工程（ｂ１）の後に、セリア系スラリーを用いて上記絶縁膜を平坦化する工程（ｂ２）と、
   上記工程（ｂ２）の後に、コロイダルシリカを含むスラリーを用いて上記ストッパ膜が露出するまで上記絶縁膜を研磨する工程（ｂ３）とを含んでいる半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   上記工程（ｂ１）では、シリカ系スラリーを用いて上記絶縁膜の研磨が行われる、半導体装置の製造方法。
4. 請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｂ２）で用いるセリア系スラリーの砥粒濃度は、１ｗｔ％以上である、半導体装置の製造方法。
5. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｂ３）で用いるセリア系スラリーは、上記工程（ｂ２）で用いるセリア系スラリーを３倍以上１０倍以下の純水で希釈したものであるか、砥粒濃度が０％を越え０．５ｗｔ％以下であるかのいずれかである、半導体装置の製造方法。
6. 請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｂ２）及び工程（ｂ３）では、それぞれ終了時点を検出するために研磨量の測定を行なう、半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法において、
   上記研磨量の測定は、光学式またはトルク式により行われる、半導体装置の製造方法。
8. 請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法において、
   上記工程（ｂ２）で用いるスラリーは、被研磨面の段差が減少するに従って研磨レートが低下するスラリーである、半導体装置の製造方法。
   
9. 請求項１に記載の半導体装置の製造方法において、
   上記工程（ｂ２）及び上記工程（ｂ３）は、それぞれ研磨装置の第１の研磨プラテンおよび第２の研磨プラテン上で研磨を行ない、
   上記工程（ｂ２）の後、且つ上記工程（ｂ３）の前に、上記基板表面を洗浄する工程と、
   上記工程（ｂ３）の前に、上記第２の研磨プラテン上に水を溜める工程とをさらに含んでおり、
   上記工程（ｂ３）では、水を溜めた上記第２の研磨プラテン上にセリア系スラリーを滴下しながら研磨を行なう、半導体装置の製造方法。
   

Images