JP2004047676A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】シャロートレンチアイソレーション(STI)構造を表す半導体装置1で、Si基板2をエッチングで深さAのトレンチ3を形成し、高密度プラズマ酸化膜(HDP4a)で当該トレンチ3を充填する。当該HDP4aをトレンチ深さAの約103〜117%の膜厚Bとなるように形成する。その後、セリアスラリーを用いて、セルフストップするまでHDP4aの研磨を続ける。次に連続的に水を用いた水ポリッシュ研磨を行なうことでSiN5表面上に残ったHDP4を研磨する。あるいは、SiN5の表面に残ったHDP4の膜厚を光学測定器により正確に測定し、エッチング除去する。その後、当該半導体装置を硫酸または過酸化水素水との混合液に浸して、コンタミ防止を図る。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に研磨剤として酸化セリウムを用いた化学機械的研磨法(CMP(chemical mechanical polishing)法)に関する。
【0002】
【従来の技術】
通常、化学機械的研磨法(以下、CMP法と称す)とは、シリコンウェーハに用いられる研磨技術であり、層間絶縁膜等の平坦化や素子分離(アイソレーション)などに用いられる。
【0003】
このCMP法では、研磨剤として主としてシリカ(二酸化珪素:SiO2)やアルミナ(酸化アルミニウム:Al2O3)などの研磨砥粒を水と混合させたもの(一般的に「スラリー」と称す)を用いる。
【0004】
近年、シリカスラリー等に変わるものとして、セリア(酸化セリウム;CeO2)スラリーが注目を浴びている。このセリアスラリーは添加剤と共に使用することで、研磨が最も低い平坦位置まで研磨が進むと自動的に静止(セルフストップ)する性質を有し、今後の新技術を支える新スラリーとして脚光を浴びている。
【0005】
図5は、微細化されたLSIの素子分離に用いられるシャロートレンチアイソレーション(STI)構造を表す半導体装置101の断面図である。Si基板102にエッチングで溝(以下、トレンチ103)を形成した後、高密度プラズマ酸化膜(以下、HDP104)を当該トレンチ103内部及び上方、SiN105表面に形成する。そして、当該HDP104の表面(図中の凹凸)をセリアスラリーでCMP法により研磨する。SiN105はシリコンナイトライドを表し、CMP法の研磨の際に、当該SiN105が露出した段階で、研磨を終了するためのものである。
【0006】
【発明が解決しようとする課題】
上述したHDP104はその性質上、表面が凹凸となる。このような状況の下、セリアスラリーを用いた研磨を行うと、研磨終了位置の制御について問題点があった。
【0007】
通常、研磨は図5の点線位置(SiN105の表面位置)で終了することが理想である。しかし、ちょうどその点線位置で研磨を終了させることは、HDP104膜厚バラツキやトレンチ103の深さバラツキによって大きく影響を受ける。つまり、常に理想の位置で研磨を終了させることは困難であった。
【0008】
例えば、HDP104の膜厚がトレンチ103に対して十分厚い、あるいはHDP104膜厚に対してトレンチ103の深さが浅くなった場合は、研磨後にSiN105上に当該HDP104が厚く残り、後工程で歩留を低下させる原因となる(図6(a)参照)。
【0009】
例えば、逆にHDP104膜厚がトレンチ103に対して薄くなった、あるいはHDP104膜厚に対してトレンチ103が深くなった場合は、トレンチ103内部まで研磨が進行し、表面の均一性が維持できなくなる(表面のバラツキが多くなる)(図6(b)参照)。
【0010】
そこで、本発明は上記欠点を鑑みなされたものであり、HDP104を所望の位置(SiN105の表面位置)で研磨を終了させることを目的とする。
【0011】
【課題を解決するための手段】
本発明は、半導体基板の表面に凹凸を形成する工程と、前記半導体基板の凹部を充填する酸化膜を形成する工程と、前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【0012】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記シリコンナイトライド層が露出されるまで、残存した前記高密度プラズマ酸化膜を水を用いて研磨する工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【0013】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、残存した前記高密度プラズマ酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【0014】
また、半導体基板上に形成された酸化膜を酸化セリウムを研磨剤として用いてCMP研磨した後に、この半導体基板を硫酸又は硫酸と過酸化水素水との混合液に浸して洗浄することを特徴とする半導体装置の製造方法を提供するものである。
【0015】
【発明の実施の形態】
以下、本発明の実施形態について、図1乃至図4を参照しながら説明する。これらは、本実施形態に関する断面図及び実験結果を示した表である。
【0016】
図1参照。図1は、シャロートレンチアイソレーション(STI)構造を表す半導体装置1の断面図である。表面にシリコンナイトライドSiNが堆積されたSi基板2をエッチングして、所定領域に溝(以下、トレンチ3)を形成する。ここで、トレンチ3を除くSi基板2の表面にSiN5が形成される。高密度プラズマ酸化膜(以下、HDP4a)をプラズマCVD法により当該トレンチ3内部及び上方、SiN5表面に形成する。当該SiN5は、CMP法の研磨の際に、その表面が露出した段階で、研磨を終了するためのものである。底部6はHDP4aの表面の凹凸のうち、最も低く形成された位置を表す。また、符号Aはトレンチ3の溝の深さを表す。
本実施形態の特徴は、トレンチ3の溝の深さAに対して十分厚いHDP4aを成膜し、セリアスラリーで研磨中にSiN5上に一定膜厚HDP4bを残した状態で研磨をセルフストップさせ、その後セリアスラリー研磨に引き続き連続的に一定の水を流し込んでSiN5上に残ったHDP4bを研磨し、図1の点線位置(SiN5表面位置)で研磨を終了させることにある。
【0017】
セリアスラリーによるCMP研磨により、図1のHDP4aの凸部は削られ、シリコンウェーハ表面が、底部6の位置にて平坦となる(図2参照)。この状況下では研磨レートが、通常は400〜500Å/min程度であるところ、100Å/min程度まで低下し、ほとんどセルフストップしてしまう。ここで、符号BはHDP4bの膜厚を表し、その膜厚は900Å程度である。このとき、当該HDP4bが存在するため、SiN5上にHDP4bが残り、当該HDP4bは後のSiN5の剥離工程においてパーティクル(微粒子)となり、製品の歩留を低下させる原因となっていた。
【0018】
図3は本発明者が行なったセリアスラリーを用いた後に水を用いた研磨方法(以下、「水ポリッシュ」と称す)によるHDP4bの研磨量を調査した実験結果の一例である。横軸は実施した水ポリッシュの時間(sec)を表し、縦軸はHDP4bが研磨された量(膜厚)(Å)を表す。
この実験結果によると、平坦部でのHDP4bの研磨量は、水ポリッシュ0秒(セリアスラリ−4分研磨のみ)では400Åしかない。しかし、セリアスラリー研磨後に水ポリッシュを連続的に15秒行なうとHDP4bは800Å(水ポリッシュで400Å相当)削れる。そして水ポリッシュ30秒以上では900Å(水ポリッシュで500Å)削れ、その研磨量はほぼ飽和している。
【0019】
つまり、水ポリッシュを30秒実施すればSiN5上に残ったHDP4bを500Å削り落とすことが可能となる。また、水ポリッシュでのSiN5の研磨レートは0Å/minであることが別の実験結果から分かっている。つまり、セリアスラリー研磨に引き続き連続的に水ポリッシュ研磨を行なうことでSiN5表面上に残ったHDP4bを意図的に研磨し、かつSiN5表面で確実に研磨をストップさせることが可能となる。この結果、図2のHDP4bの膜厚Bは完全に除去できると言える。
【0020】
本発明では、図1のHDP4aの膜厚をトレンチ3の溝の深さAに対し、103〜117%程度の膜厚となるように形成することが重要である。例を挙げると、トレンチ3の溝深さAが6000Åである場合、当該HDP4aの膜厚は6180〜7020Å程度となるように形成する。これはセリアスラリーと水ポリッシュの研磨後にHDP4がSi基板表面よりも下がらないようにするためである。
【0021】
従来のシリカスラリーでも、同様に水を用いた処理を施してきた。しかし、その目的は主にシリカスラリーを洗い流すことにあった。そのため、その処理時間は15秒程度と短いものであった。
【0022】
しかし、本発明で実施するものは単に水でスラリーを洗い流す処理とは大きく異なり、SiN5の表面に残したHDP4bを意図的に除去し、SiN5表面で研磨を終了させるものである。また、HDP4bを水で研磨することでセリアスラリーの粒子起因で発生するスクラッチ(ウェハ表面の引っかき傷)も除去可能となる。
【0023】
以上、水ポリッシュの研磨によってSiN5の表面に残したHDP4bを意図的に除去する方法を開示した。しかし、HDP4bを除去する別の方法として、エッチングを施す場合もある。
【0024】
つまり、図1でトレンチ3の深さに対して十分厚いHDP4aを成膜し、セリアスラリー研磨終了後に意図的にHDP4bがSiN5上に残った状態(図2参照)に形成し、その後、SiN5上に残ったHDP4bの膜厚BをOLE_LINK1光学測定器で計測して、当該膜厚Bをスピンエッチャーやウェット槽などのエッチング装置を用いてHDP4を弗化水素系の溶液に浸してエッチングして除去する。
【0025】
当該膜厚Bを光学測定器で正確に計測しているので残ったHDP4bの除去が可能となる。また、この手法でエッチング量を調整することにより、HDP4bを除去するだけでなく、HDP4b表面(STI)の高さをSiN5表面から任意の高さで調節が可能となるOLE_LINK1。
【0026】
最後に、CMP研磨が済んだSTI構造の半導体装置が形成されたSi基板2を加熱した硫酸、又は硫酸と過酸化水素水の混合溶液に浸す。これは、セリアスラリーは鉄、マンガン、クロム、チタン、カルシウム等の重金属を含んでいるため、これらの重金属類がクロスコンタミネーションの問題を引き起こすことを未然に防止するものである。つまり、硫酸がSiN5や酸化膜(SiO2)を削らないことの性質を利用し、CMP研磨後の形状を維持し、上記問題を解消するものである。
【0027】
以上より、本実施形態では凹凸のあるHDP4a表面を、セリアスラリーを用いたCMP研磨により平坦化し、その後SiN上に残ったHDP4bを水ポリッシュ、あるいは残った膜厚を正確に計測した後、適したエッチングを行うことで、適正位置にHDP4bを研磨し終了させることができる。
【0028】
これにより、トレンチ3に高密度プラズマ酸化膜を埋め込み、平坦化を確保したSTI構造を得ることができる。
【0029】
尚、本実施形態ではSTI構造の半導体装置を例として説明したが本発明はこれに限らず、凹凸を有する半導体基板に酸化膜を形成して、この酸化膜をCMP研磨する場合に広く適用できる。
【0030】
【発明の効果】
本発明によれば、研磨剤にセリアスラリーを用いたCMPにおいて、セルフストップしてシリコンナイトライドSiNの表面に残る高密度プラズマ酸化膜HDPを水ポリッシュで研磨することで除去し、SiN表面位置で確実に研磨を終了する。あるいは、セルフストップでSiNの表面に一定のHDPをCMP後に残し、当該HDP膜厚を光学測定器で計測後、スピンエッチャーやウェット槽などのエッチング装置を用いて、弗化水素系の溶液でHDPを除去する。また、このエッチング量を調整することで、STIの高さをSiNの表面から任意の高さで調節が可能となる。
【0031】
また、研磨やエッチングの後に、加熱した硫酸又は硫酸と過酸化水素水の混合溶液に浸すことでセリアスラリーに含まれる鉄、マンガン、クロム、チタン、カルシウム等の重金属が引き起こすクロスコンタミネーションの問題を防止できる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を示す断面図である。
【図2】本発明の半導体装置の製造方法を示す断面図である。
【図3】本発明の水ポリッシュと研磨量の関係を示す表である。
【図4】本発明の半導体装置の製造方法を示す断面図である。
【図5】従来の半導体装置の製造方法を示す断面図である。
【図6】従来の半導体装置の製造方法を示す断面図である。
Claims (4)
- 半導体基板の表面に凹凸を形成する工程と、
前記半導体基板の凹部を充填する酸化膜を形成する工程と、
前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、
前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、
前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、前記シリコンナイトライド層が露出されるまで、残存した前記高密度プラズマ酸化膜を水を用いて研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、
前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、
前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、残存した前記高密度プラズマ酸化膜をウエットエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された酸化膜を酸化セリウムを研磨剤として用いてCMP研磨した後に、この半導体基板を硫酸又は硫酸と過酸化水素水との混合液に浸して洗浄することを特徴とする半導体装置の製造方法。
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JP2010040964A (ja) * | 2008-08-08 | 2010-02-18 | Sharp Corp | 半導体装置の製造方法、研磨装置 |
CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
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2002
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JP4679277B2 (ja) * | 2005-07-11 | 2011-04-27 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
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