JP2004047676A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004047676A JP2004047676A JP2002202242A JP2002202242A JP2004047676A JP 2004047676 A JP2004047676 A JP 2004047676A JP 2002202242 A JP2002202242 A JP 2002202242A JP 2002202242 A JP2002202242 A JP 2002202242A JP 2004047676 A JP2004047676 A JP 2004047676A
- Authority
- JP
- Japan
- Prior art keywords
- polishing
- oxide film
- hdp
- semiconductor substrate
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
【課題】セリアスラリーを用いたＣＭＰ法で、酸化膜を所望の膜厚に形成する。
【解決手段】シャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１で、Ｓｉ基板２をエッチングで深さＡのトレンチ３を形成し、高密度プラズマ酸化膜（ＨＤＰ４ａ）で当該トレンチ３を充填する。当該ＨＤＰ４ａをトレンチ深さＡの約１０３〜１１７％の膜厚Ｂとなるように形成する。その後、セリアスラリーを用いて、セルフストップするまでＨＤＰ４ａの研磨を続ける。次に連続的に水を用いた水ポリッシュ研磨を行なうことでＳｉＮ５表面上に残ったＨＤＰ４を研磨する。あるいは、ＳｉＮ５の表面に残ったＨＤＰ４の膜厚を光学測定器により正確に測定し、エッチング除去する。その後、当該半導体装置を硫酸または過酸化水素水との混合液に浸して、コンタミ防止を図る。
【選択図】 図４
【解決手段】シャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１で、Ｓｉ基板２をエッチングで深さＡのトレンチ３を形成し、高密度プラズマ酸化膜（ＨＤＰ４ａ）で当該トレンチ３を充填する。当該ＨＤＰ４ａをトレンチ深さＡの約１０３〜１１７％の膜厚Ｂとなるように形成する。その後、セリアスラリーを用いて、セルフストップするまでＨＤＰ４ａの研磨を続ける。次に連続的に水を用いた水ポリッシュ研磨を行なうことでＳｉＮ５表面上に残ったＨＤＰ４を研磨する。あるいは、ＳｉＮ５の表面に残ったＨＤＰ４の膜厚を光学測定器により正確に測定し、エッチング除去する。その後、当該半導体装置を硫酸または過酸化水素水との混合液に浸して、コンタミ防止を図る。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に研磨剤として酸化セリウムを用いた化学機械的研磨法（ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法）に関する。
【０００２】
【従来の技術】
通常、化学機械的研磨法（以下、ＣＭＰ法と称す）とは、シリコンウェーハに用いられる研磨技術であり、層間絶縁膜等の平坦化や素子分離（アイソレーション）などに用いられる。
【０００３】
このＣＭＰ法では、研磨剤として主としてシリカ（二酸化珪素：ＳｉＯ２）やアルミナ（酸化アルミニウム：Ａｌ２Ｏ３）などの研磨砥粒を水と混合させたもの（一般的に「スラリー」と称す）を用いる。
【０００４】
近年、シリカスラリー等に変わるものとして、セリア（酸化セリウム；ＣｅＯ２）スラリーが注目を浴びている。このセリアスラリーは添加剤と共に使用することで、研磨が最も低い平坦位置まで研磨が進むと自動的に静止（セルフストップ）する性質を有し、今後の新技術を支える新スラリーとして脚光を浴びている。
【０００５】
図５は、微細化されたＬＳＩの素子分離に用いられるシャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１０１の断面図である。Ｓｉ基板１０２にエッチングで溝（以下、トレンチ１０３）を形成した後、高密度プラズマ酸化膜（以下、ＨＤＰ１０４）を当該トレンチ１０３内部及び上方、ＳｉＮ１０５表面に形成する。そして、当該ＨＤＰ１０４の表面（図中の凹凸）をセリアスラリーでＣＭＰ法により研磨する。ＳｉＮ１０５はシリコンナイトライドを表し、ＣＭＰ法の研磨の際に、当該ＳｉＮ１０５が露出した段階で、研磨を終了するためのものである。
【０００６】
【発明が解決しようとする課題】
上述したＨＤＰ１０４はその性質上、表面が凹凸となる。このような状況の下、セリアスラリーを用いた研磨を行うと、研磨終了位置の制御について問題点があった。
【０００７】
通常、研磨は図５の点線位置（ＳｉＮ１０５の表面位置）で終了することが理想である。しかし、ちょうどその点線位置で研磨を終了させることは、ＨＤＰ１０４膜厚バラツキやトレンチ１０３の深さバラツキによって大きく影響を受ける。つまり、常に理想の位置で研磨を終了させることは困難であった。
【０００８】
例えば、ＨＤＰ１０４の膜厚がトレンチ１０３に対して十分厚い、あるいはＨＤＰ１０４膜厚に対してトレンチ１０３の深さが浅くなった場合は、研磨後にＳｉＮ１０５上に当該ＨＤＰ１０４が厚く残り、後工程で歩留を低下させる原因となる（図６（ａ）参照）。
【０００９】
例えば、逆にＨＤＰ１０４膜厚がトレンチ１０３に対して薄くなった、あるいはＨＤＰ１０４膜厚に対してトレンチ１０３が深くなった場合は、トレンチ１０３内部まで研磨が進行し、表面の均一性が維持できなくなる（表面のバラツキが多くなる）（図６（ｂ）参照）。
【００１０】
そこで、本発明は上記欠点を鑑みなされたものであり、ＨＤＰ１０４を所望の位置（ＳｉＮ１０５の表面位置）で研磨を終了させることを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板の表面に凹凸を形成する工程と、前記半導体基板の凹部を充填する酸化膜を形成する工程と、前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１２】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記シリコンナイトライド層が露出されるまで、残存した前記高密度プラズマ酸化膜を水を用いて研磨する工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１３】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、残存した前記高密度プラズマ酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１４】
また、半導体基板上に形成された酸化膜を酸化セリウムを研磨剤として用いてＣＭＰ研磨した後に、この半導体基板を硫酸又は硫酸と過酸化水素水との混合液に浸して洗浄することを特徴とする半導体装置の製造方法を提供するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図１乃至図４を参照しながら説明する。これらは、本実施形態に関する断面図及び実験結果を示した表である。
【００１６】
図１参照。図１は、シャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１の断面図である。表面にシリコンナイトライドＳｉＮが堆積されたＳｉ基板２をエッチングして、所定領域に溝（以下、トレンチ３）を形成する。ここで、トレンチ３を除くＳｉ基板２の表面にＳｉＮ５が形成される。高密度プラズマ酸化膜（以下、ＨＤＰ４ａ）をプラズマＣＶＤ法により当該トレンチ３内部及び上方、ＳｉＮ５表面に形成する。当該ＳｉＮ５は、ＣＭＰ法の研磨の際に、その表面が露出した段階で、研磨を終了するためのものである。底部６はＨＤＰ４ａの表面の凹凸のうち、最も低く形成された位置を表す。また、符号Ａはトレンチ３の溝の深さを表す。
本実施形態の特徴は、トレンチ３の溝の深さＡに対して十分厚いＨＤＰ４ａを成膜し、セリアスラリーで研磨中にＳｉＮ５上に一定膜厚ＨＤＰ４ｂを残した状態で研磨をセルフストップさせ、その後セリアスラリー研磨に引き続き連続的に一定の水を流し込んでＳｉＮ５上に残ったＨＤＰ４ｂを研磨し、図１の点線位置（ＳｉＮ５表面位置）で研磨を終了させることにある。
【００１７】
セリアスラリーによるＣＭＰ研磨により、図１のＨＤＰ４ａの凸部は削られ、シリコンウェーハ表面が、底部６の位置にて平坦となる（図２参照）。この状況下では研磨レートが、通常は４００〜５００Å／ｍｉｎ程度であるところ、１００Å／ｍｉｎ程度まで低下し、ほとんどセルフストップしてしまう。ここで、符号ＢはＨＤＰ４ｂの膜厚を表し、その膜厚は９００Å程度である。このとき、当該ＨＤＰ４ｂが存在するため、ＳｉＮ５上にＨＤＰ４ｂが残り、当該ＨＤＰ４ｂは後のＳｉＮ５の剥離工程においてパーティクル（微粒子）となり、製品の歩留を低下させる原因となっていた。
【００１８】
図３は本発明者が行なったセリアスラリーを用いた後に水を用いた研磨方法（以下、「水ポリッシュ」と称す）によるＨＤＰ４ｂの研磨量を調査した実験結果の一例である。横軸は実施した水ポリッシュの時間（ｓｅｃ）を表し、縦軸はＨＤＰ４ｂが研磨された量（膜厚）（Å）を表す。
この実験結果によると、平坦部でのＨＤＰ４ｂの研磨量は、水ポリッシュ０秒（セリアスラリ−４分研磨のみ）では４００Åしかない。しかし、セリアスラリー研磨後に水ポリッシュを連続的に１５秒行なうとＨＤＰ４ｂは８００Å（水ポリッシュで４００Å相当）削れる。そして水ポリッシュ３０秒以上では９００Å（水ポリッシュで５００Å）削れ、その研磨量はほぼ飽和している。
【００１９】
つまり、水ポリッシュを３０秒実施すればＳｉＮ５上に残ったＨＤＰ４ｂを５００Å削り落とすことが可能となる。また、水ポリッシュでのＳｉＮ５の研磨レートは０Å／ｍｉｎであることが別の実験結果から分かっている。つまり、セリアスラリー研磨に引き続き連続的に水ポリッシュ研磨を行なうことでＳｉＮ５表面上に残ったＨＤＰ４ｂを意図的に研磨し、かつＳｉＮ５表面で確実に研磨をストップさせることが可能となる。この結果、図２のＨＤＰ４ｂの膜厚Ｂは完全に除去できると言える。
【００２０】
本発明では、図１のＨＤＰ４ａの膜厚をトレンチ３の溝の深さＡに対し、１０３〜１１７％程度の膜厚となるように形成することが重要である。例を挙げると、トレンチ３の溝深さＡが６０００Åである場合、当該ＨＤＰ４ａの膜厚は６１８０〜７０２０Å程度となるように形成する。これはセリアスラリーと水ポリッシュの研磨後にＨＤＰ４がＳｉ基板表面よりも下がらないようにするためである。
【００２１】
従来のシリカスラリーでも、同様に水を用いた処理を施してきた。しかし、その目的は主にシリカスラリーを洗い流すことにあった。そのため、その処理時間は１５秒程度と短いものであった。
【００２２】
しかし、本発明で実施するものは単に水でスラリーを洗い流す処理とは大きく異なり、ＳｉＮ５の表面に残したＨＤＰ４ｂを意図的に除去し、ＳｉＮ５表面で研磨を終了させるものである。また、ＨＤＰ４ｂを水で研磨することでセリアスラリーの粒子起因で発生するスクラッチ（ウェハ表面の引っかき傷）も除去可能となる。
【００２３】
以上、水ポリッシュの研磨によってＳｉＮ５の表面に残したＨＤＰ４ｂを意図的に除去する方法を開示した。しかし、ＨＤＰ４ｂを除去する別の方法として、エッチングを施す場合もある。
【００２４】
つまり、図１でトレンチ３の深さに対して十分厚いＨＤＰ４ａを成膜し、セリアスラリー研磨終了後に意図的にＨＤＰ４ｂがＳｉＮ５上に残った状態（図２参照）に形成し、その後、ＳｉＮ５上に残ったＨＤＰ４ｂの膜厚ＢをＯＬＥ＿ＬＩＮＫ１光学測定器で計測して、当該膜厚Ｂをスピンエッチャーやウェット槽などのエッチング装置を用いてＨＤＰ４を弗化水素系の溶液に浸してエッチングして除去する。
【００２５】
当該膜厚Ｂを光学測定器で正確に計測しているので残ったＨＤＰ４ｂの除去が可能となる。また、この手法でエッチング量を調整することにより、ＨＤＰ４ｂを除去するだけでなく、ＨＤＰ４ｂ表面（ＳＴＩ）の高さをＳｉＮ５表面から任意の高さで調節が可能となるＯＬＥ＿ＬＩＮＫ１。
【００２６】
最後に、ＣＭＰ研磨が済んだＳＴＩ構造の半導体装置が形成されたＳｉ基板２を加熱した硫酸、又は硫酸と過酸化水素水の混合溶液に浸す。これは、セリアスラリーは鉄、マンガン、クロム、チタン、カルシウム等の重金属を含んでいるため、これらの重金属類がクロスコンタミネーションの問題を引き起こすことを未然に防止するものである。つまり、硫酸がＳｉＮ５や酸化膜（ＳｉＯ２）を削らないことの性質を利用し、ＣＭＰ研磨後の形状を維持し、上記問題を解消するものである。
【００２７】
以上より、本実施形態では凹凸のあるＨＤＰ４ａ表面を、セリアスラリーを用いたＣＭＰ研磨により平坦化し、その後ＳｉＮ上に残ったＨＤＰ４ｂを水ポリッシュ、あるいは残った膜厚を正確に計測した後、適したエッチングを行うことで、適正位置にＨＤＰ４ｂを研磨し終了させることができる。
【００２８】
これにより、トレンチ３に高密度プラズマ酸化膜を埋め込み、平坦化を確保したＳＴＩ構造を得ることができる。
【００２９】
尚、本実施形態ではＳＴＩ構造の半導体装置を例として説明したが本発明はこれに限らず、凹凸を有する半導体基板に酸化膜を形成して、この酸化膜をＣＭＰ研磨する場合に広く適用できる。
【００３０】
【発明の効果】
本発明によれば、研磨剤にセリアスラリーを用いたＣＭＰにおいて、セルフストップしてシリコンナイトライドＳｉＮの表面に残る高密度プラズマ酸化膜ＨＤＰを水ポリッシュで研磨することで除去し、ＳｉＮ表面位置で確実に研磨を終了する。あるいは、セルフストップでＳｉＮの表面に一定のＨＤＰをＣＭＰ後に残し、当該ＨＤＰ膜厚を光学測定器で計測後、スピンエッチャーやウェット槽などのエッチング装置を用いて、弗化水素系の溶液でＨＤＰを除去する。また、このエッチング量を調整することで、ＳＴＩの高さをＳｉＮの表面から任意の高さで調節が可能となる。
【００３１】
また、研磨やエッチングの後に、加熱した硫酸又は硫酸と過酸化水素水の混合溶液に浸すことでセリアスラリーに含まれる鉄、マンガン、クロム、チタン、カルシウム等の重金属が引き起こすクロスコンタミネーションの問題を防止できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の水ポリッシュと研磨量の関係を示す表である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図である。
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に研磨剤として酸化セリウムを用いた化学機械的研磨法（ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法）に関する。
【０００２】
【従来の技術】
通常、化学機械的研磨法（以下、ＣＭＰ法と称す）とは、シリコンウェーハに用いられる研磨技術であり、層間絶縁膜等の平坦化や素子分離（アイソレーション）などに用いられる。
【０００３】
このＣＭＰ法では、研磨剤として主としてシリカ（二酸化珪素：ＳｉＯ２）やアルミナ（酸化アルミニウム：Ａｌ２Ｏ３）などの研磨砥粒を水と混合させたもの（一般的に「スラリー」と称す）を用いる。
【０００４】
近年、シリカスラリー等に変わるものとして、セリア（酸化セリウム；ＣｅＯ２）スラリーが注目を浴びている。このセリアスラリーは添加剤と共に使用することで、研磨が最も低い平坦位置まで研磨が進むと自動的に静止（セルフストップ）する性質を有し、今後の新技術を支える新スラリーとして脚光を浴びている。
【０００５】
図５は、微細化されたＬＳＩの素子分離に用いられるシャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１０１の断面図である。Ｓｉ基板１０２にエッチングで溝（以下、トレンチ１０３）を形成した後、高密度プラズマ酸化膜（以下、ＨＤＰ１０４）を当該トレンチ１０３内部及び上方、ＳｉＮ１０５表面に形成する。そして、当該ＨＤＰ１０４の表面（図中の凹凸）をセリアスラリーでＣＭＰ法により研磨する。ＳｉＮ１０５はシリコンナイトライドを表し、ＣＭＰ法の研磨の際に、当該ＳｉＮ１０５が露出した段階で、研磨を終了するためのものである。
【０００６】
【発明が解決しようとする課題】
上述したＨＤＰ１０４はその性質上、表面が凹凸となる。このような状況の下、セリアスラリーを用いた研磨を行うと、研磨終了位置の制御について問題点があった。
【０００７】
通常、研磨は図５の点線位置（ＳｉＮ１０５の表面位置）で終了することが理想である。しかし、ちょうどその点線位置で研磨を終了させることは、ＨＤＰ１０４膜厚バラツキやトレンチ１０３の深さバラツキによって大きく影響を受ける。つまり、常に理想の位置で研磨を終了させることは困難であった。
【０００８】
例えば、ＨＤＰ１０４の膜厚がトレンチ１０３に対して十分厚い、あるいはＨＤＰ１０４膜厚に対してトレンチ１０３の深さが浅くなった場合は、研磨後にＳｉＮ１０５上に当該ＨＤＰ１０４が厚く残り、後工程で歩留を低下させる原因となる（図６（ａ）参照）。
【０００９】
例えば、逆にＨＤＰ１０４膜厚がトレンチ１０３に対して薄くなった、あるいはＨＤＰ１０４膜厚に対してトレンチ１０３が深くなった場合は、トレンチ１０３内部まで研磨が進行し、表面の均一性が維持できなくなる（表面のバラツキが多くなる）（図６（ｂ）参照）。
【００１０】
そこで、本発明は上記欠点を鑑みなされたものであり、ＨＤＰ１０４を所望の位置（ＳｉＮ１０５の表面位置）で研磨を終了させることを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板の表面に凹凸を形成する工程と、前記半導体基板の凹部を充填する酸化膜を形成する工程と、前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１２】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、前記シリコンナイトライド層が露出されるまで、残存した前記高密度プラズマ酸化膜を水を用いて研磨する工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１３】
また、半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、その後、残存した前記高密度プラズマ酸化膜をウエットエッチングする工程と、を具備することを特徴とする半導体装置の製造方法を提供するものである。
【００１４】
また、半導体基板上に形成された酸化膜を酸化セリウムを研磨剤として用いてＣＭＰ研磨した後に、この半導体基板を硫酸又は硫酸と過酸化水素水との混合液に浸して洗浄することを特徴とする半導体装置の製造方法を提供するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図１乃至図４を参照しながら説明する。これらは、本実施形態に関する断面図及び実験結果を示した表である。
【００１６】
図１参照。図１は、シャロートレンチアイソレーション（ＳＴＩ）構造を表す半導体装置１の断面図である。表面にシリコンナイトライドＳｉＮが堆積されたＳｉ基板２をエッチングして、所定領域に溝（以下、トレンチ３）を形成する。ここで、トレンチ３を除くＳｉ基板２の表面にＳｉＮ５が形成される。高密度プラズマ酸化膜（以下、ＨＤＰ４ａ）をプラズマＣＶＤ法により当該トレンチ３内部及び上方、ＳｉＮ５表面に形成する。当該ＳｉＮ５は、ＣＭＰ法の研磨の際に、その表面が露出した段階で、研磨を終了するためのものである。底部６はＨＤＰ４ａの表面の凹凸のうち、最も低く形成された位置を表す。また、符号Ａはトレンチ３の溝の深さを表す。
本実施形態の特徴は、トレンチ３の溝の深さＡに対して十分厚いＨＤＰ４ａを成膜し、セリアスラリーで研磨中にＳｉＮ５上に一定膜厚ＨＤＰ４ｂを残した状態で研磨をセルフストップさせ、その後セリアスラリー研磨に引き続き連続的に一定の水を流し込んでＳｉＮ５上に残ったＨＤＰ４ｂを研磨し、図１の点線位置（ＳｉＮ５表面位置）で研磨を終了させることにある。
【００１７】
セリアスラリーによるＣＭＰ研磨により、図１のＨＤＰ４ａの凸部は削られ、シリコンウェーハ表面が、底部６の位置にて平坦となる（図２参照）。この状況下では研磨レートが、通常は４００〜５００Å／ｍｉｎ程度であるところ、１００Å／ｍｉｎ程度まで低下し、ほとんどセルフストップしてしまう。ここで、符号ＢはＨＤＰ４ｂの膜厚を表し、その膜厚は９００Å程度である。このとき、当該ＨＤＰ４ｂが存在するため、ＳｉＮ５上にＨＤＰ４ｂが残り、当該ＨＤＰ４ｂは後のＳｉＮ５の剥離工程においてパーティクル（微粒子）となり、製品の歩留を低下させる原因となっていた。
【００１８】
図３は本発明者が行なったセリアスラリーを用いた後に水を用いた研磨方法（以下、「水ポリッシュ」と称す）によるＨＤＰ４ｂの研磨量を調査した実験結果の一例である。横軸は実施した水ポリッシュの時間（ｓｅｃ）を表し、縦軸はＨＤＰ４ｂが研磨された量（膜厚）（Å）を表す。
この実験結果によると、平坦部でのＨＤＰ４ｂの研磨量は、水ポリッシュ０秒（セリアスラリ−４分研磨のみ）では４００Åしかない。しかし、セリアスラリー研磨後に水ポリッシュを連続的に１５秒行なうとＨＤＰ４ｂは８００Å（水ポリッシュで４００Å相当）削れる。そして水ポリッシュ３０秒以上では９００Å（水ポリッシュで５００Å）削れ、その研磨量はほぼ飽和している。
【００１９】
つまり、水ポリッシュを３０秒実施すればＳｉＮ５上に残ったＨＤＰ４ｂを５００Å削り落とすことが可能となる。また、水ポリッシュでのＳｉＮ５の研磨レートは０Å／ｍｉｎであることが別の実験結果から分かっている。つまり、セリアスラリー研磨に引き続き連続的に水ポリッシュ研磨を行なうことでＳｉＮ５表面上に残ったＨＤＰ４ｂを意図的に研磨し、かつＳｉＮ５表面で確実に研磨をストップさせることが可能となる。この結果、図２のＨＤＰ４ｂの膜厚Ｂは完全に除去できると言える。
【００２０】
本発明では、図１のＨＤＰ４ａの膜厚をトレンチ３の溝の深さＡに対し、１０３〜１１７％程度の膜厚となるように形成することが重要である。例を挙げると、トレンチ３の溝深さＡが６０００Åである場合、当該ＨＤＰ４ａの膜厚は６１８０〜７０２０Å程度となるように形成する。これはセリアスラリーと水ポリッシュの研磨後にＨＤＰ４がＳｉ基板表面よりも下がらないようにするためである。
【００２１】
従来のシリカスラリーでも、同様に水を用いた処理を施してきた。しかし、その目的は主にシリカスラリーを洗い流すことにあった。そのため、その処理時間は１５秒程度と短いものであった。
【００２２】
しかし、本発明で実施するものは単に水でスラリーを洗い流す処理とは大きく異なり、ＳｉＮ５の表面に残したＨＤＰ４ｂを意図的に除去し、ＳｉＮ５表面で研磨を終了させるものである。また、ＨＤＰ４ｂを水で研磨することでセリアスラリーの粒子起因で発生するスクラッチ（ウェハ表面の引っかき傷）も除去可能となる。
【００２３】
以上、水ポリッシュの研磨によってＳｉＮ５の表面に残したＨＤＰ４ｂを意図的に除去する方法を開示した。しかし、ＨＤＰ４ｂを除去する別の方法として、エッチングを施す場合もある。
【００２４】
つまり、図１でトレンチ３の深さに対して十分厚いＨＤＰ４ａを成膜し、セリアスラリー研磨終了後に意図的にＨＤＰ４ｂがＳｉＮ５上に残った状態（図２参照）に形成し、その後、ＳｉＮ５上に残ったＨＤＰ４ｂの膜厚ＢをＯＬＥ＿ＬＩＮＫ１光学測定器で計測して、当該膜厚Ｂをスピンエッチャーやウェット槽などのエッチング装置を用いてＨＤＰ４を弗化水素系の溶液に浸してエッチングして除去する。
【００２５】
当該膜厚Ｂを光学測定器で正確に計測しているので残ったＨＤＰ４ｂの除去が可能となる。また、この手法でエッチング量を調整することにより、ＨＤＰ４ｂを除去するだけでなく、ＨＤＰ４ｂ表面（ＳＴＩ）の高さをＳｉＮ５表面から任意の高さで調節が可能となるＯＬＥ＿ＬＩＮＫ１。
【００２６】
最後に、ＣＭＰ研磨が済んだＳＴＩ構造の半導体装置が形成されたＳｉ基板２を加熱した硫酸、又は硫酸と過酸化水素水の混合溶液に浸す。これは、セリアスラリーは鉄、マンガン、クロム、チタン、カルシウム等の重金属を含んでいるため、これらの重金属類がクロスコンタミネーションの問題を引き起こすことを未然に防止するものである。つまり、硫酸がＳｉＮ５や酸化膜（ＳｉＯ２）を削らないことの性質を利用し、ＣＭＰ研磨後の形状を維持し、上記問題を解消するものである。
【００２７】
以上より、本実施形態では凹凸のあるＨＤＰ４ａ表面を、セリアスラリーを用いたＣＭＰ研磨により平坦化し、その後ＳｉＮ上に残ったＨＤＰ４ｂを水ポリッシュ、あるいは残った膜厚を正確に計測した後、適したエッチングを行うことで、適正位置にＨＤＰ４ｂを研磨し終了させることができる。
【００２８】
これにより、トレンチ３に高密度プラズマ酸化膜を埋め込み、平坦化を確保したＳＴＩ構造を得ることができる。
【００２９】
尚、本実施形態ではＳＴＩ構造の半導体装置を例として説明したが本発明はこれに限らず、凹凸を有する半導体基板に酸化膜を形成して、この酸化膜をＣＭＰ研磨する場合に広く適用できる。
【００３０】
【発明の効果】
本発明によれば、研磨剤にセリアスラリーを用いたＣＭＰにおいて、セルフストップしてシリコンナイトライドＳｉＮの表面に残る高密度プラズマ酸化膜ＨＤＰを水ポリッシュで研磨することで除去し、ＳｉＮ表面位置で確実に研磨を終了する。あるいは、セルフストップでＳｉＮの表面に一定のＨＤＰをＣＭＰ後に残し、当該ＨＤＰ膜厚を光学測定器で計測後、スピンエッチャーやウェット槽などのエッチング装置を用いて、弗化水素系の溶液でＨＤＰを除去する。また、このエッチング量を調整することで、ＳＴＩの高さをＳｉＮの表面から任意の高さで調節が可能となる。
【００３１】
また、研磨やエッチングの後に、加熱した硫酸又は硫酸と過酸化水素水の混合溶液に浸すことでセリアスラリーに含まれる鉄、マンガン、クロム、チタン、カルシウム等の重金属が引き起こすクロスコンタミネーションの問題を防止できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の水ポリッシュと研磨量の関係を示す表である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図である。
Claims (4)
- 半導体基板の表面に凹凸を形成する工程と、
前記半導体基板の凹部を充填する酸化膜を形成する工程と、
前記酸化膜をその酸化膜の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、前記半導体基板の凸部が露出されるまで、残存した前記酸化膜を水を用いて研磨する工程、又は前記酸化膜をウエットエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、
前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、
前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、前記シリコンナイトライド層が露出されるまで、残存した前記高密度プラズマ酸化膜を水を用いて研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板の表面をエッチングして所定領域に溝を形成すると共に、この溝を除く前記半導体基板の表面にシリコンナイトライド層を形成する工程と、
前記溝を充填し、前記溝の深さより厚い膜厚を有する高密度プラズマ酸化膜を形成する工程と、
前記高密度プラズマ酸化膜をその膜厚の途中まで酸化セリウムを研磨剤として用いて研磨する工程と、
その後、残存した前記高密度プラズマ酸化膜をウエットエッチングする工程と、
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板上に形成された酸化膜を酸化セリウムを研磨剤として用いてＣＭＰ研磨した後に、この半導体基板を硫酸又は硫酸と過酸化水素水との混合液に浸して洗浄することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202242A JP2004047676A (ja) | 2002-07-11 | 2002-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202242A JP2004047676A (ja) | 2002-07-11 | 2002-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004047676A true JP2004047676A (ja) | 2004-02-12 |
Family
ID=31708479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002202242A Pending JP2004047676A (ja) | 2002-07-11 | 2002-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004047676A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP2010040964A (ja) * | 2008-08-08 | 2010-02-18 | Sharp Corp | 半導体装置の製造方法、研磨装置 |
| CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
-
2002
- 2002-07-11 JP JP2002202242A patent/JP2004047676A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP4679277B2 (ja) * | 2005-07-11 | 2011-04-27 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2010040964A (ja) * | 2008-08-08 | 2010-02-18 | Sharp Corp | 半導体装置の製造方法、研磨装置 |
| CN109817705A (zh) * | 2019-02-01 | 2019-05-28 | 北京燕东微电子有限公司 | 一种降低沟槽碳化硅mosfet界面态的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6030703B2 (ja) | 誘電性ＣＭＰスラリーにおけるＣｓＯＨの使用 | |
| US6946397B2 (en) | Chemical mechanical polishing process with reduced defects in a copper process | |
| JP5168966B2 (ja) | 研磨方法及び研磨装置 | |
| WO2014026549A1 (zh) | 一种用于浅沟槽隔离结构的化学机械研磨方法 | |
| JP3666473B2 (ja) | 固定研磨剤と研磨剤含有水性液体媒質とを用いる化学機械研磨方法 | |
| US6153526A (en) | Method to remove residue in wolfram CMP | |
| TWI336506B (en) | Semiconductor device fabrication method | |
| US7153197B2 (en) | Method for achieving uniform CU CMP polishing | |
| CN100521108C (zh) | 半导体器件的制造方法 | |
| US7297632B2 (en) | Scratch reduction for chemical mechanical polishing | |
| JP2004047676A (ja) | 半導体装置の製造方法 | |
| JP2006120819A (ja) | 半導体ウェーハの製造方法及び半導体ウェーハ | |
| JP2010108985A (ja) | 研磨方法 | |
| JP2023168146A (ja) | 洗浄液、及びウェーハの洗浄方法 | |
| CN105513961B (zh) | 化学机械抛光方法 | |
| JP4546071B2 (ja) | 半導体装置の製造方法 | |
| JP4202955B2 (ja) | 有機膜の化学的機械的研磨方法 | |
| JP2002270566A (ja) | 洗浄液および半導体装置の製造方法 | |
| US7109117B2 (en) | Method for chemical mechanical polishing of a shallow trench isolation structure | |
| JP5835890B2 (ja) | 素子間分離層の形成方法 | |
| WO2017049881A1 (zh) | 加工多晶硅表面的方法以及加工基板表面的方法 | |
| JPH0786215A (ja) | 半導体装置の製造方法 | |
| TW201737417A (zh) | Ｔｓｖ結構的平坦化工藝和裝置 | |
| KR100356620B1 (ko) | 반도체 기판의 평탄화 방법 | |
| KR100687865B1 (ko) | 화학적·기계적 연마 방법 및 화학적·기계적 연마 장비의웨이퍼 로딩 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050706 |
|
| RD01 | Notification of change of attorney |
Effective date: 20051227 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Effective date: 20080129 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Written amendment |
Effective date: 20080402 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080603 |