KR100861606B1 - 반도체 메모리 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치를 형성 후 소자분리막용 절연막을 갭필할 때 시레인 공정으로 HDP막을 형성함으로써 갭필 공정시 보이드의 위치를 트렌치의 상단부에 발생하도록 한 후, 보이드가 개폐되도록 식각 공정을 실시한 후 절연막을 재매립하여 소자 분리막 내에 형성된 보이드를 제거하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 개시한다.
보이드, 소자분리막, 시레인

Description

반도체 메모리 소자의 소자 분리막 형성 방법{Method of forming isolation film of semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 버퍼 산화막
104 : 패드 질화막 105 : 트렌치
106 : 월 산화막 107 : 라이너 산화막
108 : 제1 절연막 109 : 보이드
110 : 제2 절연막
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 갭필 특성을 개선한 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11) 및 플로팅 게이트용 폴리 실리콘막(12)을 형성하고, 이를 선택 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨 다음, 노출된 반도체 기판(10)을 식각함으로써 트렌치(13)를 형성한다. 이어 트렌치(13)를 절연막으로 채워 소자 분리막(14)을 형성한다.
여기서, 소자분리막(14) 형성 전에 일련의 트렌치(13) 측벽 희생산화 공정(건식 식각에 의한 반도체 표면의 식각 결함의 제거 목적) 및 트렌치(13) 측벽 재산화 공정 등을 실시하는 바, 여기서는 설명의 간략화를 위해 생략하였다.
최근 고집적화되는 플래시 메모리 소자의 집적도를 높이기 위하여 60nm이하로 소자의 크기를 줄이고 있으며, 이에 따라 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하는 플래시 메모리는 더 이상 HDP 산화막을 이용한 갭필 마진의 확보가 어렵다. 이로 인하여 트렌치 내부에 보이드 또는 심이 발생하여 반도체 메모리 소자의 전기적 특성을 열화시킨다.
본 발명이 이루고자 하는 기술적 과제는 트렌치를 형성 후 소자분리막용 절연막을 갭필할 때 시레인 공정으로 HDP막을 형성함으로써 갭필 공정시 보이드의 위치를 트렌치의 상단부에 발생하도록 한 후, 보이드가 개폐되도록 식각 공정을 실시한 후 절연막을 재매립하여 소자 분리막 내에 형성된 보이드를 제거하여 소자의 전기적 특성을 개선할 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 소자 분리 마스크막을 순차적으로 형성하는 단계와, 상기 소자 분리 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, HDP 공정을 실시하여 상기 트렌치의 측벽 및 저면에 제1 절연막을 형성하되, 상기 제1 절연막 내의 보이드가 상기 트렌치의 상단부에 형성되도록 하는 단계와, 식각 공정을 실시하여 상기 제1 절연막 내부에 발생한 보이드를 노출시키는 단계, 및 상기 제1 절연막을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함한다.
HDP 공정은 silane 가스를 10 내지 50sccm, O2 가스를 15 내지 80sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 50 내지 200sccm 사용하여 실시한다. HDP 공정은 소스 파워를 2000 내지 8000W, 바이어스 파워를 500 내지 3000W 사용하여 실시한다.
상기 트렌치 형성 단계 후, 상기 제1 절연막 형성 단계 이전에 상기 트렌치의 측벽 및 저면에 월 산화막 및 라이너 산화막을 순차적으로 형성하는 단계를 더 포함한다.
상기 제2 절연막 형성 단계는 silane 가스를 80 내지 200sccm, O2 가스를 90 내지 250sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 0 내지 200sccm 사용하여 형성한다. 상기 제2 절연막 형성 단계는 소스 파워를 2000 내지 8000W, 바이어스 파워를 1000 내지 4000W 사용하여 실시한다. 상기 제1 절연막은 1500 내지 3000Å의 두께로 형성한다. 상기 제2 절연막은 2000 내지 5000Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 7은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 버퍼 산화막(103), 및 패드 질화막(104)을 순차적으로 형성한다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도 3을 참조하면, 패드 질화막(104), 버퍼 산화막(103)을 선택적으로 식각하여 하드 마스크 패턴(104, 103)을 형성한 후, 하드 마스크 패턴(104, 103)을 이용 한 식각 공정으로, 플로팅 게이트용 도전막(102), 터널 절연막(101), 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(105)를 형성한다.
도 4를 참조하면, 산화 공정을 진행하여 트렌치(105)를 포함한 전체 구조 상에 월 산화막(106)을 형성한다. 월 산화막(106)은 레디컬 산화 또는 플라즈마 산화 또는 c-WVG 방식을 이용하여 형성한다. 월 산화막(106)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 이 후, 월 산화막(106)을 포함한 전체 구조 상에 라이너 산화막(107)을 형성한다. 라이너 산화막(107)은 HDP 산화막을 사용하여 형성하는 것이 바람직하다. 라이너 산화막(107)은 고밀도 플라즈마 증착 방식을 이용하여 형성하는 것이 바람직하다.
이 후, 라이너 산화막(107)을 포함한 전체 구조 상에 제1 절연막(108)을 형성하여 트렌치(105) 내부를 갭필한다. 제 1 절연막(108)은 갭필 특성이 우수한 로우 시레인(Low silane HDP) 공정을 사용하여 형성하는 것이 바람직하다. 로우 시레인(Low silane HDP) 공정은 silane 가스를 10 내지 50sccm, O2 가스를 15 내지 80sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 50 내지 200sccm 사용하여 실시하는 것이 바람직하다. 로우 시레인(Low silane HDP) 공정은 소스 파워를 2000 내지 8000W, 바이어스 파워를 500 내지 3000W 사용하여 실시하는 것이 바람직하다. 이로 인하여 제1 절연막(108) 내에 발생할 수 있는 보이드(109)가 트렌치(105)의 하부 및 중단부가 아닌 상부에 형성된다. 제1 절연막(108)은 1500 내지 3000Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 식각 공정을 실시하여 보이드가 노출되도록 제1 절연막(108)의 상부를 식각한다. 식각 공정은 건식 또는 습식 식각 공정을 사용하여 실시하는 것이 바람직하다.
도 6을 참조하면, 제1 절연막(108)을 포함한 전체 구조 상에 제2 절연막(110)을 형성한다. 제2 절연막(110)은 silane 가스를 80 내지 200sccm, O2 가스를 90 내지 250sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 0 내지 200sccm 사용하여 형성하는 것이 바람직하다. 제2 절연막(110)은 소스 파워를 2000 내지 8000W, 바이어스 파워를 1000 내지 4000W 사용하여 실시하는 것이 바람직하다. 제2 절연막(110)은 2000 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 7을 참조하면, 패드 질화막의 상부가 노출되도록 CMP 공정을 실시한다. 이 후, 식각 공정을 통해 패드 질화막 및 버퍼 산화막을 제거한다. 또한 습식 식각을 통해 최종적으로 돌출된 제2 절연막(110) 및 제1 절연막(108)의 높이를 조절하여 소자 분리막을 형성한다.
본 발명의 일실시 예에 따르면, 트렌치를 형성 후 소자분리막용 절연막을 갭필할 때 로우 시레인 공정으로 HDP막을 형성함으로써 갭필 공정시 보이드의 위치를 트렌치의 상단부에 발생하도록 한 후, 보이드가 개폐되도록 식각 공정을 실시한 후 절연막을 재매립하여 소자 분리막 내에 형성된 보이드를 제거하여 소자의 전기적 특성을 개선할 수 있다.

Claims (9)

  1. 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 소자 분리 마스크막을 순차적으로 형성하는 단계;
    상기 소자 분리 마스크막, 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
    HDP 공정을 실시하여 상기 트렌치의 측벽 및 저면에 제1 절연막을 형성하되, 상기 제1 절연막 내의 보이드가 상기 트렌치의 상단부에 형성되도록 하는 단계;
    식각 공정을 실시하여 상기 제1 절연막 내부에 발생한 보이드를 노출시키는 단계; 및
    상기 제1 절연막을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 HDP 공정은 silane 가스를 10 내지 50sccm, O2 가스를 15 내지 80sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 50 내지 200sccm 사용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 HDP 공정은 소스 파워를 2000 내지 8000W, 바이어스 파워를 500 내지 3000W 사용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 형성 단계 후, 상기 제1 절연막 형성 단계 이전에
    상기 트렌치의 측벽 및 저면에 월 산화막 및 라이너 산화막을 순차적으로 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제2 절연막 형성 단계는 silane 가스를 80 내지 200sccm, O2 가스를 90 내지 250sccm, He 가스를 200 내지 10000sccm, 및 H2 가스를 0 내지 200sccm 사용하여 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 제2 절연막 형성 단계는 소스 파워를 2000 내지 8000W, 바이어스 파워를 1000 내지 4000W 사용하여 실시하는 반도체 메모리 소자의 소자 분리막 형성 방 법.
  7. 제 1 항에 있어서,
    상기 제1 절연막은 1500 내지 3000Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 제2 절연막은 2000 내지 5000Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
  9. 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체 구조 상에 월 산화막을 형성하는 단계;
    상기 월 산화막을 포함한 전체 구조 상에 제1 절연막을 형성하되, 상기 제1 절연막 내의 보이드가 상기 트렌치의 상단부에 형성되도록 하는 단계;
    식각 공정을 실시하여 상기 제1 절연막 내부에 발생한 보이드를 노출시키는 단계; 및
    상기 제1 절연막을 포함한 전체 구조 상에 제2 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
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