KR20070002550A - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1폭과 상기 제1폭 보다 큰 제2폭의 트렌치들이 형성된 반도체기판을 제공하는 단계와, 상기 기판 전면 상에 제1폭의 트렌치가 매립되도록 균일한 두께로 제1매립절연막을 증착하는 단계와, 상기 제1매립절연막을 등방성식각하여 기판 표면 및 제2폭의 트렌치 표면에 증착된 제1매립절연막을 제거함과 아울러 제1폭의 트렌치에 증착된 제1매립절연막의 일부를 제거하여 상기 제1폭의 트렌치 상부에 홈을 형성하는 단계와, 상기 홈과 제2폭의 트렌치가 완전 매립되도록 잔류된 제1매립절연막을 포함한 기판 전면 상에 제2매립절연막을 증착하는 단계와, 상기 제2매립절연막을 CMP하는 단계를 포함한다. 본 발명에 따르면, 소자분리영역에 대응하는 트렌치 매립시, 상대적으로 좁은 폭의 트렌치를 먼저 매립한 후, 매립된 트렌치 상부에 홈을 형성시키고나서, 홈과 그 밖의 트렌치들을 최종적으로 매립시킴으로써, 상대적으로 좁은 폭의 트렌치에서 발생되는 심(seam)을 트렌치 내부로 숨겨줄 수 있고, 이에 따라, 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}

도 1은 액티브영역을 한정하는 트렌치가 형성된 반도체기판을 설명하기 위한 평면도.

도 2a와 도 2b는 종래 기술의 문제점을 설명하기 위한 단면도.

도 3a 내지 도 3d는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

도 4는 본 발명에 따른 소자분리막 형성방법을 설명하기 위한 사진.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체기판 22 : 제1매립절연막

23 : 홈 24 : 제2매립절연막

T, T1, T2 : 트렌치 A : 액티브영역

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시의 트렌치 매립 특성을 개선시키기 위한 방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들 간을 전기적으로 분리시키는 소자분리막을 STI 공정을 이용하여 형성하고 있다. 이것은 기존 로코스(LOCOS) 공정의 경우는 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우는 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.

이하에서는 STI 공정을 이용한 종래의 소자분리막 형성방법을 간략하게 설명하도록 한다.

먼저, 반도체기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런다음, 상기 패터닝된 패드질화막을 이용해서 그 아래의 패드산화막과 기판을 식각하여 트렌치를 형성한다.

다음으로, 트렌치를 매립하도록 기판 결과물 상에 매립절연막을 증착하고, 패드질화막이 노출될 때까지 상기 매립절연막을 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)한다.

그리고나서, 식각장벽으로 이용된 패드질화막을 인산용액을 이용한 습식식각방식으로 제거하고, 연이어, 불화수소 용액을 이용한 습식세정으로 패드산화막을 제거하여 트렌치형의 소자분리막 형성을 완성한다.

그러나, 반도체 소자의 디자인 룰이 100nm급 이하로 감소되면서 트렌치의 에스펙트 비(aspect ratio)가 증가됨에 따라, 전술한 STI 공정을 이용한 종래의 소자 분리막 형성방법은 트렌치 매립의 한계 문제에 직면하고 있다.

이하에서는, 도 2a와 도 2b를 참조하여, 종래 기술의 문제점을 보다 구체적으로 설명하도록 한다.

먼저, 도 1을 참조하여, 액티브영역(A)을 한정하는 소자분리막을 형성하기 위해 소자분리막 예정 영역에 트렌치(T)를 형성시킨 반도체기판(1)의 평면도를 설명하도록 한다.

도 1을 참조하면, 액티브영역(A)은 서로 교차되는 영역에서 단축방향으로 최단 근접거리를 갖는다.(D영역)

그러므로, D영역에서의 트렌치 폭은 그 밖의 영역에 비해 상대적으로 좁으며, 트렌치 매립이 상대적으로 어렵다.

도 2a를 참조하면, 종래의 HDP(High Density Plasma)-CVD 방식에 의한 산화막(2a)으로 트렌치를 매립하는 경우, 100nm급 이하의 소자 제조시, D영역과 같은 폭이 좁은 트렌치(T1) 내에 보이드(void)가 발생되고, 이러한 보이드가 후속의 습식식각 공정에서 노출됨으로써 폴리 스트링거(poly stringer)를 유발하여 소자의 전기적 페일(fail)을 초래하고 있다. 여기서, 미설명된 부호 T2는 상기 T1보다 큰 폭을 갖는 트렌치를 가리킨다.

한편, 도 2b를 참조하면, 상기 보이드의 발생을 억제하기 위해, 단차피복성(스텝 커버리지 : Step coverage)이 우수한 물질을 매립절연막으로 사용하는 경우에는, 트렌치를 포함한 기판 전 표면에서 거의 균일한 두께로 매립절연막(2b)이 증착되고 성장하므로, 보이드 발생은 억제되지만, 폭이 좁은 트렌치(T1)에서 심(seam) 이 유발된다는 문제가 있다.

상기 심(seam)은 트렌치 양측벽에 증착되는 매립절연막(2b)이 맞닿는 부분에서 발생하는 것으로서, 후속되는 세정공정에서 노출되어 확대되므로, 결과적으로는, 보이드와 유사한 문제를 일으켜 고집적 소자의 신뢰성 및 수율을 저하시키는 요인으로 작용하고 있다.

더욱이, 소자의 고집적화에 따라 트렌치 측벽의 경사 각도 또한 점차 가파라지고 있어, 상기 심(seam)의 발생 확률이 높아지고 있는 추세이다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, STI 공정에서 트렌치 매립시 보이드(void) 및 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은, 제1폭과 상기 제1폭 보다 큰 제2폭의 트렌치들이 형성된 반도체기판을 제공하는 단계: 상기 기판 전면 상에 제1폭의 트렌치가 매립되도록 균일한 두께로 제1매립절연막을 증착하는 단계; 상기 제1매립절연막을 등방성식각하여 기판 표면 및 제2폭의 트렌치 표면에 증착된 제1매립절연막을 제거함과 아울러 제1폭의 트렌치에 증착된 제1매립절연막의 일부를 제거하여 상기 제1폭의 트렌치 상부에 홈을 형성하는 단계; 상기 홈과 제2폭의 트렌치가 완전 매립되도록 잔류된 제1매립절연 막을 포함한 기판 전면 상에 제2매립절연막을 증착하는 단계; 및 상기 제2매립절연막을 CMP하는 단계를 포함한다.

여기서, 상기 제1매립절연막은 O3-TEOS 베이스 열공정으로 증착되는 산화막 또는 ALD 공정으로 증착되는 절연막이며, 한편, 상기 제2매립절연막은 HDP-CVD 공정에 의한 산화막이다.

상기 제1매립절연막은 제1 및 제2폭을 갖는 트렌치에서의 측벽 증착 두께가 100∼1000Å가 되도록 증착한다.

상기 제1매립절연막을 등방성식각하는 단계 후, 그리고, 상기 제2매립절연막을 증착하는 단계 전, 또는, 상기 제2매립절연막을 증착하는 단계 후, 상기 제1매립절연막의 매립 특성이 향상되도록 기판 결과물을 열처리하는 단계를 더 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 반도체기판(21) 상에 공지의 공정에 따라 패드산화막(미도시)과 패드질화막(미도시)을 차례로 형성한다. 그런다음, 공지의 포토리소그라피 공정에 따라 패드질화막(미도시)을 식각한 후, 식각된 패드질화막(미도시)을 식각장벽으로 이용해서 패드산화막(미도시)과 기판(21)의 소정 깊이를 식각하여 기판의 필드영역에 트렌치(T1, T2)를 형성한다.

이때, 상기 트렌치는, 도 1에서 설명한 바와 같이, 다양한 폭을 갖고 형성되는데, 여기서는, 설명의 용이성을 위해, 트렌치 폭 중에서 가장 좁은 제1폭을 갖는 트렌치(T1)와 상기 제1폭 보다 큰 제2폭을 갖는 트렌치(T2)에 대해서 도시하였다. 이때, 상기 제1폭을 갖는 트렌치(T1)에 해당하는 부분은 도1에서의 D영역이다.

다음으로, 도시하지는 않았으나, 반도체기판(21)과 트렌치의 계면 사이에서 발생될 수 있는 누설전류를 방지하기 위해 트렌치 표면에 산화 공정을 통한 측벽산화막을 형성한다. 그런다음, 상기 측벽산화막 상에 후속에서 진행되는 세정 공정에서 측벽산화막의 손실이 방지되도록 선형질화막(liner nitride)을 증착하고, 연이어, 후속하는 트렌치 매립절연막의 증착시에 발생될 수 있는 반도체기판(21)의 결함을 방지하기 위해 선형산화막(liner oxide)을 증착한다.

도 3b를 참조하면, 상기 제1폭의 트렌치(T1)를 매립하도록 기판 결과물 상에 제1매립절연막(22)을 증착한다. 상기 제1매립절연막(22)은 O3-TEOS(Tetraethyl-orthosilicate) 베이스 열공정에 의한 산화막 또는 원자층증착(Atomic Layer Deposition : 이하 ALD) 방식에 의한 절연막으로서, 단차피복성이 우수한 특성을 갖는다.

그러므로, 상기 제1매립절연막(22)은 기판 전면에 균일한 두께를 갖고 컨포멀(conformal) 하게 증착되는데, 본 발명에서는, 도 3b에 도시된 바와 같이, 상기 제1폭을 갖는 트렌치(T1)는 완전 매립되고 그 밖의 제1폭 보다 큰 폭을 갖는 트렌치(T2)들을 매립되지 않도록 제1매립절연막(22)을 증착시킨다.

이때, 상기 제1매립절연막(22)의 증착 두께는 트렌치에서의 측벽 증착 두께를 기준으로 100∼1000Å 범위가 되도록한다.

도 3c를 참조하면, 상기 제1매립절연막(22)을 등방성식각하여 기판(21) 표면 및 제2폭의 트렌치(T2) 표면에 증착된 제1매립절연막(22)을 제거함과 아울러 제1폭의 트렌치(T1)에 증착된 제1매립절연막(22)의 상부 일부를 제거하여 상기 제1폭의 트렌치(T1) 상부에 홈(23)을 형성한다. 이때, 상기 등방성식각은 건식 및 습식 식각방식으로 수행할 수 있고, 습식식각시에는 불화수소(HF)를 포함하는 희석액을 사용한다.

여기서, 상기 등방성식각으로 제2폭의 트렌치(T1) 표면에 증착된 제1매립절연막(22)을 모두 제거시키는 것이 바람직하나, 200Å 이하 두께의 제1매립절연막(22) 부분을 잔류시킬 수도 있다.

이상과 같이, 상기 등방성식각 공정을 통하여, 제1폭의 트렌치(T1) 상부에 홈(23)이 형성됨과 아울러 제2폭의 트렌치(T2) 내부는 그 공간이 넓어지게 된다.

도 4는 상기 등방성식각 후 반도체기판의 평면 사진으로서, 등방성식각 후 제1폭의 트렌치(T1) 영역에만 제1층간절연막(22)이 매립되고, 그 밖의 큰 폭을 갖는 트렌치(T2) 영역은 제1층간절연막(22)이 제거되어 노출돼 있는 것을 확인할 수 있다.

여기서, 도시하지는 않았지만, 상기 등방성식각 후, 그리고, 제2매립절연막(24)을 증착하기 전, 필요에 따라 상기 홈(23)을 포함한 기판(21) 전면 상에 100Å 이하 두께의 보호막을 추가적으로 형성시킬 수도 있다.

도 3d를 참조하면, 상기 홈(23)과 제2폭의 트렌치(T2)가 완전 매립되도록 잔류된 제1매립절연막(22)을 포함한 기판 전면 상에 제2매립절연막(24)을 증착한다.

여기서, 상기 제2매립절연막(24)은 HDP-CVD 공정에 의한 산화막으로서, 도 3d에 도시된 바와 같이, 트렌치를 매립시키면서 비교적 평탄한 증착 높이를 갖고 증착된다.

본 발명에서는, 도 3d에 도시된 바와 같이, 좁은 트렌치(T1)에서 심(seam)을 포함하는 제1매립절연막(22) 부분 상부에 홈(23)을 형성하고 상기 홈(23)을 제2매립절연막(24)으로 메워줌으로써, 심(seam)이 트렌치(T1) 내부로 숨게된다. 그러므로, 본 발명의 방법에 따르면, 후속되는 세정공정에서 심(seam)이 세정액에 노출되지 않고, 이에 따라, 심(seam)으로 인한 소자의 특성 열화가 방지된다.

또한, 본 발명에서 제2폭을 갖는 트렌치(T2)는 전술한대로 등방성식각공정에 의해 그 내부 공간이 확보된 상태에서, 제2매립절연막(24)에 의해 매립되므로, 매립이 용이하다.

상기 제2매립절연막(24)을 증착하는 단계 후, 상기 제1매립절연막(22)의 매립 특성이 향상되도록 기판 결과물을 열처리한다.

상기 열처리 공정은 제1매립절연막(22)을 등방성식각하는 단계 후, 그리고, 상기 제2매립절연막(24)을 증착하는 단계 전에 수행할 수도 있다.

이후, 도시하지는 않았으나, 상기 제2매립절연막(24)을 CMP하여 본 발명의 소자분리막 형성공정을 완료하고, 계속해서, 공지의 후속 공정을 차례로 수행하여 반도체 소자를 완성한다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 상대적으로 좁은 폭의 트렌치를 먼저 매립한 후, 매립된 트렌치 상부에 홈을 형성시키고나서, 상기 홈과 그 밖의 트렌치들을 최종적으로 매립시킴으로써, 상대적으로 좁은 폭의 트렌치에서 발생되는 심(seam)을 트렌치 내부로 숨겨줄 수 있다. 이에 따라, 본 발명은 심(seam)으로 인한 소자의 특성 열화를 방지할 수 있어 소자의 신뢰성 및 특성이 향상된다.

특히, 본 발명의 방법은 상대적으로 좁은 트렌치의 매립 특성을 향상시킬 수 있는 방법으로서, 고집적 소자의 소자분리막 제조시 용이하게 적용할 수 있는 잇점이 있다.

Claims (5)

1. 제1폭과 상기 제1폭 보다 큰 제2폭의 트렌치들이 형성된 반도체기판을 제공하는 단계:

   상기 기판 전면 상에 제1폭의 트렌치가 매립되도록 균일한 두께로 제1매립절연막을 증착하는 단계;

   상기 제1매립절연막을 등방성식각하여 기판 표면 및 제2폭의 트렌치 표면에 증착된 제1매립절연막을 제거함과 아울러 제1폭의 트렌치에 증착된 제1매립절연막의 일부를 제거하여 상기 제1폭의 트렌치 상부에 홈을 형성하는 단계;

   상기 홈과 제2폭의 트렌치가 완전 매립되도록 잔류된 제1매립절연막을 포함한 기판 전면 상에 제2매립절연막을 증착하는 단계; 및

   상기 제2매립절연막을 CMP하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 제1매립절연막은 O3-TEOS 베이스 열공정으로 증착되는 산화막 또는 ALD 공정으로 증착되는 절연막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 제 1 항에 있어서, 상기 제1매립절연막은 제1 및 제2폭의 트렌치에서의 측벽 증착 두께가 100∼1000Å가 되도록 증착하는 것을 특징으로 하는 반도체 소자의 소 자분리막 형성방법.
4. 제 1 항에 있어서, 상기 제2매립절연막은 HDP-CVD 공정에 의한 산화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 1 항에 있어서, 상기 제1매립절연막을 등방성식각하는 단계 후, 그리고, 상기 제2매립절연막을 증착하는 단계 전, 또는, 상기 제2매립절연막을 증착하는 단계 후, 상기 제1매립절연막의 매립 특성이 향상되도록 기판 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.

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