KR20010108828A - 반도체 장치의 소자 분리막 형성방법 - Google Patents

반도체 장치의 소자 분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, STI의 에지 부위를 라운딩 처리하므로써, 각이 진 STI의 에지에 전기장이 집중되어 야기되는 기생 트랜지스터와 누설 전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킬 수 있다.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법은, 실리콘 기판위에 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착하여 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와, 상기 패드 질화막을 브랭킷 식각하여 상기 샬로우 트랜치의 탑부분의 에지를 약 100∼200Å 정도로 오픈시키는 단계와, 상기 공정 진행후, 실리콘 원자의 이동 및 변환이 가능한 분위기하에서 고온급속가열법(RTP)에 의한 어닐 공정을 진행하여 상기 샬로우 트랜치의 탑 및 바텀부분의 에지를 라운드 형상으로 형성시키는 단계와, 상기 결과물 위에 산화막을 증착시킨 후 고농도 플라즈마(HDP) 산화막으로 트랜치 충진을 진행하고 이후 자기화를 진행하여 치밀화 시키는 단계와, 상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 스트립하여 라운드된 샬로우 트랜치 코너를 가지는 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

반도체 장치의 소자 분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 보다 구체적으로는 샬로우 트렌치 분리막(Shallow Trench Isolation: 이하, 'STI'라 칭함)의 에지(edge) 부위를 라운딩(rounding) 처리하므로써, 각이 진 STI의 에지에 전기장이 집중되어 야기되는 기생 트랜지스터와 누설 전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킨 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 종래에는 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 방식의 소자 분리막이 제안되었다. 도 1A 및 도 1B를 참조하여, 종래의 STI 소자 분리막 형성방법을 설명한다.
먼저, 도 1A에 도시된 바와 같이, 실리콘 기판(1)상에 버퍼 역할을 하는 실리콘 산화막(2)과 산화를 억제하는 실리콘 질화막(3)을 순차적으로 형성한다. 다음, 실리콘 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(4)을 형성한다. 이때, 레지스트 패턴(4)은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 레지스트 패턴(4)을 마스크로 하여, 실리콘 질화막(3), 실리콘 산화막(2) 및 반도체 기판(1)이 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 레지스트 패턴(4)를 공지의 방법으로 제거한 후, 샬로우 트랜치(ST)내에 절연막(5)을 매립한다. 이어서, 반도체 기판(1) 표면에 있는 실리콘 질화막(3) 및 실리콘 산화막(2)을 공지의 방법으로 제거하여, STI 소자 분리막을 완성한다(도 1B).
종래의 STI 형성 방법은 ISO 마스크(mask) 및 식각을 진행한 후, STI 에지 부위의 라운딩 또는 Si 계면의 결함(defect) 및 트랩 차아지(trap charge) 감소등의 계면 특성 향상을 위해 노(furnace)를 이용하여 월(wall) SAC(Self Align Contact) 산화(1100℃ 건조 산화)와 월(wall) 산화(800℃ 습식 산화)등의 공정을 이용하여 Si 리세스 장치(Si-recess scheme)를 사용하였다. 여기서, 상기 공정 진행시에 진행된 산화막을 제거하기 위한 불화수소(HF)를 이용한 전처리 세정공정이 존재하며, 이를 통해 패드 산화막의 손실을 가져오게 된다.
이때, STI의 바텀(bottom) 에지(a)는 도 1C의 공정 사진 확대도에서도 볼 수 있듯이 어느 정도 라운딩 코너가 확보되지만, 패드 질화막(nitride)와 인접한 탑 코너(top corner)(b)에서는 라운딩 효과가 그다지 크지 않음을 알 수 있다(도 1C 및 도 1D 참조).
상기 STI의 탑 코너(top corner)(b)에서는 계속되는 산화에 의해 패드 산화막쪽으로 산화가 지나치게 많이 진행되어 고농도 플라즈마(High Density Plasma: HDP) 산화막 충진(Gap filling) 및 자기화(densification) 진행후에 보이드가 존재하게 된다. 이는 소자에 전기장이 가해지면 이렇게 불안정한 STI 에지에 집중되어 누설 전류가 유발되는 등 소자 특성에 악영향을 끼치는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 STI의 에지 부위를 라운딩 처리하므로써, 각이 진 STI의 에지에 전기장이 집중되어 야기되는 기생 트랜지스터와 누설 전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킨 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은,
실리콘 기판위에 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착하여 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와,
상기 패드 질화막을 브랭킷 식각하여 상기 샬로우 트랜치의 탑부분의 에지를 약 100∼200Å 정도로 오픈시키는 단계와,
상기 공정 진행후, 실리콘 원자의 이동 및 변환이 가능한 분위기하에서 고온급속가열법(RTP)에 의한 어닐 공정을 진행하여 상기 샬로우 트랜치의 탑 및 바텀부분의 에지를 라운드 형상으로 형성시키는 단계와,
상기 결과물 위에 산화막을 증착시킨 후 고농도 플라즈마(HDP) 산화막으로 트랜치 충진을 진행하고 이후 자기화를 진행하여 치밀화 시키는 단계와,
상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 스트립하여 라운드된 샬로우 트랜치 코너를 가지는 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법에 있어서, 상기 고온급속가열법(RTP)에 의한 어닐 공정은 수소(H2) 분위기 속에서 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법에 있어서, 상기 고온급속가열법(RTP)에 의한 어닐 공정은 로딩 및 언로딩을 350∼500℃로 진행하며, 메인 어닐 공정을 900∼1000℃의 온도범위내에서 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법에 있어서, 상기 고온급속가열법(RTP)에 의한 어닐 공정은 0.1∼2 토르의 낮은 압력조건에서 진행하는 것을 특징으로 한다.
본 발명에 의한 반도체 장치의 소자 분리막 형성방법에 있어서, 상기 고온급속가열법(RTP)에 의한 어닐 공정시간은 상기 공정조건에서 0.5∼5초 정도로 하는 것을 특징으로 한다.
도 1A 및 도 1B는 종래의 STI 소자 분리막 형성방법을 설명하기 위한 단면도
도 1C 및 도 1D는 종래의 STI 소자 분리막의 공정 확대사진도
도 2A 내지 도 2F는 본 발명에 의한 STI 소자 분리막 형성방법을 설명하기 위한 단면도
*도면의 주요 부분에 대한 부호의 설명*
1, 11 : 실리콘 기판 2, 12 : 실리콘 산화막
3, 13 : 실리콘 질화막 4 : 레지스트 패턴
5 : 절연막 14 : 라이너 산화막
15 : 고농도 플라즈마 산화막
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2A 내지 도 2F는 본 발명에 의한 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
먼저, 실리콘 기판(11)상에 버퍼 역할을 하는 실리콘 산화막(12)을 산화 공정으로 50∼100Å 두께로 형성한 후, 상기 실리콘 산화막(12) 위에 산화를 억제하는 실리콘 질화막(Si3N4)(13)을 900∼1500Å 두께로 증착한다. 다음, 상기 실리콘 질화막(13) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여, 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다. 그후, 상기 레지스트 패턴을 마스크로 하여, 상기 실리콘 질화막(13), 실리콘 산화막(12) 및 반도체 기판(11)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 그후, 상기 레지스트 패턴를 공지의 방법으로 제거하면, 도 2A에 도시된 것과 같이 STI 트랜치가 형성된다. 이때, 상기 STI 트랜치의 바텀 코너부(a)와 탑 코너부(b)는 종래의 경우에 마찬가지로 각각 각이 진 형태로 형성되어 있다.
도 2B를 참조하여 다음 공정을 계속 설명한다.
상기 공정 진행후, 상기 STI의 탑 코너부(b)가 오픈되도록 상기 실리콘 질화막(13)을 100∼200Å 정도의 두께로 브랭킷 식각한다. 이때, 브랭킷 식각 공정시 주의할 점은 너무 지나치게 식각할 경우 엑티브 영역이 감소하게 되므로 적당한 수준을 유지해야 한다.
상기 공정 진행후, 수소(H2) 분위기에서 900∼1000℃의 온도 범위내로 일정압력과 일정시간동안 고온급속가열법(Rapid Thermal Process: RTP)에 의한 어닐(anneal) 공정을 실시한다. 이때, 실리콘(Si) 원자들의 이동 현상이 유발되어도 2C에 도시한 것과 같이, STI의 바텀의 코너부분(a') 및 탑의 코너부분(b')이 모두 라운딩 처리가 이루어진다.
상기 공정에서 어닐공정시간을 조절하면 수십에서 수백 Å의 곡률반경을 가지는 라운딩 에지를 확보할 수 있다.
이렇게 형성된 STI 트랜치 구조물 위에 Si 계면 디펙트(defect) 제거 및 트랩 차아지(trap charge) 감소를 위해 라이너(liner) 산화막(14)을 50∼150Å 정도로 증착한다(도 2D).
상기 공정이후, 증착률이 매우 높은 고농도 플라즈마(High Density Plasma: HDP) 산화막(15)으로 트랜치를 메우고, 이후 노(furnace)를 이용하여 자기화(densification) 시키게 되면 도 2E와 같이 형성된다. 즉, 상기 HDP 산화막(15)의 트랜치 부분의 형상이 탑 코너 부분이 라운딩 형상을 갖는 상기 트랜치의 형상과 같이 형성된다.
그후, 화학적 물리적 연마(Chemical & Mechanical Polishing: CMP) 공정을 2회에 걸쳐 진행한 뒤 실리콘 질화막(13)을 제거하게 되면 도 2F에 도시된 것과 같이, 상기 실리콘 질화막(13)은 트랜치의 탑 코너 안쪽에 홈이 형성된 형상을 갖는 STI 구조가 완성된다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치의 소자 분리막 형성방법에 의하면, RTP 어닐로 STI 에지를 라운딩 처리함과 동시에 Si 계면 안정화를 이루게 되면 불필요한 공정(월(wall) SAC 산화(1100℃ 건조 산화)과 월(wall)산화(800℃ 습식 산화))을 생략할 수 있을 뿐아니라, 보이드가 없는 안정된 STI 구조를 확보할 수 있다. 또한, 소자 특성에 심각한 영향을 주는 기생 트랜지스터 생성 억제와 누설전류감소 및 Id-VG특성 등의 소자특성 개선에 따른 수율 향상을 꾀할 수 있으며, 공정시간 단축과 공정 단순화로 인한 원가절감 효과를 기대할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 실리콘 기판위에 패드 산화막을 형성하고 일정두께의 패드 질화막을 증착하여 ISO 마스크 및 식각 공정을 거쳐 샬로우 트랜치를 한정하는 단계와,
    상기 패드 질화막을 브랭킷 식각하여 상기 샬로우 트랜치의 탑부분의 에지를 약 100∼200Å 정도로 오픈시키는 단계와,
    상기 공정 진행후, 실리콘 원자의 이동 및 변환이 가능한 분위기하에서 고온급속가열법(RTP)에 의한 어닐 공정을 진행하여 상기 샬로우 트랜치의 탑 및 바텀부분의 에지를 라운드 형상으로 형성시키는 단계와,
    상기 결과물 위에 산화막을 증착시킨 후 고농도 플라즈마(HDP) 산화막으로 트랜치 충진을 진행하고 이후 자기화를 진행하여 치밀화 시키는 단계와,
    상기 결과물로부터 화학적기계연마(CMP) 공정을 진행한 후 상기 질화막을 스트립하여 라운드된 샬로우 트랜치 코너를 가지는 소자분리막을 완성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 고온급속가열법(RTP)에 의한 어닐 공정은 수소(H2) 분위기 속에서 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 고온급속가열법(RTP)에 의한 어닐 공정은 로딩 및 언로딩을 350∼500℃로 진행하며, 메인 어닐 공정을 900∼1000℃의 온도범위내에서 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 고온급속가열법(RTP)에 의한 어닐 공정은 0.1∼2 토르의 낮은 압력조건에서 진행하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 고온급속가열법(RTP)에 의한 어닐 공정시간은 상기 공정조건에서 0.5∼5초 정도로 하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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