KR20040001469A - 반도체 장치의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, STI 형성시 트랜치 상하부 모서리부분의 각화현상을 억제시켜, 기생 트랜지스터와 누설 전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킬 수 있다. 상기 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은, 실리콘 기판위에 패드 산화막 및 패드 질화막을 형성한 후 ISO 마스크 및 식각 공정에 의해 샬로우 트렌치를 한정하는 단계; 상기 트렌치 식각 후 불화수소(HF)를 이용한 제 1 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계; 상기 공정 후 저온 습식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩하는 단계; 상기 공정 후 불화수소(HF)를 이용한 제 2 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계; 상기 공정 후 고온 건식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩한 후 NH4OH 처리하는 단계; 상기 트렌치 내부가 완전히 덮히도록 상기 결과물 위에 절연막을 형성하는 단계; 상기 패드 질화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 절연막을 평탄화하는 단계; 및 상기 공정 후 산소(O2) 어닐 공정을 실시하여 상기 트렌치 상부의 모서리를 추가적으로 라운딩하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 장치의 소자 분리막 형성방법에 관한 것으로, 보다 구체적으로는 샬로우 트랜치 분리막(Shallow Trench Isolation: 이하, 'STI'라 칭함) 형성시 트랜치 상하부 모서리부분의 각화현상을 억제시켜, 기생 트랜지스터와 누설전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킨 반도체 장치의 소자 분리막 형성방법에 관한 것이다.
일반적으로, 반도체 기술의 진보와 더불어 더 나아가서는 반도체 소자의 고속화, 고집적화가 진행되고 있고, 이에 수반해서 패턴에 대한 미세화의 필요성이 점점 높아지고 있으며, 패턴의 칫수도 고정밀화가 요구되고 있다. 이는 반도체 소자에 있어서, 넓은 영역을 차지하는 소자 분리 영역에도 적용된다.
현재의 반도체 장치의 소자 분리막으로는 로코스(LOCOS: Local Oxidation of Silicon) 산화막이 대부분 이용된다. 이 로코스 방식의 소자 분리막은 기판을 선택적으로 국부 산화하여 얻어진다.
그러나, 상기 로코스 방식의 소자 분리막은 그 가장자리 부분에 새부리 형상의 버즈빅이 발생하여, 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점을 갖는다.
따라서, 종래에는 적은 폭을 가지며, 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 방식의 소자 분리막이 제안되었다. 도 1을 참조하여, 종래의 STI 소자 분리막 형성방법을 설명한다.
도 1a와 같이, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 패드 질화막(3)을 순차적으로 형성한다.
그 다음, 패드 질화막(3) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(도시하지 않음)을 형성한다. 이때, 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여형성된다.
그 다음, 레지스트 패턴을 마스크로 하여, 상기 패드 질화막(3), 상기 패드 산화막(2) 및 상기 실리콘 기판(1)을 소정 깊이만큼 식각하여, 도 1b와 같이, 샬로우 트랜치(ST; 4)를 형성한다.
그 다음, 도 1c와 같이, 레지스트 패턴를 공지의 방법으로 제거한 후, 이 결과물 위에 상기 샬로우 트랜치(ST; 4)가 충분히 매립되도록 절연막(5)을 형성한다.
그 다음, 도 1d와 같이, 화학적기계적연마(CMP) 공정을 이용하여 상기 패드 질화막(3)이 드러나도록 상기 절연막(5)을 평탄화한다.
그 다음, 도 1e와 같이, 상기 반도체 기판(1) 표면에 있는 상기 패드 질화막(3) 및 패드 산화막(2)을 공지의 방법으로 제거하여, STI 소자 분리막(5)을 완성한다.
그러나, 상기 구성을 갖는 종래의 STI 소자 분리막 형성방법은 상기 도 1b 및 도 1c에 도시된 바와 같이, 월(wall) 산화시 트랜치 모서리에 각화현상(a)(b)이 발생하게 된다.
상기 도면을 참조하면, 산소(O2) 분위기하에서 월 산화(wall oxidation)를 진행할 때 트랜치 상부의 모서리 부분(a)(b)에서는 상기 패드 질화막(3), 패드 산화막(2), 실리콘 기판(1)이 계면을 이룸에 따라 매우 큰 압축응력이 작용하여 산소(O2)의 확산속도가 느리고, 트랜치 하부의 모서리 부분(6)에서는 실리콘(Si)의결정면이 다르게 존재하여(트랜치 바닥면: (100)면, 트랜치 측면: (010)면, 트랜치 하부 모서리: (111)면) 횡방향 산화속도와 종방향 산화속도가 달라지게 된다. 결과적으로, 트랜치 상하부의 모서리부분에 각화현상이 발생된다. 이렇게 각화현상이 발생될 경우, 게이트 산화막 시닝(thining) 현상이 유발되어 트랜지스터의 드레인 전류와 드레인 전압 특성상에 험프(hump) 현상(특정 드레인전압에서 드레인전류가 불규칙적으로 변화되는 현상)이 나타나고, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트에 인가되었을 때 트랜치 모서리부분에서 전기장의 크기가 선택적으로 증가되는 전기장집중효과가 발생하므로 누설전류가 증대되어 소자의 GOI(Gate Oxide Integrity) 특성이 열화된다.
도 2a 및 도 2b는 종래의 STI 소자 분리막 형성방법에 따른 문제점을 설명하기 위한 단면도이다.
도 2a를 참조하면, 불화수소(HF)에 의한 세정 공정시 소자 분리막(5)의 트렌치 모서리 부분(c)에 침식이 발생되며, 이로 인해 소자의 비정상적인 동작이 유발하게 된다.
도 2b를 참조하면, 소자 분리막(5)이 액티브 영역인 반도체 기판(1)의 표면보다 낮게 형성되어도, 불화수소(HF)에 의한 세정 공정시 소자 분리막(5)의 트렌치 모서리 부분(c)에 침식이 발생하게 되며, 이로 인해 소자의 비정상적인 동작이 유발하게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 STI 형성시 트랜치 상하부 모서리부분의 각화현상을 억제시켜, 기생 트랜지스터와 누설 전류 등에 의한 소자의 오작동 및 특성 열화를 방지시킨 반도체 장치의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래기술에 따른 STI 소자 분리막 형성방법을 설명하기 위한 공정 단면도
도 2a 및 도 2b는 종래의 STI 소자 분리막 형성방법에 따른 문제점을 설명하기 위한 단면도
도 3a 내지 도 3i는 본 발명에 의한 STI 소자 분리막 형성방법을 설명하기 위한 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
11 : 실리콘 기판12 : 실리콘 산화막
13 : 실리콘 질화막19 : 절연막
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 장치의 소자 분리막 형성방법은,
실리콘 기판위에 패드 산화막 및 패드 질화막을 형성한 후 ISO 마스크 및 식각 공정에 의해 샬로우 트렌치를 한정하는 단계;
상기 트렌치 식각 후 불화수소(HF)를 이용한 제 1 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계;
상기 공정 후 저온 습식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩하는 단계;
상기 공정 후 불화수소(HF)를 이용한 제 2 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계;
상기 공정 후 고온 건식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩한 후 NH4OH 처리하는 단계;
상기 트렌치 내부가 완전히 덮히도록 상기 결과물 위에 절연막을 형성하는 단계;
상기 패드 질화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 절연막을 평탄화하는 단계; 및
상기 공정 후 산소(O2) 어닐 공정을 실시하여 상기 트렌치 상부의 모서리를 추가적으로 라운딩하는 단계를 포함하는 것을 특징으로 한다.
상기 제 1 전세 공정 시, 상기 패드 산화막의 풀 백(언더 컷) 두께는 350Å인 것을 특징으로 한다.
상기 제 2 전세 공정 시, 상기 패드 산화막의 풀 백(언더 컷) 두께는 350Å인 것을 특징으로 한다.
상기 저온 습식 산화 공정시 온도는 850℃이고, 식각되는 실리콘 기판의 두께는 200Å인 것을 특징으로 한다.
상기 고온 건식 산화 공정시 온도는 1000℃ 이상이고, 식각되는 실리콘 기판의 두께는 300Å인 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3a 내지 도 는 본 발명에 의한 반도체 장치의 소자 분리막 형성 방법을 설명하기 위한 단면도이다.
먼저, 도 3a와 같이, 실리콘 기판(11)상에 버퍼 역할을 하는 패드 산화막(12)을 산화 공정으로 50∼100Å 두께(100Å)로 형성한 후, 상기 패드 산화막(12) 위에 산화를 억제하는 패드 질화막(Si3N4)(13)을 900∼1500Å 두께(1450Å)로 증착한다.
그 다음, 상기 패드 질화막(13) 상부에 소자 분리 예정 영역을 노출시키기 위한 레지스트 패턴(도시되어 있지 않음)을 형성한다. 이때, 레지스트 패턴은 얇은 폭의 소자 분리막을 형성하기위하여, 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성된다.
그 다음, 상기 레지스트 패턴을 마스크로 하여, 상기 패드 질화막(13), 패드 산화막(12) 및 실리콘 기판(11)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST; 14)를 형성한다. 그후, 상기 레지스트 패턴를 공지의 방법으로 제거하면, 도 3b에 도시된 것과 같이 STI 트랜치(14)가 형성된다.
그 다음, 트렌치 식각후 트렌치 상부 모서리 부분이 각화되는 현상을 방지하기 위해 트렌치 상부 모서리 부분을 라운딩(rounding) 처리를 하기 위해, 도 3c와 같이, 불화수소(HF)로 세정하여 상기 패드 산화막(12)을 약 350Å 두께로 풀 백(pull back; 15){언더컷(under cut)}한다.
그 다음, 도 3d와 같이, 저온(850℃) 습식(Wet) 산화 공정으로 안쪽 깊이 산화(200Å)(16)한다.
그 다음, 도 3e와 같이, 불화수소(HF)로 세정하여 상기 패드 산화막(12)을 약 350Å 두께로 풀 백(pull back; 15){언더컷(under cut)}한다. 이 때, NH4OH로 상기 실리콘 기판(11)을 식각한다.
그 다음, 도 3f 및 도 3g와 같이, 고온(1000℃ 이상) 건식 산화(300Å)(18) 공정을 진행한다.
그 다음, 상기 샬로우 트랜치(ST; 14)가 충분히 매립되도록 절연막(19)을 형성한 다음, 도 3h와 같이, 화학적기계적연마(CMP) 공정을 이용하여 상기 패드 질화막(13)이 드러나도록 상기 절연막(19)을 평탄화한다. 이 때, 남아 있는 절연막(19)의 두께는 650Å 정도이다.
그 다음, 노(furnace)를 이용하여 산소(O2) 어닐링(annealing) 공정을 실시한다. 이때, 어닐링(annealing) 공정은 습식(Wet) 분위기에서 열처리 공정을 진행한다.
고농도 플라즈마(High Density Plasma) 산화막을 열처리에 의해 밀도를 높임으로써, 막질의 식각비를 낮추고, 또한 모서리 부분의 추가적인 라운딩 효과를 볼 수 있다. 따라서, 상기 트랜치 내부에 증착된 상기 절연막의 상부 모서리부분(20)이 라운딩된다.
여기서, 고온 건식 산화로 처리하지 않는 이유는 고온으로 진행할 경우 기계적인 스트레스의 증가로 단층 생성의 원인이 될 수 있기 때문이다.
그후, 화학적 물리적 연마(Chemical & Mechanical Polishing: CMP) 공정을 진행한 뒤 상기 패드 질화막(13) 및 패드 산화막(12)을 제거하여(도시하지 않았음) STI 구조를 완성한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치의 소자 분리막 형성방법에 의하면, 종래의 월(wall) 희생(sacrificial) 산화공정과 월(wall) 산화공정 및라이너(liner) 산화막 증착공정 등의 3 공정을 생략함과 동시에 트랜치 모서리 각화현상을 억제시킴으로써 보다 경제적인 방법으로 우수한 소자의 특성을 확보할 수 있다.
또한, 습식 세정 공정(HF)에 의한 산화막 풀 백(pull back), NH4OH에 의한 실리콘 식각, 그리고 습식(Wet) 및 건식(dry) 방식에 의한 2 단계 산화 공정으로 최적의 라운딩을 구현할 수 있으며, 화학적기계적연마(CMP) 공정 후 산소(O2) 어닐 공정에 의해 추가적인 라운딩을 구현할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 실리콘 기판위에 패드 산화막 및 패드 질화막을 형성한 후 ISO 마스크 및 식각 공정에 의해 샬로우 트렌치를 한정하는 단계;상기 트렌치 식각 후 불화수소(HF)를 이용한 제 1 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계;상기 공정 후 저온 습식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩하는 단계;상기 공정 후 불화수소(HF)를 이용한 제 2 전세 공정으로 상기 패드 산화막을 풀 백(언더 컷)하는 단계;상기 공정 후 고온 건식 산화 공정을 실시하여 상기 샬로우 트렌치의 상부 모서리 부분을 라운딩한 후 NH4OH 처리하는 단계;상기 트렌치 내부가 완전히 덮히도록 상기 결과물 위에 절연막을 형성하는 단계;상기 패드 질화막이 드러나도록 화학적기계적연마(CMP) 공정으로 상기 절연막을 평탄화하는 단계; 및상기 공정 후 산소(O2) 어닐 공정을 실시하여 상기 트렌치 상부의 모서리를 추가적으로 라운딩하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제 1 전세 공정 시, 상기 패드 산화막의 풀 백(언더 컷) 두께는 350Å인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 제 2 전세 공정 시, 상기 패드 산화막의 풀 백(언더 컷) 두께는 350Å인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 저온 습식 산화 공정시 온도는 850℃이고, 식각되는 실리콘 기판의 두께는 200Å인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 고온 건식 산화 공정시 온도는 1000℃ 이상이고, 식각되는 실리콘 기판의 두께는 300Å인 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020036685A KR20040001469A (ko) | 2002-06-28 | 2002-06-28 | 반도체 장치의 소자 분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040001469A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427533B2 (en) | 2005-06-15 | 2008-09-23 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices |
-
2002
- 2002-06-28 KR KR1020020036685A patent/KR20040001469A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427533B2 (en) | 2005-06-15 | 2008-09-23 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices including trench device isolation layers having protective insulating layers and related devices |
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