KR100209372B1 - 반도체소자의 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 질화막 패턴을 마스크로 하여 트랜치를 형성하고, 상기 트랜치의 내벽에 채널저지 영역을 형성하는 공정을 구비하는 소자분리에 있어서, 상기 채널저지 영역 형성공정을 온도 및 시간 조절이 용이한 RTP 방법으로 B2H6가스 분위기에서 실시하여 얕은 깊이의 채널저지 영역을 균일한 도핑 농도로 형성하였으므로, NCE가 방지되어 소자의 동작 특성이 향상되고, 도핑 농도의 정확한 조절이 용이하여 트랜지스터의 문턱전압 변화가 방지되며, 소오스/드레인 영역의 전압 누설 전류도 감소되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
제1a도 내지 제1d도는 본 발명에 따른 반도체소자의 소자분리 공정도.
제2도는 본 발명에 사용되는 RTP 챔버의 단면도.
제3도는 본 발명에 따른 소자분리 공정에서의 RTP 순서도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 패드산화막
14 : 질화막 16 : 감광막
18 : 트랜치 20 : 채널저지 영역
30 : RTP 챔버 31 : 챔버 몸체
32 : 반도체 웨이퍼 33 : 석영튜브
34 : 가열 램프 35 : 반사경
본 발명은 반도체소자의 소자분리 방법에 관한 것으로서, 특히 트랜치 소자분리하는 반도체소자에서 상기 트랜치의 내측벽에 형성되는 채널저지 영역의 형성을 열처리 온도 및 시간의 조절이 용이한 급속열처리(Rapid Thermal Process; 이하 RTP라 칭함) 챔버 내에서 B2H6가스 분위기에서 실시하여, 균일하고 얕은 깊이를 가지는 채널저지 영역을 형성하여 채널 효과(narrow channel effect; 이하 NCE라 칭함)가 방지되고 소오스/드레인 영역의 접합 전류도 감소시켜 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈빅이 생성되어 기관 스트레스에 의한 격자 결함이 발생되는 단점이 있다.
상기 LOCOS 필드산화막의 제조방법을 살펴보면 다음과 같다.
먼저, 실리콘으로 된 반도체기판의 표면을 열산화시켜 패드산화막을 형성하고, 상기 패드 산화막 상에 상기 반도체기판의 소자분리영역으로 예정된 부분을 노출시키는 질화막 패턴을 형성한 후, 상기 질화막 패턴을 열산화 마스크로 하여 반도체기판을 소정 두께 열산화시켜 필드산화막을 형성한다.
이러한 종래의 LOCOS 필드 산화막은 활성영역과 필드 산화막 사이의 반도체 기판 경계에 산소가 측면 침투하여 버즈빅이라는 경사면이 형성된다.
상기의 버즈빅에 의해 반도체기판에 스트레스가 인가되어 격자 결함이 발생되므로 누설 전류가 증가되어 소자동작의 신뢰성이 떨어지고, 활성 영역의 면적이 감소되어 소자의 고집적화가 어려워지는 문제점이 있다.
따라서, 작은 면적으로 소자를 분리할 수 있는 트랜치에 의한 소자분리 방법이 초고집적소자에서 많이 연구되고 있다.
도시되어 있지는 않으나, 종래 기술에 따른 트랜치를 이용한 소자분리 방법에 대하여 살펴보면 다음과 같다.
먼저, 실리콘 반도체기판상에 패드산화막 패턴과 질화막 패턴을 마스크로 하여 소정 깊이의 트랜치를 형성하고, 상기 트랜치의 내면 반도체기판에 상기 반도체 기판과 동일한 도전형, 예를 들어 N 또는 P형 불순물을 경사 주입 방법으로 주입하여 채널저지 영역을 형성한다. 여기서 상기 채널지지 영역 중에서 특히 P웰 쪽의 트랜치 내벽에는 B으로 채널저지영역을 형성하는데, 이때 B의 분리(segregation)에 의해 트랜치 내측 산화막과 반도체기판 표면과의 계면에서 B 소모가 발생하기 때문에 측벽에 1016~1017㎝-3정도의 농도로 B을 도핑하여 주어야 한다.
그러나 상기의 측벽 도핑이 아주 얕게 이루어지지 않으면 채널 폭(channel width)이 줄어들어 NCE가 발생하며, 도핑 농도가 정확하게 조절되지 않으면 활성영역에 형성되는 트랜지스터의 문턱전압이 변화된다.
그 다음 상기 구조의 전표면에 상기 트랜치를 메우는 산화막 재질의 소자분리막 패턴을 형성한 후, 질화막 패턴과 패드산화막 패턴을 제거하여 소자분리 공정을 완료한다.
상기와 같은 종래 기술에 따른 반도체소자의 소자분리 방법은 트랜치 내벽의 채널 정지 영역을 경사 이온주입 방법으로 형성하는데, 이 방법은 그림자 효과에 의해 균일한 도핑이 어렵고, 활성 영역이 0도나 90도가 아닌 임의의 각도로 배치되어 있을 때에는 각면에 불균일한 도핑이 유발되는 문제점이 있다.
또한 경사 이온주입 방법이 아니라 트랜치 측벽을 경사지게 식각한 후에 수직으로 이온 주입하는 방법이 있는데, 소자분리 면적에 따라 측벽의 경사각이 달라져 도핑 농도가 불균일해지는 다른 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 P+다결정 실리콘층 도포시 인-시튜 도핑에 사용되는 B2H6가스를 사용하여 RTP 챔버내에서 고온으로 순간적으로 가열하여 얕고 균일한 도핑 농도를 갖는 채널저지 영역을 형성하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 소자분리 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리 방법의 특징은, 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막 상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막 및 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 및 패드산화막 패턴에 의해 노출되어 있는 반도체기판을 소정 두께 식각하여 트랜치를 형성하는 공정과, 상기 구조의 반도체기판을 RTP 챔버 내에서 B2H6가스 분위기에서 급속 열처리하여 상기 트랜치의 내벽에 B 이온에 의한 채널저지 영역을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 소자분리 방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제1a도내지 제1d도는 본 발명에 따른 반도체소자의 소자분리 공정도이다.
먼저, 실리콘 반도체기판(10)상에 패드산화막(12)과 질화막(14)을 순차적으로 형성하되, 각각을 예정된 두께, 예를 들어 50~500Å 및 500~3000Å 정도의 두께로 형성한다. 이때 상기 패드 산화막(12)은 열산화 방법으로 형성하며, 상기 질화막(14)은 CVD나 물리기상증착 방법으로 형성한다. (제1a도 참조)
그 다음 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 부분 상의 질화막(14)을 노출시키는 감광막(16) 패턴을 형성하고, 상기 감광막(16) 패턴에 의해 노출되어 있는 질화막(14)과 패드산화막(12)을 순차적으로 제거하여 반도체기판(10)을 노출시키는 패드산화막(12) 패턴과 질화막(14) 패턴을 형성한다. (제1b도 참조)
그 후, 상기 감광막(16)이 패턴을 제거하고, 상기 질화막(14) 패턴에 의해 노출되어 있는 반도체기판(10)을 예정된 깊이, 예를 들어 1000~6000Å 정도의 깊이로 식각하여 트랜치(18)을 형성한다. (제1c도 참조)
그 다음 상기 구조의 반도체기판(10)을 RTP 챔버 내에 탑재하고, 10-5Torr 이하의 초기 진공 상태에서 B2H6가스를 주입하고, RTP 공정을 진행하면, B2H6가스 내의 B이 고온에서 트랜치(18) 표면에 용해되어 확산되어 균일한 농도로 분포하는 채널저지 영역(20)이 형성된다.
상기의 RTP 챔버(30)는 제2도에 도시되어 있는 바와 같이, 챔버 몸체(31)의 내측에는 반도체 웨이퍼(32)가 탑재되는 석영 튜브(33)가 설치되어 있으며, 상기 석영 튜브(33)의 외주면에 가열 램프(34)가 구비되어 있고, 상기 챔버 몸체(31)의 내측벽에는 반사경(35)이 형성되어 있다.
상기의 RTP 챔버(30)를 이용한 RTP 공정 사이클을 제3도를 참조하여 살펴보면 다음과 같다.
먼저, 상기의 트랜치(18)가 형성된 반도체 웨이퍼(32)를 석영튜브(33)내에 탑재하고, 10-7~10-5Torr 정도의 진공 상태에서 B2H6가스를 10-3~10-2Torr 정도의 압력으로 공정 동안 주입하며 400~600℃ 정도의 온도에서 적어도 30초 이상 예열하고, 50~150℃/sec의 가열비로 확산 온도인 900~1100℃ 까지 온도를 상승시킨 후, 상기 확산 온도에서 1~30초 정도 확산을 실시하여 채널저지 영역(20)을 형성하고, 상기 웨이퍼(32)의 온도가 예열 온도 이하로 내린 후에 N2퍼지(Purge) 가스로 교체하여 RTP 공정을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 소자분리 방법은 질화막 패턴을 마스크로 하여 트랜치를 형성하고, 상기 트랜치의 내벽에 채널저지 영역을 형성하는 공정을 구비하는 소자분리에 있어서, 상기의 채널저지 영역 형성 공정을 온도 및 시간 조절이 용이한 RTP 방법으로 B2H6가스 분위기에서 실시하여 얕은 깊이의 채널저지 영역을 균일한 도핑 농도로 형성하였으므로, NCE가 방지되어 소자의 동작 특성이 향상되고, 도핑 농도의 정확한 조절이 용이하여 트랜지스터의 문턱전압 변화가 방지되며, 소오스/드레인 영역의 전압 누설 전류도 감소되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (10)
- 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패드산화막 상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분 상측의 질화막 및 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 및 패드산화막 패턴에 의해 노출되어 있는 반도체기판을 소정 두께 식각하여 트랜치를 형성하는 공정과, 상기 구조의 반도체기판을 RTP 챔버 내에서 B2H6가스 분위기에서 급속 열처리하여 상기 트랜치의 내벽에 B 이온에 의한 채널저지 영역을 형성하는 고정을 구비하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 패드산화막을 50~500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 질화막을 500~3000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 트랜치를 1000~6000Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제1항에 있어서, 상기 RTP 공정을 예열 공정과 확산 공정 및 후공정을 구분하여 실시하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서, 상기 예열 공정을 10-5Torr 이하의 진공 상태에서 B2H6가스를 주입하고, 400~600℃ 정도의 온도에서 적어도 30초 이상 실시하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서, 상기 RTP 공정시 B2H6가스를 10-3~10-2Torr 정도의 압력으로 주입하며 실시하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서, 상기 예열 공정과 확산 공정 사이의 온도 상승률을 50~150℃/sec의 가열 비로 온도를 상승시키는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서, 상기 확산 공정은 900~1100℃에서 1~30초 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
- 제5항에 있어서, 상기 후공정은 확산 공정 후에 반도체기판의 오노가 예열 온도 이하로 내린 후에 N2퍼지 가스를 주입하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
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