KR20090098136A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 소자 분리 영역 및 활성 영역이 형성된 반도체 기판 상에 노치(notch)가 형성된 실리콘 게이트를 형성하는 단계, 상기 노치가 형성된 실리콘 게이트 양측의 실리콘 기판 내에 드리프트 영역을 형성하는 단계, 상기 노치가 형성된 실리콘 게이트의 양 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 실리콘 게이트 양측의 실리콘 기판에 소스 및 드레인 영역을 형성하는 단계, 상기 소스 및 드레인이 형성된 실리콘 기판 전면에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역의 일부를 노출하는 콘택홀을 형성하는 단계를 포함한다.
BLC(Borderless Contact), SRAM(static random access memory)

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 게이트 패턴 및 콘택 형성 방법에 관한 것이다.
반도체 소자의 제조 기술은 고집적화와 고성능화를 위해 게이트 선폭의 축소 및 구리 배선 공정을 채용하는 등 많은 발전이 있어 왔다. 반도체 소자가 고집적화, 소형화됨에 따라 금속 배선은 다층 배선 구조를 채택하고 있으며, 이에 따라 콘택 홀 형성 및 금속 배선 형성은 반도체 소자의 제조 공정에 있어서 중요한 요소가 되고 있다.
반도체 소자에서 콘택(Contact)이란 반도체 기판에 형성된 반도체 소자의 소정 영역(예컨대, MOSFET 트랜지스터의 게이트 또는 소스/드레인 영역)을 금속 배선과 선택적으로 수직 연결(vertical interconnection)시키는 부분을 말한다.
상기 콘택을 반도체 소자의 소정의 영역과 정확히 연결시키기 위해서는 상기 콘택과 연결되는 반도체 소자의 영역을 실제 크기에 비해 넓게 형성하는데, 이와 같이 넓게 형성된 반도체 소자의 영역을 콘택의 보더(boarder)라 한다.
일반적으로 콘택홀은 게이트 또는 소자의 활성 영역(예컨대, 소스/드레인 영역)에 형성되지만, 반도체 소자의 크기가 점차 축소됨에 따라 활성 영역에 대한 상기 콘택홀의 오버랩 마진(overlap margin)이 작아지게 되고, 포토리쏘그라피 공정에서 발생되는 오정렬(misalignment)로 인하여 반도체 소자의 활성 영역에 형성되어야 할 콘택홀의 일부가 활성 영역의 경계면을 벗어나서 소자 분리 영역의 일부분에 걸쳐 형성되는 경우가 발생된다. 이와 같이 반도체 소자의 활성 영역뿐만 아니라 소자 분리 영역에까지 형성되는 콘택을 보더리스 콘택(boardless contact)이라 한다.
상기 콘택의 보더의 증가는 반도체 소자의 집적도를 저하시키므로 최근 들어 상기 보더리스 콘택(Boardless contact)을 형성하여 반도체 소자의 집적도를 향상시키려는 노력이 진행되고 있다.
그러나 반도체 소자가 고집적화될수록 예컨대, 0.18 마이크로미터 게이트 선폭을 갖는 SRAM에서는 콘택홀과 소자 분리 영역의 최소 오버랩(minimum overlap)은 10nm 내외이고, 게이트와 콘택홀과는 90nm 내외인 오버랩 마진이 적용된다.
도 1은 130nm SRAM의 콘택과 소자 분리막 간의 오버랩 마진을 나타낸다. 도 1을 참조하면, 상기 130nm SRAM의 게이트(10)와 콘택(20) 사이의 오버랩(overlap) 마진은 거의 제로(zero)이다.
일반적으로 콘택과 게이트 사이에는 나이트라이드 스페이서(Nitride spacer)를 형성하는데, 예컨대 게이트가 형성된 실리콘 기판 상에 50~100nm의 두께로 나이트라이드를 증착한 후 블랭킷(blanket) 식각함으로써 45nm ~ 100nm의 폭을 갖는 상 기 나이트라이드 스페이서를 형성할 수 있다.
상기 스페이서가 형성된 게이트에 콘택홀 형성을 위하여 층간 절연막을 건식 식각하기 위한 콘택홀 감광막 패턴 형성시 노광 장비의 오버랩 마진(overlap margin)이 30nm 이하로는 제어가 어렵다.
따라서 상기 콘택홀 감광막 패턴이 20nm ~ 30nm 정도 게이트 쪽으로 가까워지도록 잘못 패터닝되면 상기 콘택홀 감광막 패턴을 식각 마스크로 사용하여 상기 층간 절연막을 식각하면 상기 게이트 양측벽에 형성된 스페이서의 일부가 식각될 수 있다. 이와 같이 형성된 콘택홀에 텅스텐 플러그를 형성하면 상기 텅스텐 플러그가 트랜지스터의 LDD(Lightly Doped Draim) 영역까지 침범하게 되어 접합 누설(junction leakage), 숏채널 영향(short channel effect), 및 핫 캐리어 영향(Hot carrier effect)으로 인하여 상기 트랜지스터에 결함을 유발하게 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 콘택홀 감광막 패턴의 오정렬이 발생하여 트랜지스터에 대한 콘택홀 건식 식각시 상기 트랜지스터의 LDD 영역으로 콘택(예컨대, 텅스텐 플러그)이 침범하더라도 일정 폭의 LDD 영역을 유지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 소자 분리 영역 및 활성 영역이 형성된 반도체 기판 상에 노치(notch)가 형성된 실리콘 게이트를 형성하는 단계, 상기 노치가 형성된 실리콘 게이트 양측의 실리콘 기판 내에 드리프트 영역을 형성하는 단계, 상기 노치가 형성된 실리콘 게이트의 양 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 실리콘 게이트 양측의 실리콘 기판에 소스 및 드레인 영역을 형성하는 단계, 상기 소스 및 드레인이 형성된 실리콘 기판 전면에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역의 일부를 노출하는 콘택홀을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은 소자 분리 영역 및 활성 영역이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 실리콘층을 형성하고 상기 게이트 실리콘층 상에 게이트 감광막 패턴을 형성하는 단계, 상기 게이트 감광막 패턴을 식각 마스크로 사용하여 상기 게이트 실리콘층을 건식 식각하여 상기 소자 분리막 양측의 활성 영역에 노치(notch)가 형성된 제1 실리콘 게이트 및 제2 실리콘 게이트를 형성하는 단계, 상기 노치가 형성된 제1 실리콘 게이트 양측의 실리콘 기판 내에 제1 드리프트 영역을 형성하고, 상기 노치가 형성된 제2 실리콘 게이트 양측의 실리콘 기판 내에 제2 드리프트 영역을 형성하는 단계, 상기 노치가 형성된 제1 실리콘 게이트 및 제2 실리콘 게이트 각각의 양 측벽에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 제1 실리콘 게이트 양측의 실리콘 기판에 제1 소스 및 드레인 영역을 형성하고, 상기 스페이서가 형성된 제2 실리콘 게이트 양측의 실리콘 기판에 제2 소스 및 드레 인 영역을 형성하는 단계, 상기 실리콘 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 상에 콘택홀 감광막 패턴을 형성하는 단계, 및 상기 콘택홀 감광막 패턴을 식각 마스크로 하여 상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역을 노출하는 콘택홀을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 실리콘 게이트에 노치를 형성하여 LDD 영역을 형성함으로써, 소스/드레인에 대한 콘택이 실리콘 게이트 쪽으로 오정렬되어 형성되더라도 일정 영역의 LDD 영역을 확보하여 문턱 전압, 포화 전류 등과 같은 트랜지스터의 특성의 안정화 및 신뢰성을 확보할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2a 내지 도 2i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a를 참조하면, 먼저 반도체 기판(210) 상에 트랜지스터의 활성 영역을 정의한다. 예컨대, 상기 활성 영역은 P형 우물(P-well) 또는 n형 우물(N-Well)일 수 있다. PMOS 트랜지스터일 경우 상기 활성 영역은 n형 우물이 되고, NMOS 트랜지스터일 경우 상기 활성 영역은 p형 우물일 수 있다.
상기 반도체 기판(210) 상에 상기 활성 영역들(예컨대, n형 우물 및 p형 우 물)을 격리시키기 위한 비활성 영역인 소자 분리막(215)을 형성한다. 예컨대, 상기 반도체 기판(210)에 트랜치(미도시)를 형성하고, 상기 트랜치 내부에 절연 물질을 채워 넣어 PMOS 트랜지스터(미도시)와 NMOS 트랜지스터(미도시)를 전기적으로 격리시키는 소자 분리막(215)을 형성한다.
상기 소자 분리막(215)이 형성된 반도체 기판 상에 CVD(Chemical Vapor Deposition) 증착법을 이용하여 게이트 산화막(220)을 증착한 후 상기 증착된 게이트 산화막(220) 상에 폴리 게이트(예컨대, 게이트 실리콘층(225))을 증착한다.
상기 게이트 산화막은 HfO2, Y2O3, 및 SiON 중 적어도 하나를 포함하는 단일층 또는 이중 이상의 적층일 수 있다.
다음으로 도 2b에 도시된 바와 같이 상기 게이트 실리콘층(225) 상에 포토레지스트(photoresist)를 도포하고, 포토리쏘그라피 공정(photolithography process)을 수행하여 게이트 감광막 패턴(232)을 형성한다. 상기 게이트 감광막 패턴(232) 은 상기 포토레지스트 도포 전에 반사 방지 역할을 하는 유기 난반사 방지막(Organic Bottom AntiReflective Coating) 또는 옥시나이트라이드(Oxynitride) 등의 반사 방지막을 형성한 후 패터닝될 수 있다.
예컨대, 상기 게이트 감광막 패턴(232)은 상기 활성 영역(예컨대, P-well 또는 N-well) 중에서 게이트가 형성될 영역을 노출시키도록 패터닝될 수 있다.
다음으로 도 2c에 도시된 바와 같이, 상기 게이트 감광막 패턴(232)을 식각 마스크로 사용하여 상기 게이트 실리콘층(225)을 건식 식각하여 게이트 산화막(220)을 노출시키고, 노치(notch, 238)가 형성된 실리콘 게이트들(234, 236)을 형성한다. 이하 상기 소자 분리막(215) 좌측에 형성된 실리콘 게이트를 제1 실리콘 게이트(234)라 하고, 상기 소자 분리막(215) 우측에 형성된 실리콘 게이트를 제2 실리콘 게이트(236)라 한다.
여기서 상기 노치(238)는 상기 실리콘 게이트들의 하부, 즉 상기 실리콘 게이트들(234 및 236)이 상기 게이트 산화막(220)과 인접하는 부분에서 형성되며, 상기 실리콘 게이트들(234, 236)의 측벽 안쪽으로 들어간 언더 컷(undercut) 형태일 수 있다.
상기 노치(236)는 다음과 같이 형성될 수 있다. 예컨대, CL2, HBr, 및 O2 중 적어도 하나를 포함하는 가스를 사용하여 상기 게이트 실리콘층(225)을 이방성 건식 식각하여 상기 실리콘 게이트(225)의 양 측벽 하부에 상기 노치(238)를 형성할 수 있다.
상기 실리콘 게이트층(225)과 상기 게이트 산화막(220)에 대한 식각 선택비가 25~30:1가 되도록 하여 상기 실리콘 게이트층(225)을 건식 식각하는 경우 상기 실리콘 게이트(234)의 양 측벽 하부에 상기 노치(235)가 용이하게 형성될 수 있다.
다음으로 도 2d 및 도 2e에 도시된 바와 같이, 상기 실리콘 게이트(234) 양측에 위치한 실리콘 기판의 활성 영역에 불순물 이온(예컨대, 붕소(B), 인(P), 또는 비소(As))을 저농도로 이온 주입하여 LDD(Lightly doped deposition) 영역인 드리프트(Drift) 영역(242, 244)을 형성한다.
도 2d에 도시된 바와 같이, 실리콘 기판(210) 상에 제1 마스크(240)를 형성 하고, 상기 제1 마스크(240)를 이온 주입 마스크로 이용하여 상기 제1 실리콘 게이트(234)의 양측에 위치한 실리콘 기판의 활성 영역(예컨대, P-well)에 제1형 불순물 이온(예컨대, 인(P) 또는 비소(As))을 저농도로 주입하여 제1 드리프트 영역(예컨대, N 드리프트 영역)을 형성할 수 있다.
이때 상기 제1형 불순물 이온은 상기 제1 실리콘 게이트(234)의 노치 하부의 활성 영역까지 확산될 수 있어, 상기 제1 드리프트 영역(242)은 상기 제1 실리콘 게이트(234)의 노치 하부의 활성 영역까지 확장될 수 있다.
게이트 전극의 선폭 감소로 인한 채널 길이의 감소로 인하여 문턱 전압이 급격히 감소하는 단채널 효과의 유발을 효과적으로 방지하기 위하여, 상기 제1 드리프트 영역 내에 할로 이온(halo ion)을 주입하여 할로 영역을 형성할 수 있다. 또한 할로 영역을 먼저 형성한 후 상기 제1 드리프트 영역을 형성할 수도 있다.
도 2e에 도시된 바와 같이 상기 제1 마스크(240)를 제거한 후, 상기 실리콘 기판(210) 상에 제2 마스크(241)를 형성하고, 상기 제2 마스크(241)를 이온 주입 마스크로 이용하여 상기 제2 실리콘 게이트(236)의 양측에 위치한 실리콘 기판의 활성 영역(예컨대, N-well)에 제2형 불순물 이온(예컨대, 붕소(B))을 저농도로 주입하여 제2 드리프트 영역(예컨대, P 드리프트 영역)을 형성할 수 있다.
이때 상기 제2형 불순물 이온은 상기 제2 실리콘 게이트(234)의 노치 하부의 활성 영역까지 확산될 수 있어, 상기 제2 드리프트 영역(242)은 상기 제2 실리콘 게이트(236)의 노치 하부의 활성 영역까지 확장될 수 있다.
또한 상술한 바와 같이 단채널 효과의 유발을 효과적으로 방지하기 위하여 상기 제2 드리프트 영역(242) 내에 할로 이온을 주입하여 할로 영역을 형성할 수 있다.
다음으로 도 2f에 도시된 바와 같이, 상기 제2 마스크(241)를 제거하고, 상기 노치(238)가 형성된 제1 및 제2 실리콘 게이트(234, 236)의 양 측벽에 스페이서(252)를 형성한다.
먼저 상기 노치(238)가 형성된 제1 및 제2 실리콘 게이트(234, 236)가 형성된 실리콘 기판(210) 상에 CVD 증착법을 이용하여 나이트라이드(Nitride)를 증착한다. 그리고 CxFyHz를 주식각가스로 하고, N2, O2, Ar, 및 He 중 적어도 하나를 포함하는 가스를 첨가 가스로 하여 상기 증착된 나이트라이드를 건식 식각(예컨대, etch back)하여 상기 노치(238)가 형성된 제1 및 제2 실리콘 게이트(234, 236)의 양 측벽에 질화막 스페이서(252)를 형성할 수 있다. 여기서 x,y,z는 C, F, 및 Z은 포함 비율이고, x,y,z는 0 또는 자연수이고, 모두 0일 수는 없다.
이때 상기 질화막 스페이서(252)가 형성된 상기 제1 및 제2 실리콘 게이트(234,236)의 하부에 위치한 게이트 산화막을 제외한 나머지 게이트 산화막 부분도 식각되어 제거될 수 있다.
다음으로 도 2g에 도시된 바와 같이, 상기 질화막 스페이서(252)가 형성된 제1 및 제2 실리콘 게이트(234, 236) 양측의 실리콘 기판(210)의 활성 영역에 소스 및 드레인 영역(262, 264)을 형성한다.
먼저 상기 질화막 스페이서(252)가 형성된 제1 실리콘 게이트(234) 양측의 P 형 우물(P-well, 미도시) 내에 n+ S/D(source/drain) 이온(예컨대, 비소(Arsenic))을 주입하고, 상기 질화막 스페이서(252)가 형성된 제2 실리콘 게이트(236) 양측의 N형 우물(N-well, 미도시) 내에 p+ S/D 이온(예컨대, 붕소(boron))을 주입한다.
상기 n+ S/D 이온 주입 및 상기 p+ S/D 이온 주입 후 RTP(rapid thermal process) 기술로 어닐링(Anealing) 공정을 수행하여 상기 N 드리프트 영역(242) 및 상기 P 드리프트 영역(244)보다 깊게 소스 및 드레인 영역(262, 264)을 형성할 수 있다.
다음으로 도 2h에 도시된 바와 같이, 상기 소스 및 드레인(262, 264)이 형성된 실리콘 기판(210) 상에 실리사이드용 금속을 증착한다. 상기 실리사이드용 금속은 티타늄(Ti), 코발트(Co), 또는 니켈(Ni)일 수 있다.
어닐링 공정을 수행하여 제1 및 제2 실리콘 게이트(234, 236)와 상기 소스 및 드레인 영역 각각과 상기 티타늄 사이에 실리사이드 반응을 일으켜서 상기 제1 및 제2 실리콘 게이트(234, 236) 상부 표면과 상기 소스 및 드레인 영역 표면에 티타늄 실리사이드막(270)을 형성한다.
상기 티타늄 실리사이드막(270)이 형성된 실리콘 기판(210) 상에 층간 절연막(Pre Metal Dielectride 또는 Inter layer Dielectride; 275)을 형성한다. 상기 층간 절연막(275)은 PSG(Phosposilicate Glass), BPSG(Boro-Phospho Silicate Glass), 또는 TEOS(Tetraethly Orthosilicate)일 수 있다.
상기 층간 절연막 형성 전에 보더리스 콘택 나이트라이드막(Borderless contact nitride film, 272)을 증착할 수 있으며, 상기 스페이서 질화막과 상기 보더리스 콘택 나이트라이드막 증착 전에 실리콘 게이트와 질화막과의 스트레스(stress) 차이을 줄여주기 위하여 버퍼링막으로 SiO2 등의 산화막을 증착할 수 있다.
다음으로 도 2i에 도시된 바와 같이 상기 층간 절연막(275) 상에 포토리쏘그라피(photolithography) 공정을 수행하여 콘택홀 감광막 패턴(280)을 형성한다.
그리고 상기 콘택홀 감광막 패턴(280)을 식각 마스크로 하여 상기 층간 절연막(275) 및 상기 질화막 스페이서(252)의 일 부분을 식각하여 활성 영역 또는 소자 분리 영역의 일부를 노출하는 콘택홀(285, 287)을 형성할 수 있다.
상기 콘택홀 감광막 패턴(280)은 상기 노치(238)가 형성된 제1 실리콘 게이트(234)의 양 측벽 중 어느 하나의 측벽에 형성된 질화막 스페이서의 일부가 노출되도록 형성될 수 있으며, 이렇게 형성된 콘택홀 감광막 패턴(280)을 식각 마스크로 하여 상기 층간 절연막(275) 및 상기 노출된 질화막 스페이서의 일부를 식각하여 상기 콘택홀(285, 287)이 형성될 수 있다.
예컨대, 상기 콘택홀 감광막 패턴(280)은 상기 활성 영역(예컨대, 소스/드레인 영역)에 대응하는 층간 절연막의 표면을 노출할 수 있다.
그러나 노광 장비의 오버랩 마진(overlap margin)이 부족하여 상기 콘택홀 감광막 패턴(280)은 상기 질화막 스페이서의 일부에 대응하는 층간 절연막의 표면 및 상기 소자 분리막(215)의 일부에 대응하는 층간 절연막이 노출되도록 패터닝될 수 있다.
이렇게 패터닝된 콘택홀 감광막 패턴(280)을 식각 마스크로 하여 콘택홀을 형성할 경우 상기 질화막 스페이서의 일부분을 침범하여 콘택홀(285)이 형성될 수 있고, 상기 소자 분리막(215)의 일부와 소스/드레인의 일부분을 노출하는 콘택홀(287)이 형성될 수 있다. 이때 상기 소자 분리막(215)의 일부와 소스/드레인의 일부분을 노출하여 형성되는 콘택홀(287)은 보더리스 콘택(borderless contact)을 이루게 된다.
상기 형성된 콘택홀(285, 287)에 텅스텐 등을 매립하고 평탄화 공정을 수행하여 텅스텐 플러그(미도시)를 형성한다.
상술한 바와 같이 상기 콘택홀 감광막 패턴(280)은 예컨대, 20nm ~ 30nm 정도 상기 제1 실리콘 게이트(234)쪽으로 가까워지도록 잘못 패터닝될 수 있다. 그리고 잘못 패터닝된 콘택홀 감광막 패턴(280)은 상기 제1 실리콘 게이트(234)의 질화막 스페이서의 일부분을 노출하게 되어 식각시 상기 노출된 질화막 스페이서의 일부분이 식각되어 손실된다.
이렇게 형성된 콘택홀에 텅스텐을 매립하여 텅스텐 플러그(미도시)를 형성할 경우 상기 텅스텐 플러그가 제1 드리프트 영역(242)을 침범하여 LDD 영역이 손실될 수 있다.
그러나 본 발명의 실시 예에 따르면, 도 2c에 도시된 바와 같이 상기 제1 및 제2 실리콘 게이트(234, 236)에 노치(238)가 형성되고, 도 2d 및 도 2e에서 LDD 이온을 주입하면 상기 형성된 노치(238)의 경계면 아래의 활성 영역(p-well)까지 상기 제1 드리프트 영역(242)이 확장될 수 있다.
따라서 콘택홀(285)이 상기 제1 실리콘 게이트(234)의 질화막 스페이서 영역을 침범하여 형성되더라도 일정 영역의 LDD 영역의 확보가 가능하다. 예컨대, 노치 부분의 경계면 아래의 LDD 영역의 확보가 가능하다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 130nm SRAM의 콘택과 소자 분리막 간의 오버랩 마진을 나타낸다.
도 2a 내지 도 2i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
<도면 주요 부분에 대한 부호의 설명>
210: 반도체 기판, 215: 소자 분리막,
220: 게이트 산화막, 225: 실리콘 게이트,
232: 게이트 감광막 패턴, 234: 제1 실리콘 게이트,
236: 제2 실리콘 게이트, 238: 노치,
240: 제1 마스크, 241: 제2 마스크,
242: 제1 드리프트 영역, 244: 제2 드리프트 영역,
252: 질화막 스페이서, 262, 264: 소스/드레인 영역,
270: 살리사이드막, 272: 보더리스 콘택 나이트라이드막,
275: 층간 절연막, 285, 287: 콘택홀.

Claims (10)

  1. 소자 분리 영역 및 활성 영역이 형성된 반도체 기판 상에 노치(notch)가 형성된 실리콘 게이트를 형성하는 단계;
    상기 노치가 형성된 실리콘 게이트 양측의 실리콘 기판 내에 드리프트 영역을 형성하는 단계;
    상기 노치가 형성된 실리콘 게이트의 양 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 실리콘 게이트 양측의 실리콘 기판에 소스 및 드레인 영역을 형성하는 단계;
    상기 소스 및 드레인이 형성된 실리콘 기판 전면에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역의 일부를 노출하는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 노치(notch)가 형성된 실리콘 게이트를 형성하는 단계는,
    상기 반도체 기판 상에 게이트 산화막 및 게이트 실리콘층을 형성하고, 상기 게이트 실리콘층 상에 게이트 감광막 패턴을 형성하는 단계; 및
    상기 게이트 감광막 패턴을 식각 마스크로 사용하여 상기 게이트 실리콘층을 건식 식각하여 노치(notch)가 형성된 실리콘 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 콘택홀을 형성하는 단계는,
    상기 층간 절연막 상에 콘택홀 감광막 패턴을 형성하는 단계; 및
    상기 콘택홀 감광막 패턴을 식각 마스크로 하여 상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역의 일부를 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 노치가 형성된 실리콘 게이트를 형성하는 단계는,
    CL2, HBr, 및 O2 중 적어도 하나를 포함하는 가스를 사용하여 상기 게이트 실리콘층을 이방성 건식 식각하여 상기 실리콘 게이트의 양 측벽 하부에 상기 노치를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서, 상기 노치가 형성된 실리콘 게이트를 형성하는 단계는,
    상기 게이트 산화막에 대한 식각 선택비가 25~30:1가 되도록 상기 실리콘 게이트층을 건식 식각하여 상기 실리콘 게이트의 양 측벽 하부에 노치를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 노치가 형성된 실리콘 게이트가 형성된 상기 실리콘 기판 상에 나이트라이드를 증착하는 단계; 및
    C, F, 및 H 중 적어도 하나가 포함된 제1 가스 및 N2, O2, Ar, 및 He 중 적어도 하나가 포함된 제2 가스를 이용하여 상기 증착된 나이트라이드를 건식 식각하여 상기 노치가 형성된 실리콘 게이트의 양 측벽에 상기 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제3항에 있어서, 상기 콘택홀 감광막 패턴을 형성하는 단계는,
    상기 노치가 형성된 실리콘 게이트의 양 측벽 중 어느 하나의 측벽에 형성된 스페이서의 일부가 노출되도록 상기 콘택홀 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 소자 분리 영역 및 활성 영역이 형성된 반도체 기판 상에 게이트 산화막 및 게이트 실리콘층을 형성하고, 상기 게이트 실리콘층 상에 게이트 감광막 패턴을 형성하는 단계;
    상기 게이트 감광막 패턴을 식각 마스크로 사용하여 상기 게이트 실리콘층을 건식 식각하여 상기 소자 분리막 양측의 활성 영역에 노치(notch)가 형성된 제1 실리콘 게이트 및 제2 실리콘 게이트를 형성하는 단계;
    상기 노치가 형성된 제1 실리콘 게이트 양측의 실리콘 기판 내에 제1 드리프 트 영역을 형성하고, 상기 노치가 형성된 제2 실리콘 게이트 양측의 실리콘 기판 내에 제2 드리프트 영역을 형성하는 단계;
    상기 노치가 형성된 제1 실리콘 게이트 및 제2 실리콘 게이트 각각의 양 측벽에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 제1 실리콘 게이트 양측의 실리콘 기판에 제1 소스 및 드레인 영역을 형성하고, 상기 스페이서가 형성된 제2 실리콘 게이트 양측의 실리콘 기판에 제2 소스 및 드레인 영역을 형성하는 단계;
    상기 실리콘 기판 전면에 층간 절연막을 형성하고, 상기 층간 절연막 상에 콘택홀 감광막 패턴을 형성하는 단계; 및
    상기 콘택홀 감광막 패턴을 식각 마스크로 하여 상기 층간 절연막의 일부분을 식각하여 상기 활성 영역 또는 상기 소자 분리 영역을 노출하는 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 노치가 형성된 제1 실리콘 게이트 및 제2 실리콘 게이트를 형성하는 단계는,
    CL2, HBr, 및 O2 중 적어도 하나를 포함하는 가스를 사용하여 상기 게이트 실리콘층을 이방성 건식 식각하여 상기 제1 실리콘 게이트 및 상기 제2 실리콘 게이트 각각의 양측벽 하부에 상기 노치를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 콘택홀 감광막 패턴을 형성하는 단계는,
    상기 노치가 형성된 제1 실리콘 게이트 또는 제2 실리콘 게이트의 양 측벽 중 어느 하나의 측벽에 형성된 스페이서의 일부가 노출되고, 상기 소자 분리 영역의 일부가 노출되도록 상기 콘택홀 감광막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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