CN104157649A - 半导体器件以及形成该半导体器件的方法 - Google Patents

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Abstract

本发明公开一种半导体器件以及形成该半导体器件的方法，该半导体器件包括：第一有源区，其由凹陷部限定，在包括第一区域、第二区域和第三区域的外围区域中，凹陷部被包含在属于第一区域和第二区域的半导体基板的器件隔离膜中；第二有源区，其由包含在第三区域的半导体基板中的器件隔离膜限定；埋入式金属层，其埋入凹陷部中；形成在第一区域的半导体基板上的第一导电层；以及形成在第二区域的半导体基板上的第二导电层，其中，在第三区域的半导体基板上形成第一导电层或第二导电层。在外围区域中形成三维双栅极，从而即使在外围区域中，也使得晶体管的性能或处理能力最大化。

Description

半导体器件以及形成该半导体器件的方法
技术领域
本发明涉及半导体器件以及形成该半导体器件的方法，更具体地涉及包含在外围区域中的三维（3D）n型金属氧化物半导体（NMOS）晶体管和三维（3D）p型金属氧化物半导体（PMOS）晶体管。
背景技术
随着半导体器件的集成度提高，设计规则和沟道长度减小，使得埋入式沟道PMOS晶体管需要高电压，导致漏电流特性劣化。为了解决上述问题，已经采用双栅极结构，从而可以在低电压下驱动半导体器件。
同时，响应于构成半导体器件的电子元件所占据的平面区域的减小，为了提供低单元（cell，又称为晶胞）接触电阻和刷新特性，已经广泛地采用三维结构，例如凹入式沟道栅极或鳍形栅极。如果将包括在NMOS晶体管和PMOS晶体管中的双栅极方案应用于三维单元结构（例如凹入式沟道栅极和鳍形栅极），则有可能需要进行高浓度掺杂。
然而，由于作为对设计规则减小的响应而使绝缘间隔和有源区减小，因而栅极叠层形成为具有更高的高度，如果这样，则难以限定栅极线，并且间隙填充特性劣化。
另外，由于通过将离子注入多晶硅材料中来执行掺杂工序，所以栅极叠层具有有限高度。由于多晶硅材料具有1000以下的有限厚度，所以有可能发生栅极耗尽和离子渗透，因而需要严格地控制离子注入能量和剂量。
假如外围区域中的PMOS晶体管具有三维结构（例如凹入式沟道栅极），则P+离子注入法可能不适于对多晶硅材料进行高浓度掺杂，这是因为硼离子在受热时会分散到上部硅化钨层或硅化钛层。结果，多晶硅材料难以保持高浓度，而且硼离子渗入硅基板的沟道中，这可能使得阈值电压降低。因此，上述半导体器件可能难以在外围区域中形成3D双栅极，例如凹式沟道栅极或鳍型栅极。
发明内容
本发明的多种实施例旨在提供一种基本上解决了上述一个或多个问题的半导体器件以及形成该半导体器件的方法。
实施例涉及一种半导体器件以及制造该半导体器件的方法，该半导体器件的外围区域中设置有三维（3D）双栅极。
根据实施例的一个方面，一种半导体器件包括：外围区域，其位于半导体基板中，所述外围区域包括第一区域、第二区域和第三区域；第一有源区，其形成在所述第一区域和所述第二区域中的半导体基板中，所述第一有源区由设置在所述第一区域和所述第二区域中的器件隔离膜中的凹陷部限定；第二有源区，其由设置在所述第三区域中的器件隔离膜限定；埋入式金属层，其埋入一个或多个所述凹陷部中；第一导电层，其形成在所述第一区域中的所述第一有源区和所述第一区域中的所述埋入式金属层上；以及第二导电层，其形成在所述第二区域中的所述第一有源区和所述第二区域中的所述埋入式金属层上，其中，所述第一导电层和所述第二导电层中的一者还形成在所述第三区域中的所述第二有源区中。
所述第一区域包括三维（3D）NMOS区。
所述第二区域包括三维（3D）PMOS区。
所述第三区域包括平面NMOS区或平面PMOS区。
所述第一有源区包括鳍型结构。
所述第二有源区包括平面结构。
所述凹陷部形成在所述第一有源区的两侧。
所述埋入式金属层包括氮化钛（TiN）膜。
所述埋入式金属层的厚度为所述凹陷部的宽度的大约一半。
所述第一区域中的所述第一导电层包含n型多晶硅。
所述第二导电层包含p型多晶硅。
所述半导体器件还包括：第一绝缘膜，其形成在所述第一有源区的上表面上以及所述第一有源区的从所述凹陷部露出的侧壁上；第二绝缘膜，其形成在所述第二有源区的上表面上。
所述半导体器件还包括硅化物膜，所述硅化物膜形成在所述埋入式金属层上。
所述半导体器件还包括金属层，所述金属层形成在（i）所述第一导电层上、（ii）所述第二导电层上或者（iii）所述第一导电层和所述第二导电层二者上。
所述金属层包含钨（W）。
根据实施例的另一方面，一种形成半导体器件的方法包括如下步骤：设置位于半导体基板中的外围区域，所述外围区域包括第一区域、第二区域和第三区域；在所述第一区域和所述第二区域中形成第一有源区，所述第一有源区由设置在所述第一区域和所述第二区域中的器件隔离膜中的凹陷部限定；在一个或多个所述凹陷部中形成埋入式金属层；在所述第一区域和所述第三区域中的所述第一有源区上形成第一导电层；以及在所述第二区域中的所述第一有源区上形成第二导电层。
形成所述凹陷部的步骤可以包括：在所述第一区域和所述第二区域中的器件隔离膜上形成第一掩模图案；以及使用所述第一掩模图案作为蚀刻掩模来蚀刻所述器件隔离膜，以使所述第一有源区的两侧露出。
所述方法还包括如下步骤：当形成所述第一有源区时，在所述第三区域中形成第二有源区。
所述方法还包括如下步骤：在形成所述第一有源区之后，在所述第一有源区和所述第二有源区上形成绝缘膜。
形成所述埋入式金属层的步骤包括：在一个或多个所述凹陷部中形成金属层；以及回蚀所述金属层，以使所述第一有源区露出。
所述金属层包括氮化钛（TiN）膜。
所述方法还包括如下步骤：在形成所述埋入式金属层之后，在所述埋入式金属层上形成硅化物膜。
形成所述第一导电层的步骤包括：形成掺有n型杂质的多晶硅膜。
形成所述第二导电层的步骤包括：形成第二掩模图案，以使所述第二区域开放；以及使用所述第二掩模图案作为掩模，执行将p型杂质掺入所述第二区域中的补偿掺杂。
所述方法还包括如下步骤：在所述第三区域中的第二有源区上形成第三导电层，所述第三导电层与所述第二导电层具有相同的极性；形成第三掩模图案，以使所述第二区域中的所述第一有源区和所述第三区域中的所述第二有源区开放；以及使用所述第三掩模图案作为掩模，执行将p型杂质掺入所述第二区域和所述第三区域中的补偿掺杂。
所述方法还包括如下步骤：在形成所述第二导电层之后，在所述第一导电层和所述第二导电层上形成金属层。
所述金属层包含钨（W）。
根据实施例的一个方面，一种半导体器件包括：外围区域，其包括第一区域、第二区域和第三区域；第一三维有源区，其设置在所述第一区域中；第二二维有源区，其设置在所述第二区域中；第一栅极，其设置在所述第一三维有源区上并与所述第一三维有源区相连；埋入式金属层，其设置在所述第一三维有源区的侧壁上并连接到所述第一栅极，其中，所述埋入式金属层具有第一逸出功，所述第一栅极具有第二逸出功，所述第二逸出功不同于所述第一逸出功。
所述第一三维有源区包括第一极性有源区和第二极性有源区，所述第二极性不同于所述第一极性；在所述第一极性有源区中，所述第一逸出功比所述第二逸出功高；在所述第二极性有源区中，所述第一逸出功比所述第二逸出功低。
所述第一极性有源区中的所述第一栅极形成鳍型NMOS晶体管，所述第二极性有源区中的所述第一栅极形成鳍型PMOS晶体管，所述第二二维有源区中的栅极形成平面NMOS晶体管和平面PMOS晶体管中的一者。
应该理解的是，以上和以下对某些实施例的详细描述都是示例性和说明性的，而不是限制性的。
附图说明
图1是示出根据实施例的半导体器件的剖视图。
图2a至图2f是示出根据实施例的形成半导体器件的方法的剖视图。
具体实施方式
现在对实施例进行详细描述，附图示出实施例的实例。在附图中，使用相同的附图标记表示相同或相似的部件。
在下文中将参考图1至图2f来描述根据实施例的半导体器件以及制造该半导体器件的方法。
图1是示出根据实施例的半导体器件的剖视图。
参考图1，该半导体器件包括：第一有源区（Af），其由凹陷部106限定，在包括第一区域（i）、第二区域（ii）和第三区域（iii）的外围区域（periphery region）中，凹陷部106被包含在属于第一区域（i）和第二区域（ii）的半导体基板100的器件隔离膜102中；第二有源区（Ap），其由包含在第三区域（iii）的半导体基板100中的器件隔离膜102限定；埋入式金属层110，其埋入凹陷部106中；形成在第一区域（i）的半导体基板100上的第一导电层114；形成在第二区域（ii）的半导体基板100上的第二导电层118；以及形成在第三区域（iii）的半导体基板100上的第一导电层114。
第一区域（i）具有三维NMOS区，第二区域（ii）包括三维PMOS区，第三区域（iii）具有平面型NMOS区或平面型PMOS区。
另外，第一有源区（Af）包括鳍型结构，第二有源区（Ap）包括平面结构。优选地，凹陷部106可以位于第一有源区（Af）的两侧。优选地，埋入式金属层110可以包括氮化钛（TiN）膜，并且埋入式金属层110的厚度可以是凹陷部106的宽度的1.5倍，并可以完全填埋凹陷部106。
第一导电层114包括n型多晶硅，第二导电层118包括p型多晶硅。尽管为了便于描述并更好地理解实施例而在第三区域（iii）中形成了第一导电层114，但实施例并不限制于此；应该注意的是，也可以在第三区域（iii）中形成第二导电层118，而不是第一导电层114。
在第一有源区（Af）和第二有源区（Ap）上形成绝缘膜。在埋入式金属层110上形成硅化物膜112。优选地，可以在第一导电层114和第二导电层118上形成金属层120，金属层120可以包含钨（W）。
如上所述，根据实施例的半导体器件，在外围区域中，金属层埋入凹陷部中，凹陷部构造成限定三维（3D）结构。在金属层上形成n型多晶硅和p型多晶硅。在外围区域中形成三维NMOS晶体管和PMOS晶体管，从而可以提高晶体管性能。
在下文中参考图2a至图2f来描述根据实施例的形成上述半导体器件的方法。
参考图2a，在半导体基板100中形成器件隔离膜102，半导体基板100包括第一区域（i）、第二区域（ii）和第三区域（iii）。优选地，可以利用浅沟槽隔离（STI）工序形成器件隔离膜102。例如，用包括氧化物膜或氮化物膜在内的绝缘膜来填充形成在半导体基板中的特定深度的沟槽。在这种情况下，第一区域（i）可以包括三维NMOS区，第二区域（ii）可以具有三维PMOS区，第三区域（iii）可以具有平面NMOS区或平面PMOS区。
然后，在器件隔离膜102上形成掩模图案104。在这种情况下，将掩模图案104用作蚀刻掩模，以使器件隔离膜102所限定的有源区（A）以鳍的形式突出。因此，仅在将要限定鳍型有源区A的特定位置形成掩模图案104。不在平面型有源区（iii）中的器件隔离膜102上形成掩模图案104。相反地，可以以使得有源区A的两侧能够露出的方式形成掩模图案104。
参考图2b，使用掩模图案104作为蚀刻掩模来蚀刻器件隔离膜102，从而形成凹陷部106。凹陷部106形成为：使得有源区A的两个侧壁的某些部分露出。由凹陷部106限定鳍型有源区（Af）。为了便于描述和更好地理解实施例，将有源区划分成具有鳍结构的第一有源区（Af）以及具有水平结构（或平面结构）的第二有源区（Ap）。
然后，在第一有源区（Af）和第二有源区（Ap）上形成栅极绝缘膜108。栅极绝缘膜108形成在第一有源区（Af）的上表面上以及第一有源区（Af）的从凹陷部106露出的侧壁上。栅极绝缘膜108还形成在第二有源区（Ap）的上表面上。在这种情况下，可以通过原子层沉积（ALD）、化学汽相沉积（CVD）或者在加热炉中加热半导体基板的方法来形成栅极绝缘膜108。
参考图2c，在包括沟槽（或凹陷部）106（参见图2b）的半导体基板100上形成金属层。在这种情况下，金属层可以具有氮化钛（TiN）材料，并可以形成为将沟槽106完全填埋的方式。为此，金属层的厚度可以大于沟槽106的宽度的一半。然后，对形成在半导体基板100上的金属层进行蚀刻，从而形成埋入沟槽106中的埋入式金属层110。可以通过调节蚀刻选择性来防止蚀刻栅极绝缘膜，由此蚀刻金属层。埋入式金属层110可以以如下方式埋入沟槽106中：在外围区域中形成三维（3D）NMOS或PMOS晶体管的全部工序中，省略在构造成限定三维（3D）结构的沟槽（或凹陷部）上分别沉积n型或p型掺杂多晶硅的工序，从而使制造工序的数目减少，由此降低了生产成本。在限定三维（3D）结构的沟槽（或凹陷部）上分别沉积n型或p型掺杂多晶硅时，可能产生有缺陷的产品；而根据实施例的半导体器件，可以在外围区域中设置3D NMOS或3D PMOS晶体管而不产生有缺陷的产品。
例如，在第一区域（i）中形成的埋入式金属层110的逸出功可以比在后续工序中在埋入式金属层110上形成的第一导电层的逸出功高。也就是说，形成在埋入式金属层110上的第一导电层的逸出功可以比埋入式金属层110的逸出功低。这里，第一导电层可以包含n型多晶硅。因此，埋入式金属层110可以减小第一导电层与源极/漏极区（未示出）之间的能带隙（energy band gap），从而可以减小栅极感应漏极泄漏电流（GIDL）并防止阈值电压变化。
相反地，在第二区域（ii）中形成的埋入式金属层110的逸出功可以比在后续工序中在埋入式金属层110上形成的第二导电层的逸出功低。也就是说，形成在埋入式金属层110上的第二导电层的逸出功可以比埋入式金属层110的逸出功高。因此，埋入式金属层110的逸出功可以比第一导电层的逸出功高，而比第二导电层的逸出功低。这里，第二导电层可以包含p型多晶硅。结果，埋入式金属层110可以减小第二导电层与源极/漏极区（未示出）之间的能带隙，从而可以减小栅极感应漏极泄漏电流（GIDL）。
参考图2d，在埋入式金属层110上形成硅化物膜112。优选地，可以仅在包含埋入式金属层110的第一区域（i）和第二区域（ii）中形成硅化物膜112。硅化物膜112形成为可以防止埋入式金属层110分别与将在后续工序中形成的第一导电层及第二导电层各者之间的界面电阻增大。
例如，可以通过在埋入式金属层110上执行热处理来形成硅化物膜112。更具体地说，热处理可以包括快速退火（RTA）。可以在400℃至600℃的温度下执行RTA大约10秒至60秒。
参考图2e，在半导体基板100上形成第一导电层114。在这种情况下，第一导电层114可以具有掺有n型杂质的n型多晶硅。优选地，n型杂质可以包括磷（P）或砷（As）。
然后，在第一导电层114上形成掩模图案116。在这种情况下，掩模图案116可以执行将p型杂质掺入第一导电层114中的补偿掺杂（counter-doping），并可以形成为在使第二区域（ii）开放的同时覆盖第一区域（i）。在将平面结构限定为根据实施例的PMOS区的情况下，优选的是，不在第三区域（iii）中形成掩模图案116。在将平面结构限定为NMOS区的情况下，优选的是，在第三区域（iii）中也形成掩模图案。为了便于描述和更好地理解实施例，用虚线表示掩模图案116。根据实施例，可以将平面结构限定为NMOS区。
参考图2f，在第一导电层114上形成金属层120。优选地，金属层120可以包含钨（W）。可以形成金属层120来减小栅极的电阻。
如上所述，根据实施例的半导体器件以及形成该半导体器件的方法，在通过部分地蚀刻器件隔离膜而形成的凹陷部所限定的鳍型有源区形成之后，形成埋入式金属层来填充凹陷部，从而在外围区域中形成三维（3D）NMOS晶体管和3D PMOS晶体管，由此实现晶体管的最高性能。
从以上描述中可以看出，在外围区域中形成三维双栅极，从而即使在外围区域中，也可以使各个晶体管的性能或处理能力最大化。
本领域的技术人员将意识到，在不脱离本发明的精神和本质特征的情况下，可以以与本文所给出的具体方式不同的方式来实施本发明。因此，就所有方面而言，应该认为上述实施例是示例性的，而不是限制性的。实施例应该由权利要求书及其等同内容来确定，而不是由上述描述来确定，并且本文意图涵盖落入所附权利要求书的含义和等同范围内的全部修改。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文中所描述的沉积、蚀刻、抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例而言，本发明可应用于动态随机存取存储（DRAM）器件或非易失性存储器件。可以做出其它增加、删减或修改。
本申请要求2013年5月13日提交的韩国专利申请No.10-2013-0053890的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (30)

1.一种半导体器件，包括：
外围区域，其位于半导体基板中，所述外围区域包括第一区域、第二区域和第三区域；
第一有源区，其形成在所述第一区域和所述第二区域中的半导体基板中，所述第一有源区由设置在所述第一区域和所述第二区域中的器件隔离膜中的凹陷部限定；
第二有源区，其由设置在所述第三区域中的器件隔离膜限定；
埋入式金属层，其埋入一个或多个所述凹陷部中；
第一导电层，其形成在所述第一区域中的所述第一有源区和所述第一区域中的所述埋入式金属层上；以及
第二导电层，其形成在所述第二区域中的所述第一有源区和所述第二区域中的所述埋入式金属层上，
其中，所述第一导电层和所述第二导电层中的一者还形成在所述第三区域中的所述第二有源区中。
2.根据权利要求1所述的半导体器件，其中，
所述第一区域包括三维NMOS区。
3.根据权利要求1所述的半导体器件，其中，
所述第二区域包括三维PMOS区。
4.根据权利要求1所述的半导体器件，其中，
所述第三区域包括平面NMOS区或平面PMOS区。
5.根据权利要求1所述的半导体器件，其中，
所述第一有源区包括鳍型结构。
6.根据权利要求1所述的半导体器件，其中，
所述第二有源区包括平面结构。
7.根据权利要求1所述的半导体器件，其中，
所述凹陷部形成在所述第一有源区的两侧。
8.根据权利要求1所述的半导体器件，其中，
所述埋入式金属层包括氮化钛膜。
9.根据权利要求1所述的半导体器件，其中，
所述埋入式金属层的厚度为所述凹陷部的宽度的大约一半。
10.根据权利要求1所述的半导体器件，其中，
所述第一区域中的所述第一导电层包含n型多晶硅。
11.根据权利要求1所述的半导体器件，其中，
所述第二导电层包含p型多晶硅。
12.根据权利要求1所述的半导体器件，还包括：
第一绝缘膜，其形成在所述第一有源区的表面上以及所述第一有源区的从所述凹陷部露出的侧壁上；
第二绝缘膜，其形成在所述第二有源区的表面上。
13.根据权利要求1所述的半导体器件，还包括：
硅化物膜，其形成在所述埋入式金属层上。
14.根据权利要求1所述的半导体器件，还包括：
金属层，其形成在（i）所述第一导电层上、（ii）所述第二导电层上或（iii）所述第一导电层和所述第二导电层二者上。
15.根据权利要求14所述的半导体器件，其中，
所述金属层包含钨。
16.一种形成半导体器件的方法，包括如下步骤：
设置位于半导体基板中的外围区域，所述外围区域包括第一区域、第二区域和第三区域；
在所述第一区域和所述第二区域中形成第一有源区，所述第一有源区由设置在所述第一区域和所述第二区域中的器件隔离膜中的凹陷部限定；
在一个或多个所述凹陷部中形成埋入式金属层；
在所述第一区域和所述第三区域中的所述第一有源区上形成第一导电层；以及
在所述第二区域中的所述第一有源区上形成第二导电层。
17.根据权利要求16所述的方法，其中，
形成所述凹陷部的步骤包括：
在所述第一区域和所述第二区域中的器件隔离膜上形成第一掩模图案；以及
使用所述第一掩模图案作为蚀刻掩模来蚀刻所述器件隔离膜，以使所述第一有源区的两侧露出。
18.根据权利要求16所述的方法，还包括如下步骤：
当形成所述第一有源区时，在所述第三区域中形成第二有源区。
19.根据权利要求18所述的方法，还包括如下步骤：
在形成所述第一有源区之后，在所述第一有源区和所述第二有源区上形成绝缘膜。
20.根据权利要求16所述的方法，其中，
形成所述埋入式金属层的步骤包括：
在一个或多个所述凹陷部中形成金属层；以及
回蚀所述金属层，以使所述第一有源区露出。
21.根据权利要求20所述的方法，其中，
所述金属层包括氮化钛膜。
22.根据权利要求16所述的方法，还包括如下步骤：
在形成所述埋入式金属层之后，在所述埋入式金属层上形成硅化物膜。
23.根据权利要求16所述的方法，其中，
形成所述第一导电层的步骤包括：
形成掺有n型杂质的多晶硅膜。
24.根据权利要求16所述的方法，其中，
形成所述第二导电层的步骤包括：
形成第二掩模图案，以使所述第二区域开放；以及
使用所述第二掩模图案作为掩模，执行将p型杂质掺入所述第二区域中的补偿掺杂。
25.根据权利要求16所述的方法，还包括如下步骤：
在所述第三区域中的第二有源区上形成第三导电层，所述第三导电层与所述第二导电层具有相同的极性；
形成第三掩模图案，以使所述第二区域中的所述第一有源区和所述第三区域中的所述第二有源区开放；以及
使用所述第三掩模图案作为掩模，执行将p型杂质掺入所述第二区域和所述第三区域中的补偿掺杂。
26.根据权利要求16所述的方法，还包括如下步骤：
在形成所述第二导电层之后，在所述第一导电层和所述第二导电层上形成金属层。
27.根据权利要求26所述的方法，其中，
所述金属层包含钨。
28.一种半导体器件，包括：
外围区域，其包括第一区域、第二区域和第三区域；
第一三维有源区，其设置在所述第一区域中；
第二二维有源区，其设置在所述第二区域中；
第一栅极，其设置在所述第一三维有源区上并与所述第一三维有源区相连；以及
埋入式金属层，其设置在所述第一三维有源区的侧壁上并连接到所述第一栅极，
其中，所述埋入式金属层具有第一逸出功，所述第一栅极具有第二逸出功，所述第二逸出功不同于所述第一逸出功。
29.根据权利要求28所述的半导体器件，其中，
所述第一三维有源区包括第一极性有源区和第二极性有源区，
所述第二极性不同于所述第一极性，
在所述第一极性有源区中，所述第一逸出功比所述第二逸出功高，并且
在所述第二极性有源区中，所述第一逸出功比所述第二逸出功低。
30.根据权利要求29所述的半导体器件，其中，
所述第一极性有源区中的所述第一栅极形成鳍型NMOS晶体管，
所述第二极性有源区中的所述第一栅极形成鳍型PMOS晶体管，并且
所述第二二维有源区中的栅极形成平面NMOS晶体管和平面PMOS晶体管中的一者。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090152623A1 (en) * 2007-12-17 2009-06-18 Kabushiki Kaisha Toshiba Fin transistor
KR20110129643A (ko) * 2010-05-26 2011-12-02 주식회사 하이닉스반도체 반도체장치 제조 방법
US20130037886A1 (en) * 2011-08-10 2013-02-14 Teng-Chun Tsai Semiconductor device and method of making the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0117949D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Trench-gate semiconductor devices and their manufacture
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
JP4398829B2 (ja) * 2004-09-17 2010-01-13 株式会社東芝 半導体装置
US20060177977A1 (en) * 2005-02-08 2006-08-10 The Hong Kong University Of Science And Technology Method for patterning fins and gates in a FinFET device using trimmed hard-mask capped with imaging layer
EP2062297A1 (en) * 2006-04-07 2009-05-27 Koninklijke Philips Electronics N.V. Co-integration of multi-gate fet with other fet devices in cmos technology
KR100772114B1 (ko) * 2006-09-29 2007-11-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP2008282901A (ja) * 2007-05-09 2008-11-20 Sony Corp 半導体装置および半導体装置の製造方法
US7834399B2 (en) * 2007-06-05 2010-11-16 International Business Machines Corporation Dual stress memorization technique for CMOS application
US20110163393A1 (en) * 2008-06-11 2011-07-07 Nxp B.V. Semiconductor device manufacturing method an integrated circuit comprising such a device
KR101129745B1 (ko) 2010-09-13 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090152623A1 (en) * 2007-12-17 2009-06-18 Kabushiki Kaisha Toshiba Fin transistor
KR20110129643A (ko) * 2010-05-26 2011-12-02 주식회사 하이닉스반도체 반도체장치 제조 방법
US20130037886A1 (en) * 2011-08-10 2013-02-14 Teng-Chun Tsai Semiconductor device and method of making the same

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