JP2011198961A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置のオン抵抗をより低減させる。
【解決手段】第１導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第１導電型の半導体ピラー領域と、前記第１導電型の半導体ピラー領域の表面に選択的に設けられた第２導電型のベース領域と、前記第２導電型のベース領域の表面に選択的に設けられたソース領域と、前記第１導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第２導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第１の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間の通電を制御する制御電極と、を備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

縦型のパワーＭＯＳＦＥＴに代表される半導体装置のオン抵抗は、伝導層であるドリフト層の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するｐｎ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。

この問題を解決する一例として、ドリフト層にスーパージャンクション構造を用いるものがある。スーパージャンクション構造は、ピラー状のｐ型半導体領域とピラー状のｎ型半導体領域を横方向に交互に配列した構造である。スーパージャンクション構造のｐ型半導体領域とｎ型半導体領域に含まれる不純物量を同じとすることで、擬似的にノンドープ層を作り出すことができる。その結果として、高耐圧を保持しつつ、高ドープされたｎ型半導体領域を通して電流を流すことができ、材料限界を越えた低オン抵抗を実現することができる（例えば、特許文献１参照）。

スーパージャンクション構造の形成方法としては、埋め込み成長を用いるものがある。すなわち、半導体基板の上側に予めｎ型の半導体領域をエピタキシャル成長により形成した後、ｎ型の半導体領域に複数のトレンチを形成して、このトレンチ内にｐ型の半導体ピラー領域をエピタキシャル成長により形成する。これにより、ｐ型の半導体ピラー領域とｎ型の半導体ピラー領域とが交互に配列したスーパージャンクション構造が形成される。そして、スーパージャンクション構造を形成した後に、スーパージャンクション構造の上側に、複数のＭＯＳＦＥＴが形成される。

しかしながら、半導体装置の微細化が進むほど、それぞれの半導体ピラー領域が配列するピッチが小さくなる。これに応じて、それぞれの半導体ピラー領域の幅が狭くなり、ＭＯＳＦＥＴ製造過程における加熱処理によって、例えば、ｐ型の半導体ピラー領域の不純物がｎ型の半導体ピラー領域にまで拡散し易くなっている。このため、ドリフト層であるｎ型の半導体ピラー領域の抵抗が増加してしまう。すなわち、半導体装置の微細化を図ると、オン抵抗の増加を抑制することができないという問題があった。

特開２００６−２８７１２７号公報

本発明の課題は、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制することができる半導体装置およびその製造方法を提供することにある。

本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第１導電型の半導体ピラー領域と、前記第１導電型の半導体ピラー領域の表面に選択的に設けられた第２導電型のベース領域と、前記第２導電型のベース領域の表面に選択的に設けられたソース領域と、前記第１導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第２導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第１の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間の通電を制御する制御電極と、を備えたことを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、第１導電型の第１の半導体層の上側に、第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層の表面に、第２導電型のベース領域を選択的に形成し、前記ベース領域の表面に、第１導電型のソース領域を選択的に形成する工程と、前記ベース領域内および前記第２の半導体層内にトレンチを形成し、前記第１の半導体層の主面に平行な方向に沿って第１導電型の半導体ピラー領域を周期的に形成する工程と、前記トレンチ内に、第２導電型の半導体ピラー領域を形成し、前記第１の半導体層の主面に平行な方向に沿って、前記第１導電型の半導体ピラー領域と前記第２導電型の半導体ピラー領域とが交互に配列する構造を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。

本発明によれば、半導体装置の微細化を図りつつ、そのオン抵抗の増加を抑制することができる。

本発明の第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｘ’断面を上からみた平面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図であり、（ｃ）は、（ｂ）のゲート電極周辺の拡大図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、ＭＯＳＦＥＴの形成工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜の形成工程図、（ｂ）は、レジストパターンの形成工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜の加工工程図、（ｂ）は、半導体層のエッチング処理の工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜のエッチング処理の工程図、（ｂ）は、レジスト剥離後のエピタキシャル成長層の形成工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、化学機械研磨の工程図、（ｂ）は、レジストパターンの形成工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、選択的なイオン注入の工程図、（ｂ）は、レジストパターンの形成工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、選択的なイオン注入の工程図であり、（ｂ）は、絶縁層のエッチバック工程図である。 本発明の第１の実施の形態に係る半導体装置の製造過程のフローを説明するためのフロー図である。 比較例に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、半導体層のエッチング処理の工程図である。 比較例に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、化学機械研磨の工程図である。 比較例に係る半導体装置の製造過程における要部断面図であり、ＭＯＳＦＥＴの形成工程図である。 比較例に係る半導体装置の製造過程のフローを説明するためのフロー図である。 比較例に係る半導体装置の動作原理を説明するための図である。 本発明の第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｘ’断面を上からみた平面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。 本発明の第２の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、エピタキシャル成長層のエッチバック工程図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。
図１は、本発明の第１の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｘ’断面を上からみた平面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図であり、（ｃ）は、（ｂ）のゲート電極周辺の拡大図である。

第１の実施の形態に係る半導体装置１は、プレーナゲート構造のＭＯＳＦＥＴであり、スーパージャンクション構造を備える。
半導体装置１は、第１導電型の半導体層１０と、第１導電型の半導体ピラー領域１１と、第２導電型の半導体ピラー領域１２と、第２導電型のベース領域１３と、ソース領域１４と、を備える。さらに、半導体装置１は、半導体ピラー領域１２の表面に接続された第２導電型のコンタクト領域２０と、ソース領域１４に接続された第１導電型のコンタクト領域２１と、制御電極であるゲート電極３０と、第１の主電極であるソース電極５０、および第２の主電極であるドレイン電極５１と、を備える。ここで、第１導電型とは、例えばｎ型であり、第２導電型とは、例えばｐ型である。

図１に示す半導体装置１においては、ｎ^＋型の半導体層１０の上側に、半導体層１０の主面に平行な方向に沿って周期的に配置されたｎ型の半導体ピラー領域１１が設けられている。隣接する半導体ピラー領域１１の間には、ｐ型の半導体ピラー領域１２が設けられている。半導体ピラー領域１１の下端および半導体ピラー領域１２の下端は、半導体層１０の上面に接触している。また、半導体ピラー領域１１と、半導体ピラー領域１２とは、半導体層１０の主面に対して略平行な方向に沿って交互に繰り返して配置されている。

半導体ピラー領域１１と半導体ピラー領域１２とが交互に繰り返して配置されることにより、半導体ピラー領域１１と半導体ピラー領域１２とのそれぞれの側面でｐｎ接合を形成している。すなわち、半導体装置１は、半導体ピラー領域１１と半導体ピラー領域１２とが半導体層１０の上側で交互に繰り返して接合されたスーパージャンクション構造を有する。半導体ピラー領域１１および半導体ピラー領域１２の幅は、例えば、２〜４μｍであり、その深さは、例えば、１０μｍ〜１００μｍである。半導体ピラー領域１１および半導体ピラー領域１２の深さの一例は、５０μｍである。

半導体ピラー領域１１の表面には、ｐ型のベース領域１３が選択的に設けられている。例えば、半導体ピラー領域１１の表面の両側にベース領域１３が設けられている。ベース領域１３の表面には、ｎ^＋型のソース領域１４が選択的に設けられている。半導体ピラー領域１１の表面の両側に設けられたベース領域１３の間には、ｎ型の半導体領域１５が設けられている。半導体ピラー領域１２は、ベース領域１３の表面にまで達している。

ソース領域１４の上側から、ベース領域１３を経て半導体領域１５には、プレーナ状のゲート電極３０が設けられている。ゲート電極３０は、ゲート絶縁膜３１に覆われている。ゲート電極３０は、半導体装置１の制御電極であり、ソース電極５０とドレイン電極との間の通電を制御する。ゲート電極３０およびゲート絶縁膜３１の上側には、絶縁膜４０が設けられている。ゲート絶縁膜３１の上面および側面は、絶縁膜４０によって覆われている。

半導体ピラー領域１２の上側には、ｐ型のコンタクト領域２０が設けられている。コンタクト領域２０は、半導体ピラー領域１２に接続されている。コンタクト領域２０の両側面には、ソース領域１４に接続されたコンタクト領域２１が設けられている。コンタクト領域２１は、ｎ型であり、ピラー状である。コンタクト領域２０、２１は、隣接する絶縁膜４０の間に位置している。

絶縁膜４０の上側、およびコンタクト領域２０、２１の上側には、第１の主電極であるソース電極５０が設けられている。ソース電極５０は、ソース領域１４に電気的に接続されている。半導体層１０の下側には、第２の主電極であるドレイン電極５１が設けられている。ドレイン電極５１は、半導体層１０に電気的に接続されている。

また、図１（ａ）のごとく半導体装置１を上からみた場合、絶縁膜４０、およびコンタクト領域２０、２１は、スーパージャンクション構造が交互に配列する方向に対して略垂直に、ストライプ状に延在している。絶縁膜４０、およびコンタクト領域２０、２１の下側に設けられた半導体ピラー領域１１、１２も絶縁膜４０、およびコンタクト領域２０、２１と同じ方向に延在している。

半導体層１０、半導体ピラー領域１１、１２、ベース領域１３、ソース領域１４、および半導体領域１５の主成分は、例えば、シリコン（Ｓｉ）である。コンタクト領域２０、コンタクト領域２１、およびゲート電極３０の主成分は、例えば、ポリシリコン（poly-Ｓｉ）である。ゲート絶縁膜３１および絶縁膜４０の主成分は、例えば、酸化ケイ素（ＳｉＯ_２）、窒化ケイ素（Ｓｉ_３Ｎ_４）である。ソース電極５０およびドレイン電極５１は、金属である。

次に、半導体装置１の製造方法について説明する。
図２は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、ＭＯＳＦＥＴの形成工程図である。

図２（ａ）に示すように、半導体層１０の上側に、エピタキシャル成長法により、半導体層１１Ｌを形成する。半導体層１１Ｌは、半導体ピラー領域１１に加工される前の半導体層である。

半導体層１１Ｌを形成する際には、その下地である半導体層１０の反りを抑制するために、低温エピタキシャル成長法が採られる。例えば、原料ガスとしてモノシランガス（ＳｉＨ_４）、ジクロルシランガス（ＳｉＨ_２Ｃｌ_２）を用い、４００℃〜１０００℃で半導体層１１Ｌを形成する。エピタキシャル成長の際には、半導体層１１Ｌをｎ型にするために、半導体層１１Ｌにｎ型不純物であるリン（Ｐ）をドープする。そして、エピタキシャル成長が終了した後、半導体層１１Ｌの表面に研磨処理を施し、半導体層１１Ｌの表面を平坦化する。

次に、図２（ｂ）に示すように、半導体層１１Ｌの表面に、ＭＯＳＦＥＴを形成する。例えば、選択的なイオン注入法により、半導体領域１５、ベース領域１３を形成する。この際、半導体領域１５には、リン（Ｐ）、砒素（Ａｓ）等の５族元素が打ち込まれる。また、ベース領域１３には、ホウ素（Ｂ）等の３族元素が打ち込まれる。続いて、ゲート絶縁膜３１およびゲート電極３０を形成する。さらに、イオン注入を施して、ソース領域１４を形成する。ソース領域１４には、リン（Ｐ）、砒素（Ａｓ）等の５族元素が打ち込まれる。

なお、不純物を注入した後のベース領域１３には、ベース領域１３の活性化処理を施すために、例えば、約１０００℃の加熱処理を行う。不純物を注入した後のソース領域１４には、ソース領域１４の活性化処理を施すために、１０００℃〜１１００℃の加熱処理を行う。

図３は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜の形成工程図、（ｂ）は、レジストパターンの形成工程図である。

次に、図３（ａ）に示すように、ベース領域１３、ソース領域１４、ゲート絶縁膜３１およびゲート電極３０を覆うように、絶縁膜４０Ｌを形成する。絶縁膜４０Ｌの材質は、例えば、窒化珪素（Ｓｉ_３Ｎ_４）、酸化珪素（ＳｉＯ_２）のいずれか、または、酸化珪素（ＳｉＯ_２）の上側に窒化珪素（Ｓｉ_３Ｎ_４）を積層させた２層構造の膜でもよい。

次に、図３（ｂ）に示すように、絶縁膜４０Ｌの上側に、パターンニングされたレジスト４５を形成する。レジスト４５は、ゲート電極３０の両側に設けられたソース領域１４を覆うようにパターニングする。

図４は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜の加工工程図、（ｂ）は、半導体層のエッチング処理の工程図である。

次に、図４（ａ）に示すように、ベース領域１３内のソース領域１４に挟まれたベース領域１３が露出するように、レジスト４５をマスクとして、絶縁膜４０Ｌにエッチング処理を施す。これにより、パターニングされた絶縁膜４０が半導体領域１５、ソース領域１４、およびソース領域１４と半導体領域１５とにより挟まれたベース領域１３の上側に形成される。絶縁膜４０の開口部４０ｈからは、ベース領域１３内のソース領域１４に挟まれたベース領域１３が露出している。

次に、図４（ｂ）に示すように、パターニングされたレジスト４５をマスクとして、エッチング処理を施す。これにより、開口部４０ｈの下側のベース領域１３、および半導体層１１Ｌが取り除かれて、半導体層１０の上側にトレンチ６０が形成される。トレンチ６０の幅は、２〜４μｍであり、その深さは、５０μｍである。トレンチ６０が形成されたことにより、半導体層１０の上側に、複数の半導体ピラー領域１１が周期的に形成される。

図５は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、絶縁膜のエッチング処理の工程図、（ｂ）は、レジスト剥離後のエピタキシャル成長層の形成工程図である。

次に、図５（ａ）に示すように、絶縁膜４０の側面にエッチング処理を施し、絶縁膜４０の開口部４０ｈの幅を拡げる。例えば、フッ素系ガスを用い、ドライプロセスにより、絶縁膜４０の側面を選択的にエッチングする。これにより、ソース領域１４の一部が絶縁膜４０から露出する。

次に、レジスト４５を除去した後、図５（ｂ）に示すように、エピタキシャル成長法により、トレンチ６０内に、半導体ピラー領域１２を形成する。さらに、エピタキシャル成長を継続させて、半導体ピラー領域１２の上側に、ポリシリコンからなる半導体層２２を形成する。

半導体ピラー領域１２および半導体層２２を形成する際には、半導体層１０の反りを抑制するために、低温エピタキシャル成長法が採られる。例えば、原料ガスとしてモノシランガス（ＳｉＨ_４）、ジクロルシランガス（ＳｉＨ_２Ｃｌ_２）を用い、４００℃〜１０００℃で半導体ピラー領域１２および半導体層２２を形成する。

半導体ピラー領域１２をエピタキシャル成長させる際には、ｐ型不純物であるボロン（Ｂ）をドープする。これにより、半導体ピラー領域１２は、ｐ型になる。この段階で、半半導体層１０の上側に、半導体ピラー領域１１と半導体ピラー領域１２とが交互に繰り返して接合されたスーパージャンクション構造が形成される。

ところで、半導体ピラー領域１２を形成する際には、上述したように低温条件下でプロセスが進行する。従って、半導体ピラー領域１２の形成中に、半導体ピラー領域１２に含まれるｐ型不純物が半導体ピラー領域１１中に熱拡散する現象は起き難い。なお、半導体層２２については、絶縁膜４０の上側に突き出るまで成長させる。

図６は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、化学機械研磨の工程図、（ｂ）は、レジストパターンの形成工程図である。

次に、図６（ａ）に示すように、半導体層２２の表面に化学機械研磨処理（Chemical Mechanical Polishing）を施す。これにより、半導体層２２の上面と、絶縁膜４０の上面とが面一になる。ポリシリコンを主成分とする半導体層２２のＣＭＰでは、スラリーとして、例えば、コロイダルシリカ等が用いられる。絶縁膜４０に対する半導体層２２の研磨速度の選択比は、１００以上とする。
なお、絶縁膜４０については、ＣＭＰ用のハードマスクのほか、半導体装置１の層間絶縁膜に転用できるので、本実施の形態の製造プロセスでは絶縁膜４０を除去せず、半導体ピラー領域１１の上側に残存させる。

次に、図６（ｂ）に示すように、半導体層２２の表面の一部、および絶縁層４０の上側に、レジスト７０を選択的に形成する。レジスト７０のパターニングは、例えば、フォトリソグラフィによる。レジスト７０の開口部７０ｈの幅は、半導体ピラー領域１２の幅と略同じにする。

図７は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、選択的なイオン注入の工程図、（ｂ）は、レジストパターンの形成工程図である。

次に、図７（ａ）に示すように、レジスト７０の開口部７０ｈを通して、半導体層２２に、例えば、ホウ素（Ｂ）等の３族元素をイオン注入により打ち込む。そして、活性化を行うために、加熱処理を施す。これにより、半導体ピラー領域１２にオーミック接続するコンタクト領域２０が半導体層２２内に形成される。この後、レジスト７０については、除去する。

次に、図７（ｂ）に示すように、コンタクト領域２０、および絶縁層４０の上側に、レジスト７１を選択的に形成する。レジスト７１のパターニングは、例えば、フォトリソグラフィによる。レジスト７１の開口部７１ｈの幅は、コンタクト領域２０と絶縁層４０に挟まれた半導体層２０の幅と略同じにする。

図８は、本発明の第１の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、選択的なイオン注入の工程図であり、（ｂ）は、絶縁層のエッチバック工程図である。

次に、図８（ａ）に示すように、レジスト７１の開口部７１ｈを通じて、半導体層２２に、例えば、砒素（Ａｓ）、リン（Ｐ）等の５族元素をイオン注入により打ち込む。図中には、砒素（Ａｓ）が表示されている。そして、活性化を行うために、加熱処理を施す。これにより、半導体ピラー領域１１にオーミック接続するピラー状のコンタクト領域２１が形成される。コンタクト領域２１は、コンタクト領域２０の両側に形成される。この後、レジスト７１については、除去する。

次に、図８（ｂ）に示すように、絶縁層４０に選択的なエッチバック処理を施し、コンタクト領域２０、２１の先端を絶縁層４０の上面から突出させる。そして、この後においては、図１で例示したように、アルミニウム（Ａｌ）等で構成されるソース電極５０をコンタクト領域２０、２１、および絶縁層４０の上側に形成する。これにより、ソース電極５０とコンタクト領域２０、２１とが接続する。この際、隣接する絶縁膜４０の間には、コンタクト領域２０、２１が形成されているので、ソース電極５０のステップカバレッジは良好になる。さらに、半導体層１０の下側を必要に応じて研磨し、半導体層１０の下側に、ドレイン電極５１を形成する。ドレイン電極５１の材質は、例えば、チタン（Ｔｉ）、チタンのシリサイド、ニッケル（Ｎｉ）、ニッケルのシリサイド等が該当する。
このような製造過程によって、半導体装置１が形成される。

本発明の第１の実施の形態に係る製造過程の主な製造工程を、フロー図を用いて纏めると以下のようになる。
図９は、本発明の第１の実施の形態に係る半導体装置の製造過程のフローを説明するためのフロー図である。

まず、本発明の第１の実施の形態に係る半導体装置の製造過程では、ｎ型の半導体層１０の上側に、ｎ型の半導体層１１Ｌを形成する（ステップ１０）。
次に、半導体層１１Ｌの表面に、ｐ型のベース領域１３を選択的に形成し、さらに、ベース領域１３の表面に、ｎ型のソース領域１４を選択的に形成する（ステップ２０）。

次に、ベース領域１３内および半導体層１１Ｌ内にトレンチ６０を形成し、半導体層１０の主面に平行な方向に沿ってｎ型の半導体ピラー領域１１を周期的に形成する（ステップ３０）。

次に、トレンチ６０内に、ｐ型の半導体ピラー領域１２を形成し、半導体層１０の主面に平行な方向に沿って、ｎ型の半導体ピラー領域１１とｐ型の半導体ピラー領域１２とが交互に配列するスーパージャンクション構造を形成する（ステップ４０）。すなわち、本発明の第１の実施の形態に係る半導体装置の製造過程では、ＭＯＳＦＥＴを形成した後に、スーパージャンクション構造を形成する。

さらに、第１の実施の形態に係る半導体装置の製造過程では、ｐ型の半導体ピラー領域１２の上側に、ｐ型の半導体ピラー領域１２に接続するｐ型のコンタクト領域２０を形成する（ステップ５０）。
そして、ｐ型のコンタクト領域２０の側面に、ソース領域１４に接続するｎ型のコンタクト領域２１を形成する（ステップ６０）。

次に、半導体装置１の効果について説明する。
半導体装置１の効果を説明する前に、比較例に係る半導体装置１００の効果について説明する。
図１０は、比較例に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、半導体層のエッチング処理の工程図である。

比較例に係る半導体装置の製造過程では、まず、図１０（ａ）に示すように、半導体層１０の上側に、エピタキシャル成長法により、半導体層１１Ｌを形成する。半導体層１１Ｌの導電型は、上述したごとくｎ型である。

次に、図１０（ｂ）に示すように、エッチング処理によって、周期的にトレンチ６１を形成する。トレンチ６１の幅は、２〜４μｍであり、その深さは、５０μｍである。トレンチ６１が形成されたことにより、半導体層１０の上側に、ｎ型の半導体ピラー領域１１が形成される。

図１１は、比較例に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、化学機械研磨の工程図である。

次に、図１１（ａ）に示すように、エピタキシャル成長法により、トレンチ６１内に、ｐ型の半導体ピラー領域１２を形成する。この段階で、半導体層１０の上側に、半導体ピラー領域１１と半導体ピラー領域１２とが交互に繰り返して接合されたスーパージャンクション構造が形成される。

なお、半導体ピラー領域１２については、半導体ピラー領域１１の上側に成長する場合があるので、図１１（ｂ）に示すように、半導体ピラー領域１２の表面に化学機械研磨処理を施す。これにより、半導体ピラー領域１１、１２の上面が面一になる。

図１２は、比較例に係る半導体装置の製造過程における要部断面図であり、ＭＯＳＦＥＴの形成工程図である。

次に、図１２に示すように、半導体ピラー領域１１の表面に、ＭＯＳＦＥＴを形成する。例えば、選択的なイオン注入法によって半導体領域１５、ベース領域１３を形成する。例えば、半導体領域１５には、リン（Ｐ）、砒素（Ａｓ）等の５族元素をイオン注入により打ち込む。ベース領域１３には、ホウ素（Ｂ）等の３族元素をイオン注入により打ち込む。続いて、ゲート絶縁膜３１およびゲート電極３０を形成する。さらに、イオン注入を施して、ソース領域１４を形成する。ソース領域１４には、リン（Ｐ）、砒素（Ａｓ）等の５族元素を打ち込む。この段階で、スーパージャンクション構造の上側にＭＯＳＦＥＴが形成される。さらに、ソース電極５０およびドレイン電極５１を形成する。

比較例に係る製造過程の主な製造工程を、フロー図を用いて纏めると以下のようになる。図１３は、比較例に係る半導体装置の製造過程のフローを説明するためのフロー図である。

まず、比較例に係る半導体装置の製造過程では、ｎ型の半導体層１０の上側に、ｎ型の半導体層１１Ｌを形成する（ステップ１００）。
次に、半導体層１１Ｌ内にトレンチ６１を形成し、半導体層１０の主面に平行な方向に沿ってｎ型の半導体ピラー領域１１を周期的に形成する（ステップ２００）。

次に、トレンチ６１内に、ｐ型の半導体ピラー領域１２を形成し、半導体層１０の主面に平行な方向に沿って、ｎ型の半導体ピラー領域１１とｐ型の半導体ピラー領域１２とが交互に配列するスーパージャンクション構造を形成する（ステップ３００）。

次に、半導体ピラー領域１２の表面に、ｐ型のベース領域１３を選択的に形成し、さらに、ベース領域１３の表面に、ｎ型のソース領域１４を選択的に形成する（ステップ４００）。すなわち、比較例に係る半導体装置の製造過程では、スーパージャンクション構造を形成した後に、ＭＯＳＦＥＴを形成する。

図１４は、比較例に係る半導体装置の動作原理を説明するための図である。
比較例に係る半導体装置１００において、ソース電極５０よりもドレイン電極５１に高い電圧を印加する。制御電極３０に閾値電圧以上の電圧を印加すると、制御電極３０が対向するベース領域１３にチャネルが形成されて、ソース領域１４、チャネル、半導体領域１５、半導体ピラー領域１１および半導体層１０を通じて、ソース電極５０とドレイン電極５１との間に電流が流れる。半導体ピラー領域１１は、半導体装置１００のドリフト層である。

しかしながら、比較例に係る半導体装置の製造過程では、不純物を注入した後のベース領域１３には、活性化処理を施す都合上、例えば、約１０００℃の加熱処理が必要になる。また、ソース領域１４についても同様に、不純物を注入した後においては、その活性化処理を施す都合上、１０００℃〜１１００℃の加熱処理が必要になる。すなわち、比較例に係る半導体装置の製造過程では、スーパージャンクション構造を形成した後に、１０００℃以上の加熱処理工程がある。

これにより、図１４の矢印で示すごとく半導体ピラー領域１２に含まれるｐ型不純物（例えば、３族元素）が製造過程中に半導体ピラー領域１２から半導体ピラー領域１１内に熱拡散してしまい、電子電流が流れる半導体ピラー領域１１の実質的な幅が狭くなってしまう。このため、図１２に示す半導体装置１００を形成するまでに、電子電流が流れる半導体ピラー領域１１の抵抗が上昇してしまう。この傾向は、スーパージャンクション構造がより狭ピッチになるほど顕著になる。

これに対し、本発明の第１の実施の形態に係る半導体装置の製造過程では、ＭＯＳＦＥＴを形成した後に、スーパージャンクション構造を形成する。すなわち、１０００℃以上の加熱処理が終了した後に、スーパージャンクション構造を形成する。

従って、製造過程中に半導体ピラー領域１２に含まれるｐ型不純物が半導体ピラー領域１１内に熱拡散することが抑制される。これにより、半導体装置１００に比べ、オン抵抗の低い半導体装置が形成される。

また、本発明の第１の実施の形態に係る半導体装置の製造過程では、スーパージャンクション構造のさらなる狭ピッチ化を図っても、ＭＯＳＦＥＴを形成した後に、スーパージャンクション構造を形成する順序は変わらない。

従って、スーパージャンクション構造の狭ピッチ化を図っても、半導体ピラー領域１１において不純物拡散による抵抗の増加が起き難い。すなわち、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制する手段として、第１の実施の形態に係る半導体装置の製造方法は有効である。

図１５は、本発明の第２の実施の形態に係る半導体装置の要部模式図であり、（ａ）は、（ｂ）のＸ−Ｘ’断面を上からみた平面図、（ｂ）は、（ａ）のＹ−Ｙ’断面図である。

半導体装置２は、プレーナゲート構造のＭＯＳＦＥＴであり、スーパージャンクション構造を備える。半導体装置２は、半導体層１０と、半導体ピラー領域１１と、半導体ピラー領域１２と、ベース領域１３と、ソース領域１４と、を備える。さらに、半導体装置１は、半導体ピラー領域１２の表面に接続されたコンタクト領域２０と、ソース領域１４に接続されたコンタクト領域２１と、制御電極であるゲート電極３０と、ソース電極５０、ドレイン電極５１と、を有する。

但し、半導体装置２においては、ソース電極５０が隣接する絶縁膜４０の間に延在し、半導体ピラー領域１２およびソース領域１４に接触している。ソース電極５０は、半導体ピラー領域１２およびソース領域１４に電気的に接続されている。

次に、半導体装置２の製造方法について説明する。半導体装置２の製造過程の途中までは、上述した図２〜図５（ａ）と同じなので、この間の製造過程の説明は省略する。
図１６は、本発明の第２の実施の形態に係る半導体装置の製造過程における要部断面図であり、（ａ）は、エピタキシャル成長層の形成工程図、（ｂ）は、エピタキシャル成長層のエッチバック工程図である。

半導体装置２においても半導体装置１の製造過程と同様に、トレンチ６０内に半導体ピラー領域１２を形成する。半導体ピラー領域１２は、エピタキシャル成長によって形成する。さらに、エピタキシャル成長を継続させて、半導体ピラー領域１２の上側に、半導体層２２を形成する。この状態を、図１６（ａ）に示す。

次に、図１６（ｂ）に示すように、半導体層２２の選択的なエッチング処理を施す。これにより、半導体層２２が除去されて、半導体ピラー領域１２およびソース領域１４が露出する。そして、この後においては、図１５で例示したように、ソース電極５０を形成して、ソース電極５０と、半導体ピラー領域１２およびソース領域１４との接続を図る。さらに、ドレイン電極５１を半導体層１０の下側に形成する。

半導体装置２においても、ＭＯＳＦＥＴを形成した後に、スーパージャンクション構造を形成する。すなわち、１０００℃以上の加熱処理が終了した後に、スーパージャンクション構造を形成する。

従って、製造過程中に半導体ピラー領域１２に含まれるｐ型不純物が半導体ピラー領域１１内に熱拡散することが抑制される。これにより、半導体装置１００に比べ、オン抵抗の低い半導体装置が形成される。

また、本発明の第２の実施の形態に係る半導体装置の製造過程では、スーパージャンクション構造のさらなる狭ピッチ化を図っても、ＭＯＳＦＥＴを形成した後に、スーパージャンクション構造を形成する順序は変わらない。

従って、スーパージャンクション構造の狭ピッチ化を図っても、半導体ピラー領域１１において不純物拡散による抵抗の増加が起き難い。すなわち、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制する手段として、第２の実施の形態に係る半導体装置の製造方法は有効である。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。

１、２、１００ 半導体装置
１０、１１Ｌ、２２ 半導体層
１１、１２ 半導体ピラー領域
１３ ベース領域
１４ ソース領域
１５ 半導体領域
２０、２１ コンタクト領域
３０ ゲート電極
３１ ゲート絶縁膜
４０、４０Ｌ 絶縁膜
４０ｈ 開口部
５０ ソース電極
５１ ドレイン電極
６０、６１ トレンチ

Claims (6)

1. 第１導電型の半導体層と、
   前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第１導電型の半導体ピラー領域と、
   前記第１導電型の半導体ピラー領域の表面に選択的に設けられた第２導電型のベース領域と、
   前記第２導電型のベース領域の表面に選択的に設けられたソース領域と、
   前記第１導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面まで達する第２導電型の半導体ピラー領域と、
   前記ソース領域に電気的に接続された第１の主電極と、
   前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第２の主電極と、 前記第１の主電極と前記第２の主電極との間の通電を制御する制御電極と、
   を備えたことを特徴とする半導体装置。
2. 前記第２導電型の半導体ピラー領域の上側に設けられ、前記第２導電型の半導体ピラー領域に接続された第２導電型のコンタクト領域がさらに設けられたことを特徴とする請求項１記載の半導体装置。
3. 前記第２導電型のコンタクト領域の側面に設けられ、前記ソース領域に接続された第１導電型のコンタクト領域がさらに設けられたことを特徴とする請求項２記載の半導体装置。
4. 第１導電型の第１の半導体層の上側に、第１導電型の第２の半導体層を形成する工程と、
   前記第２の半導体層の表面に、第２導電型のベース領域を選択的に形成し、前記ベース領域の表面に、第１導電型のソース領域を選択的に形成する工程と、
   前記ベース領域内および前記第２の半導体層内にトレンチを形成し、前記第１の半導体層の主面に平行な方向に沿って第１導電型の半導体ピラー領域を周期的に形成する工程と、
   前記トレンチ内に、第２導電型の半導体ピラー領域を形成し、前記第１の半導体層の主面に平行な方向に沿って、前記第１導電型の半導体ピラー領域と前記第２導電型の半導体ピラー領域とが交互に配列する構造を形成する工程と、
   を備えたことを特徴とする半導体装置の製造方法。
5. 前記第２導電型の半導体ピラー領域の上側に、前記第２導電型の半導体ピラー領域に接続する第２導電型のコンタクト領域を形成することを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記第２導電型のコンタクト領域の側面に、前記ソース領域に接続する第１導電型のコンタクト領域を形成することを特徴とする請求項５記載の半導体装置の製造方法。

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