JP2011198961A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体装置のオン抵抗をより低減させる。
【解決手段】第1導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第1導電型の半導体ピラー領域と、前記第1導電型の半導体ピラー領域の表面に選択的に設けられた第2導電型のベース領域と、前記第2導電型のベース領域の表面に選択的に設けられたソース領域と、前記第1導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第2導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第1の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第2の主電極と、前記第1の主電極と前記第2の主電極との間の通電を制御する制御電極と、を備える。
【選択図】図1
【解決手段】第1導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第1導電型の半導体ピラー領域と、前記第1導電型の半導体ピラー領域の表面に選択的に設けられた第2導電型のベース領域と、前記第2導電型のベース領域の表面に選択的に設けられたソース領域と、前記第1導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第2導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第1の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第2の主電極と、前記第1の主電極と前記第2の主電極との間の通電を制御する制御電極と、を備える。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関する。
縦型のパワーMOSFETに代表される半導体装置のオン抵抗は、伝導層であるドリフト層の電気抵抗に大きく依存する。ドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するpn接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることはできない。素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。
この問題を解決する一例として、ドリフト層にスーパージャンクション構造を用いるものがある。スーパージャンクション構造は、ピラー状のp型半導体領域とピラー状のn型半導体領域を横方向に交互に配列した構造である。スーパージャンクション構造のp型半導体領域とn型半導体領域に含まれる不純物量を同じとすることで、擬似的にノンドープ層を作り出すことができる。その結果として、高耐圧を保持しつつ、高ドープされたn型半導体領域を通して電流を流すことができ、材料限界を越えた低オン抵抗を実現することができる(例えば、特許文献1参照)。
スーパージャンクション構造の形成方法としては、埋め込み成長を用いるものがある。すなわち、半導体基板の上側に予めn型の半導体領域をエピタキシャル成長により形成した後、n型の半導体領域に複数のトレンチを形成して、このトレンチ内にp型の半導体ピラー領域をエピタキシャル成長により形成する。これにより、p型の半導体ピラー領域とn型の半導体ピラー領域とが交互に配列したスーパージャンクション構造が形成される。そして、スーパージャンクション構造を形成した後に、スーパージャンクション構造の上側に、複数のMOSFETが形成される。
しかしながら、半導体装置の微細化が進むほど、それぞれの半導体ピラー領域が配列するピッチが小さくなる。これに応じて、それぞれの半導体ピラー領域の幅が狭くなり、MOSFET製造過程における加熱処理によって、例えば、p型の半導体ピラー領域の不純物がn型の半導体ピラー領域にまで拡散し易くなっている。このため、ドリフト層であるn型の半導体ピラー領域の抵抗が増加してしまう。すなわち、半導体装置の微細化を図ると、オン抵抗の増加を抑制することができないという問題があった。
本発明の課題は、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制することができる半導体装置およびその製造方法を提供することにある。
本発明の一態様によれば、第1導電型の半導体層と、前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第1導電型の半導体ピラー領域と、前記第1導電型の半導体ピラー領域の表面に選択的に設けられた第2導電型のベース領域と、前記第2導電型のベース領域の表面に選択的に設けられたソース領域と、前記第1導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面にまで達する第2導電型の半導体ピラー領域と、前記ソース領域に電気的に接続された第1の主電極と、前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第2の主電極と、前記第1の主電極と前記第2の主電極との間の通電を制御する制御電極と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、第1導電型の第1の半導体層の上側に、第1導電型の第2の半導体層を形成する工程と、前記第2の半導体層の表面に、第2導電型のベース領域を選択的に形成し、前記ベース領域の表面に、第1導電型のソース領域を選択的に形成する工程と、前記ベース領域内および前記第2の半導体層内にトレンチを形成し、前記第1の半導体層の主面に平行な方向に沿って第1導電型の半導体ピラー領域を周期的に形成する工程と、前記トレンチ内に、第2導電型の半導体ピラー領域を形成し、前記第1の半導体層の主面に平行な方向に沿って、前記第1導電型の半導体ピラー領域と前記第2導電型の半導体ピラー領域とが交互に配列する構造を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、半導体装置の微細化を図りつつ、そのオン抵抗の増加を抑制することができる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。
図1は、本発明の第1の実施の形態に係る半導体装置の要部模式図であり、(a)は、(b)のX−X’断面を上からみた平面図、(b)は、(a)のY−Y’断面図であり、(c)は、(b)のゲート電極周辺の拡大図である。
図1は、本発明の第1の実施の形態に係る半導体装置の要部模式図であり、(a)は、(b)のX−X’断面を上からみた平面図、(b)は、(a)のY−Y’断面図であり、(c)は、(b)のゲート電極周辺の拡大図である。
第1の実施の形態に係る半導体装置1は、プレーナゲート構造のMOSFETであり、スーパージャンクション構造を備える。
半導体装置1は、第1導電型の半導体層10と、第1導電型の半導体ピラー領域11と、第2導電型の半導体ピラー領域12と、第2導電型のベース領域13と、ソース領域14と、を備える。さらに、半導体装置1は、半導体ピラー領域12の表面に接続された第2導電型のコンタクト領域20と、ソース領域14に接続された第1導電型のコンタクト領域21と、制御電極であるゲート電極30と、第1の主電極であるソース電極50、および第2の主電極であるドレイン電極51と、を備える。ここで、第1導電型とは、例えばn型であり、第2導電型とは、例えばp型である。
半導体装置1は、第1導電型の半導体層10と、第1導電型の半導体ピラー領域11と、第2導電型の半導体ピラー領域12と、第2導電型のベース領域13と、ソース領域14と、を備える。さらに、半導体装置1は、半導体ピラー領域12の表面に接続された第2導電型のコンタクト領域20と、ソース領域14に接続された第1導電型のコンタクト領域21と、制御電極であるゲート電極30と、第1の主電極であるソース電極50、および第2の主電極であるドレイン電極51と、を備える。ここで、第1導電型とは、例えばn型であり、第2導電型とは、例えばp型である。
図1に示す半導体装置1においては、n+型の半導体層10の上側に、半導体層10の主面に平行な方向に沿って周期的に配置されたn型の半導体ピラー領域11が設けられている。隣接する半導体ピラー領域11の間には、p型の半導体ピラー領域12が設けられている。半導体ピラー領域11の下端および半導体ピラー領域12の下端は、半導体層10の上面に接触している。また、半導体ピラー領域11と、半導体ピラー領域12とは、半導体層10の主面に対して略平行な方向に沿って交互に繰り返して配置されている。
半導体ピラー領域11と半導体ピラー領域12とが交互に繰り返して配置されることにより、半導体ピラー領域11と半導体ピラー領域12とのそれぞれの側面でpn接合を形成している。すなわち、半導体装置1は、半導体ピラー領域11と半導体ピラー領域12とが半導体層10の上側で交互に繰り返して接合されたスーパージャンクション構造を有する。半導体ピラー領域11および半導体ピラー領域12の幅は、例えば、2〜4μmであり、その深さは、例えば、10μm〜100μmである。半導体ピラー領域11および半導体ピラー領域12の深さの一例は、50μmである。
半導体ピラー領域11の表面には、p型のベース領域13が選択的に設けられている。例えば、半導体ピラー領域11の表面の両側にベース領域13が設けられている。ベース領域13の表面には、n+型のソース領域14が選択的に設けられている。半導体ピラー領域11の表面の両側に設けられたベース領域13の間には、n型の半導体領域15が設けられている。半導体ピラー領域12は、ベース領域13の表面にまで達している。
ソース領域14の上側から、ベース領域13を経て半導体領域15には、プレーナ状のゲート電極30が設けられている。ゲート電極30は、ゲート絶縁膜31に覆われている。ゲート電極30は、半導体装置1の制御電極であり、ソース電極50とドレイン電極との間の通電を制御する。ゲート電極30およびゲート絶縁膜31の上側には、絶縁膜40が設けられている。ゲート絶縁膜31の上面および側面は、絶縁膜40によって覆われている。
半導体ピラー領域12の上側には、p型のコンタクト領域20が設けられている。コンタクト領域20は、半導体ピラー領域12に接続されている。コンタクト領域20の両側面には、ソース領域14に接続されたコンタクト領域21が設けられている。コンタクト領域21は、n型であり、ピラー状である。コンタクト領域20、21は、隣接する絶縁膜40の間に位置している。
絶縁膜40の上側、およびコンタクト領域20、21の上側には、第1の主電極であるソース電極50が設けられている。ソース電極50は、ソース領域14に電気的に接続されている。半導体層10の下側には、第2の主電極であるドレイン電極51が設けられている。ドレイン電極51は、半導体層10に電気的に接続されている。
また、図1(a)のごとく半導体装置1を上からみた場合、絶縁膜40、およびコンタクト領域20、21は、スーパージャンクション構造が交互に配列する方向に対して略垂直に、ストライプ状に延在している。絶縁膜40、およびコンタクト領域20、21の下側に設けられた半導体ピラー領域11、12も絶縁膜40、およびコンタクト領域20、21と同じ方向に延在している。
半導体層10、半導体ピラー領域11、12、ベース領域13、ソース領域14、および半導体領域15の主成分は、例えば、シリコン(Si)である。コンタクト領域20、コンタクト領域21、およびゲート電極30の主成分は、例えば、ポリシリコン(poly-Si)である。ゲート絶縁膜31および絶縁膜40の主成分は、例えば、酸化ケイ素(SiO2)、窒化ケイ素(Si3N4)である。ソース電極50およびドレイン電極51は、金属である。
次に、半導体装置1の製造方法について説明する。
図2は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、MOSFETの形成工程図である。
図2は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、MOSFETの形成工程図である。
図2(a)に示すように、半導体層10の上側に、エピタキシャル成長法により、半導体層11Lを形成する。半導体層11Lは、半導体ピラー領域11に加工される前の半導体層である。
半導体層11Lを形成する際には、その下地である半導体層10の反りを抑制するために、低温エピタキシャル成長法が採られる。例えば、原料ガスとしてモノシランガス(SiH4)、ジクロルシランガス(SiH2Cl2)を用い、400℃〜1000℃で半導体層11Lを形成する。エピタキシャル成長の際には、半導体層11Lをn型にするために、半導体層11Lにn型不純物であるリン(P)をドープする。そして、エピタキシャル成長が終了した後、半導体層11Lの表面に研磨処理を施し、半導体層11Lの表面を平坦化する。
次に、図2(b)に示すように、半導体層11Lの表面に、MOSFETを形成する。例えば、選択的なイオン注入法により、半導体領域15、ベース領域13を形成する。この際、半導体領域15には、リン(P)、砒素(As)等の5族元素が打ち込まれる。また、ベース領域13には、ホウ素(B)等の3族元素が打ち込まれる。続いて、ゲート絶縁膜31およびゲート電極30を形成する。さらに、イオン注入を施して、ソース領域14を形成する。ソース領域14には、リン(P)、砒素(As)等の5族元素が打ち込まれる。
なお、不純物を注入した後のベース領域13には、ベース領域13の活性化処理を施すために、例えば、約1000℃の加熱処理を行う。不純物を注入した後のソース領域14には、ソース領域14の活性化処理を施すために、1000℃〜1100℃の加熱処理を行う。
図3は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、絶縁膜の形成工程図、(b)は、レジストパターンの形成工程図である。
次に、図3(a)に示すように、ベース領域13、ソース領域14、ゲート絶縁膜31およびゲート電極30を覆うように、絶縁膜40Lを形成する。絶縁膜40Lの材質は、例えば、窒化珪素(Si3N4)、酸化珪素(SiO2)のいずれか、または、酸化珪素(SiO2)の上側に窒化珪素(Si3N4)を積層させた2層構造の膜でもよい。
次に、図3(b)に示すように、絶縁膜40Lの上側に、パターンニングされたレジスト45を形成する。レジスト45は、ゲート電極30の両側に設けられたソース領域14を覆うようにパターニングする。
図4は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、絶縁膜の加工工程図、(b)は、半導体層のエッチング処理の工程図である。
次に、図4(a)に示すように、ベース領域13内のソース領域14に挟まれたベース領域13が露出するように、レジスト45をマスクとして、絶縁膜40Lにエッチング処理を施す。これにより、パターニングされた絶縁膜40が半導体領域15、ソース領域14、およびソース領域14と半導体領域15とにより挟まれたベース領域13の上側に形成される。絶縁膜40の開口部40hからは、ベース領域13内のソース領域14に挟まれたベース領域13が露出している。
次に、図4(b)に示すように、パターニングされたレジスト45をマスクとして、エッチング処理を施す。これにより、開口部40hの下側のベース領域13、および半導体層11Lが取り除かれて、半導体層10の上側にトレンチ60が形成される。トレンチ60の幅は、2〜4μmであり、その深さは、50μmである。トレンチ60が形成されたことにより、半導体層10の上側に、複数の半導体ピラー領域11が周期的に形成される。
図5は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、絶縁膜のエッチング処理の工程図、(b)は、レジスト剥離後のエピタキシャル成長層の形成工程図である。
次に、図5(a)に示すように、絶縁膜40の側面にエッチング処理を施し、絶縁膜40の開口部40hの幅を拡げる。例えば、フッ素系ガスを用い、ドライプロセスにより、絶縁膜40の側面を選択的にエッチングする。これにより、ソース領域14の一部が絶縁膜40から露出する。
次に、レジスト45を除去した後、図5(b)に示すように、エピタキシャル成長法により、トレンチ60内に、半導体ピラー領域12を形成する。さらに、エピタキシャル成長を継続させて、半導体ピラー領域12の上側に、ポリシリコンからなる半導体層22を形成する。
半導体ピラー領域12および半導体層22を形成する際には、半導体層10の反りを抑制するために、低温エピタキシャル成長法が採られる。例えば、原料ガスとしてモノシランガス(SiH4)、ジクロルシランガス(SiH2Cl2)を用い、400℃〜1000℃で半導体ピラー領域12および半導体層22を形成する。
半導体ピラー領域12をエピタキシャル成長させる際には、p型不純物であるボロン(B)をドープする。これにより、半導体ピラー領域12は、p型になる。この段階で、半半導体層10の上側に、半導体ピラー領域11と半導体ピラー領域12とが交互に繰り返して接合されたスーパージャンクション構造が形成される。
ところで、半導体ピラー領域12を形成する際には、上述したように低温条件下でプロセスが進行する。従って、半導体ピラー領域12の形成中に、半導体ピラー領域12に含まれるp型不純物が半導体ピラー領域11中に熱拡散する現象は起き難い。なお、半導体層22については、絶縁膜40の上側に突き出るまで成長させる。
図6は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、化学機械研磨の工程図、(b)は、レジストパターンの形成工程図である。
次に、図6(a)に示すように、半導体層22の表面に化学機械研磨処理(Chemical Mechanical Polishing)を施す。これにより、半導体層22の上面と、絶縁膜40の上面とが面一になる。ポリシリコンを主成分とする半導体層22のCMPでは、スラリーとして、例えば、コロイダルシリカ等が用いられる。絶縁膜40に対する半導体層22の研磨速度の選択比は、100以上とする。
なお、絶縁膜40については、CMP用のハードマスクのほか、半導体装置1の層間絶縁膜に転用できるので、本実施の形態の製造プロセスでは絶縁膜40を除去せず、半導体ピラー領域11の上側に残存させる。
なお、絶縁膜40については、CMP用のハードマスクのほか、半導体装置1の層間絶縁膜に転用できるので、本実施の形態の製造プロセスでは絶縁膜40を除去せず、半導体ピラー領域11の上側に残存させる。
次に、図6(b)に示すように、半導体層22の表面の一部、および絶縁層40の上側に、レジスト70を選択的に形成する。レジスト70のパターニングは、例えば、フォトリソグラフィによる。レジスト70の開口部70hの幅は、半導体ピラー領域12の幅と略同じにする。
図7は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、選択的なイオン注入の工程図、(b)は、レジストパターンの形成工程図である。
次に、図7(a)に示すように、レジスト70の開口部70hを通して、半導体層22に、例えば、ホウ素(B)等の3族元素をイオン注入により打ち込む。そして、活性化を行うために、加熱処理を施す。これにより、半導体ピラー領域12にオーミック接続するコンタクト領域20が半導体層22内に形成される。この後、レジスト70については、除去する。
次に、図7(b)に示すように、コンタクト領域20、および絶縁層40の上側に、レジスト71を選択的に形成する。レジスト71のパターニングは、例えば、フォトリソグラフィによる。レジスト71の開口部71hの幅は、コンタクト領域20と絶縁層40に挟まれた半導体層20の幅と略同じにする。
図8は、本発明の第1の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、選択的なイオン注入の工程図であり、(b)は、絶縁層のエッチバック工程図である。
次に、図8(a)に示すように、レジスト71の開口部71hを通じて、半導体層22に、例えば、砒素(As)、リン(P)等の5族元素をイオン注入により打ち込む。図中には、砒素(As)が表示されている。そして、活性化を行うために、加熱処理を施す。これにより、半導体ピラー領域11にオーミック接続するピラー状のコンタクト領域21が形成される。コンタクト領域21は、コンタクト領域20の両側に形成される。この後、レジスト71については、除去する。
次に、図8(b)に示すように、絶縁層40に選択的なエッチバック処理を施し、コンタクト領域20、21の先端を絶縁層40の上面から突出させる。そして、この後においては、図1で例示したように、アルミニウム(Al)等で構成されるソース電極50をコンタクト領域20、21、および絶縁層40の上側に形成する。これにより、ソース電極50とコンタクト領域20、21とが接続する。この際、隣接する絶縁膜40の間には、コンタクト領域20、21が形成されているので、ソース電極50のステップカバレッジは良好になる。さらに、半導体層10の下側を必要に応じて研磨し、半導体層10の下側に、ドレイン電極51を形成する。ドレイン電極51の材質は、例えば、チタン(Ti)、チタンのシリサイド、ニッケル(Ni)、ニッケルのシリサイド等が該当する。
このような製造過程によって、半導体装置1が形成される。
このような製造過程によって、半導体装置1が形成される。
本発明の第1の実施の形態に係る製造過程の主な製造工程を、フロー図を用いて纏めると以下のようになる。
図9は、本発明の第1の実施の形態に係る半導体装置の製造過程のフローを説明するためのフロー図である。
図9は、本発明の第1の実施の形態に係る半導体装置の製造過程のフローを説明するためのフロー図である。
まず、本発明の第1の実施の形態に係る半導体装置の製造過程では、n型の半導体層10の上側に、n型の半導体層11Lを形成する(ステップ10)。
次に、半導体層11Lの表面に、p型のベース領域13を選択的に形成し、さらに、ベース領域13の表面に、n型のソース領域14を選択的に形成する(ステップ20)。
次に、半導体層11Lの表面に、p型のベース領域13を選択的に形成し、さらに、ベース領域13の表面に、n型のソース領域14を選択的に形成する(ステップ20)。
次に、ベース領域13内および半導体層11L内にトレンチ60を形成し、半導体層10の主面に平行な方向に沿ってn型の半導体ピラー領域11を周期的に形成する(ステップ30)。
次に、トレンチ60内に、p型の半導体ピラー領域12を形成し、半導体層10の主面に平行な方向に沿って、n型の半導体ピラー領域11とp型の半導体ピラー領域12とが交互に配列するスーパージャンクション構造を形成する(ステップ40)。すなわち、本発明の第1の実施の形態に係る半導体装置の製造過程では、MOSFETを形成した後に、スーパージャンクション構造を形成する。
さらに、第1の実施の形態に係る半導体装置の製造過程では、p型の半導体ピラー領域12の上側に、p型の半導体ピラー領域12に接続するp型のコンタクト領域20を形成する(ステップ50)。
そして、p型のコンタクト領域20の側面に、ソース領域14に接続するn型のコンタクト領域21を形成する(ステップ60)。
そして、p型のコンタクト領域20の側面に、ソース領域14に接続するn型のコンタクト領域21を形成する(ステップ60)。
次に、半導体装置1の効果について説明する。
半導体装置1の効果を説明する前に、比較例に係る半導体装置100の効果について説明する。
図10は、比較例に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、半導体層のエッチング処理の工程図である。
半導体装置1の効果を説明する前に、比較例に係る半導体装置100の効果について説明する。
図10は、比較例に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、半導体層のエッチング処理の工程図である。
比較例に係る半導体装置の製造過程では、まず、図10(a)に示すように、半導体層10の上側に、エピタキシャル成長法により、半導体層11Lを形成する。半導体層11Lの導電型は、上述したごとくn型である。
次に、図10(b)に示すように、エッチング処理によって、周期的にトレンチ61を形成する。トレンチ61の幅は、2〜4μmであり、その深さは、50μmである。トレンチ61が形成されたことにより、半導体層10の上側に、n型の半導体ピラー領域11が形成される。
図11は、比較例に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、化学機械研磨の工程図である。
次に、図11(a)に示すように、エピタキシャル成長法により、トレンチ61内に、p型の半導体ピラー領域12を形成する。この段階で、半導体層10の上側に、半導体ピラー領域11と半導体ピラー領域12とが交互に繰り返して接合されたスーパージャンクション構造が形成される。
なお、半導体ピラー領域12については、半導体ピラー領域11の上側に成長する場合があるので、図11(b)に示すように、半導体ピラー領域12の表面に化学機械研磨処理を施す。これにより、半導体ピラー領域11、12の上面が面一になる。
図12は、比較例に係る半導体装置の製造過程における要部断面図であり、MOSFETの形成工程図である。
次に、図12に示すように、半導体ピラー領域11の表面に、MOSFETを形成する。例えば、選択的なイオン注入法によって半導体領域15、ベース領域13を形成する。例えば、半導体領域15には、リン(P)、砒素(As)等の5族元素をイオン注入により打ち込む。ベース領域13には、ホウ素(B)等の3族元素をイオン注入により打ち込む。続いて、ゲート絶縁膜31およびゲート電極30を形成する。さらに、イオン注入を施して、ソース領域14を形成する。ソース領域14には、リン(P)、砒素(As)等の5族元素を打ち込む。この段階で、スーパージャンクション構造の上側にMOSFETが形成される。さらに、ソース電極50およびドレイン電極51を形成する。
比較例に係る製造過程の主な製造工程を、フロー図を用いて纏めると以下のようになる。図13は、比較例に係る半導体装置の製造過程のフローを説明するためのフロー図である。
まず、比較例に係る半導体装置の製造過程では、n型の半導体層10の上側に、n型の半導体層11Lを形成する(ステップ100)。
次に、半導体層11L内にトレンチ61を形成し、半導体層10の主面に平行な方向に沿ってn型の半導体ピラー領域11を周期的に形成する(ステップ200)。
次に、半導体層11L内にトレンチ61を形成し、半導体層10の主面に平行な方向に沿ってn型の半導体ピラー領域11を周期的に形成する(ステップ200)。
次に、トレンチ61内に、p型の半導体ピラー領域12を形成し、半導体層10の主面に平行な方向に沿って、n型の半導体ピラー領域11とp型の半導体ピラー領域12とが交互に配列するスーパージャンクション構造を形成する(ステップ300)。
次に、半導体ピラー領域12の表面に、p型のベース領域13を選択的に形成し、さらに、ベース領域13の表面に、n型のソース領域14を選択的に形成する(ステップ400)。すなわち、比較例に係る半導体装置の製造過程では、スーパージャンクション構造を形成した後に、MOSFETを形成する。
図14は、比較例に係る半導体装置の動作原理を説明するための図である。
比較例に係る半導体装置100において、ソース電極50よりもドレイン電極51に高い電圧を印加する。制御電極30に閾値電圧以上の電圧を印加すると、制御電極30が対向するベース領域13にチャネルが形成されて、ソース領域14、チャネル、半導体領域15、半導体ピラー領域11および半導体層10を通じて、ソース電極50とドレイン電極51との間に電流が流れる。半導体ピラー領域11は、半導体装置100のドリフト層である。
比較例に係る半導体装置100において、ソース電極50よりもドレイン電極51に高い電圧を印加する。制御電極30に閾値電圧以上の電圧を印加すると、制御電極30が対向するベース領域13にチャネルが形成されて、ソース領域14、チャネル、半導体領域15、半導体ピラー領域11および半導体層10を通じて、ソース電極50とドレイン電極51との間に電流が流れる。半導体ピラー領域11は、半導体装置100のドリフト層である。
しかしながら、比較例に係る半導体装置の製造過程では、不純物を注入した後のベース領域13には、活性化処理を施す都合上、例えば、約1000℃の加熱処理が必要になる。また、ソース領域14についても同様に、不純物を注入した後においては、その活性化処理を施す都合上、1000℃〜1100℃の加熱処理が必要になる。すなわち、比較例に係る半導体装置の製造過程では、スーパージャンクション構造を形成した後に、1000℃以上の加熱処理工程がある。
これにより、図14の矢印で示すごとく半導体ピラー領域12に含まれるp型不純物(例えば、3族元素)が製造過程中に半導体ピラー領域12から半導体ピラー領域11内に熱拡散してしまい、電子電流が流れる半導体ピラー領域11の実質的な幅が狭くなってしまう。このため、図12に示す半導体装置100を形成するまでに、電子電流が流れる半導体ピラー領域11の抵抗が上昇してしまう。この傾向は、スーパージャンクション構造がより狭ピッチになるほど顕著になる。
これに対し、本発明の第1の実施の形態に係る半導体装置の製造過程では、MOSFETを形成した後に、スーパージャンクション構造を形成する。すなわち、1000℃以上の加熱処理が終了した後に、スーパージャンクション構造を形成する。
従って、製造過程中に半導体ピラー領域12に含まれるp型不純物が半導体ピラー領域11内に熱拡散することが抑制される。これにより、半導体装置100に比べ、オン抵抗の低い半導体装置が形成される。
また、本発明の第1の実施の形態に係る半導体装置の製造過程では、スーパージャンクション構造のさらなる狭ピッチ化を図っても、MOSFETを形成した後に、スーパージャンクション構造を形成する順序は変わらない。
従って、スーパージャンクション構造の狭ピッチ化を図っても、半導体ピラー領域11において不純物拡散による抵抗の増加が起き難い。すなわち、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制する手段として、第1の実施の形態に係る半導体装置の製造方法は有効である。
図15は、本発明の第2の実施の形態に係る半導体装置の要部模式図であり、(a)は、(b)のX−X’断面を上からみた平面図、(b)は、(a)のY−Y’断面図である。
半導体装置2は、プレーナゲート構造のMOSFETであり、スーパージャンクション構造を備える。半導体装置2は、半導体層10と、半導体ピラー領域11と、半導体ピラー領域12と、ベース領域13と、ソース領域14と、を備える。さらに、半導体装置1は、半導体ピラー領域12の表面に接続されたコンタクト領域20と、ソース領域14に接続されたコンタクト領域21と、制御電極であるゲート電極30と、ソース電極50、ドレイン電極51と、を有する。
但し、半導体装置2においては、ソース電極50が隣接する絶縁膜40の間に延在し、半導体ピラー領域12およびソース領域14に接触している。ソース電極50は、半導体ピラー領域12およびソース領域14に電気的に接続されている。
次に、半導体装置2の製造方法について説明する。半導体装置2の製造過程の途中までは、上述した図2〜図5(a)と同じなので、この間の製造過程の説明は省略する。
図16は、本発明の第2の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、エピタキシャル成長層のエッチバック工程図である。
図16は、本発明の第2の実施の形態に係る半導体装置の製造過程における要部断面図であり、(a)は、エピタキシャル成長層の形成工程図、(b)は、エピタキシャル成長層のエッチバック工程図である。
半導体装置2においても半導体装置1の製造過程と同様に、トレンチ60内に半導体ピラー領域12を形成する。半導体ピラー領域12は、エピタキシャル成長によって形成する。さらに、エピタキシャル成長を継続させて、半導体ピラー領域12の上側に、半導体層22を形成する。この状態を、図16(a)に示す。
次に、図16(b)に示すように、半導体層22の選択的なエッチング処理を施す。これにより、半導体層22が除去されて、半導体ピラー領域12およびソース領域14が露出する。そして、この後においては、図15で例示したように、ソース電極50を形成して、ソース電極50と、半導体ピラー領域12およびソース領域14との接続を図る。さらに、ドレイン電極51を半導体層10の下側に形成する。
半導体装置2においても、MOSFETを形成した後に、スーパージャンクション構造を形成する。すなわち、1000℃以上の加熱処理が終了した後に、スーパージャンクション構造を形成する。
従って、製造過程中に半導体ピラー領域12に含まれるp型不純物が半導体ピラー領域11内に熱拡散することが抑制される。これにより、半導体装置100に比べ、オン抵抗の低い半導体装置が形成される。
また、本発明の第2の実施の形態に係る半導体装置の製造過程では、スーパージャンクション構造のさらなる狭ピッチ化を図っても、MOSFETを形成した後に、スーパージャンクション構造を形成する順序は変わらない。
従って、スーパージャンクション構造の狭ピッチ化を図っても、半導体ピラー領域11において不純物拡散による抵抗の増加が起き難い。すなわち、半導体装置の微細化を図りつつ、オン抵抗の増加を抑制する手段として、第2の実施の形態に係る半導体装置の製造方法は有効である。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することもできる。
1、2、100 半導体装置
10、11L、22 半導体層
11、12 半導体ピラー領域
13 ベース領域
14 ソース領域
15 半導体領域
20、21 コンタクト領域
30 ゲート電極
31 ゲート絶縁膜
40、40L 絶縁膜
40h 開口部
50 ソース電極
51 ドレイン電極
60、61 トレンチ
10、11L、22 半導体層
11、12 半導体ピラー領域
13 ベース領域
14 ソース領域
15 半導体領域
20、21 コンタクト領域
30 ゲート電極
31 ゲート絶縁膜
40、40L 絶縁膜
40h 開口部
50 ソース電極
51 ドレイン電極
60、61 トレンチ
Claims (6)
- 第1導電型の半導体層と、
前記半導体層の上側に、前記半導体層の主面に対して平行な方向に沿って周期的に配置された第1導電型の半導体ピラー領域と、
前記第1導電型の半導体ピラー領域の表面に選択的に設けられた第2導電型のベース領域と、
前記第2導電型のベース領域の表面に選択的に設けられたソース領域と、
前記第1導電型の半導体ピラー領域間に設けられ、前記ベース領域の表面まで達する第2導電型の半導体ピラー領域と、
前記ソース領域に電気的に接続された第1の主電極と、
前記半導体層の下側に設けられ、前記半導体層に電気的に接続された第2の主電極と、 前記第1の主電極と前記第2の主電極との間の通電を制御する制御電極と、
を備えたことを特徴とする半導体装置。 - 前記第2導電型の半導体ピラー領域の上側に設けられ、前記第2導電型の半導体ピラー領域に接続された第2導電型のコンタクト領域がさらに設けられたことを特徴とする請求項1記載の半導体装置。
- 前記第2導電型のコンタクト領域の側面に設けられ、前記ソース領域に接続された第1導電型のコンタクト領域がさらに設けられたことを特徴とする請求項2記載の半導体装置。
- 第1導電型の第1の半導体層の上側に、第1導電型の第2の半導体層を形成する工程と、
前記第2の半導体層の表面に、第2導電型のベース領域を選択的に形成し、前記ベース領域の表面に、第1導電型のソース領域を選択的に形成する工程と、
前記ベース領域内および前記第2の半導体層内にトレンチを形成し、前記第1の半導体層の主面に平行な方向に沿って第1導電型の半導体ピラー領域を周期的に形成する工程と、
前記トレンチ内に、第2導電型の半導体ピラー領域を形成し、前記第1の半導体層の主面に平行な方向に沿って、前記第1導電型の半導体ピラー領域と前記第2導電型の半導体ピラー領域とが交互に配列する構造を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第2導電型の半導体ピラー領域の上側に、前記第2導電型の半導体ピラー領域に接続する第2導電型のコンタクト領域を形成することを特徴とする請求項4記載の半導体装置の製造方法。
- 前記第2導電型のコンタクト領域の側面に、前記ソース領域に接続する第1導電型のコンタクト領域を形成することを特徴とする請求項5記載の半導体装置の製造方法。
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