DE102004024344A1

DE102004024344A1 - Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils sowie Leistungs-Halbleiterbeuteil

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Publication number: DE102004024344A1
Application number: DE102004024344A
Authority: DE
Inventors: Frank Dr. Rer. Nat. Pfirsch
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-05-17
Filing date: 2004-05-17
Publication date: 2005-12-22
Anticipated expiration: 2024-05-18
Also published as: DE102004024344B4

Abstract

Ein Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils, das wenigstens eine Driftzone (34) aufweist, die durch Schichten (32) aus einem Material mit hoher Dielektrizitätskonstante durchsetzt bzw. eingefasst wird, ist dadurch gekennzeichnet, dass die Herstellung der Driftzone (34) sowie der die Driftzone durchsetzenden/einfassenden Schichten (32) die folgenden Schritte aufweist: zunächst wird eine Schichtstruktur ausgebildet, die Material mit hoher Dielektrizitätskonstante enthält und die Aussparungen (33) aufweist, wobei die Ausbildung auf einem Substrat (30) bzw. auf darauf vorgesehenen Schichten erfolgt. Dann wird die Driftzone (34) ausgebildet, indem zumindest Teile der Aussparungen (33) in der Schichtstruktur mit Halbleitermaterial aufgefüllt werden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils sowie ein Leistungs-Halbleiterbauteil.
Leistungs-Halbleiterbauteile werden in der Regel so konzipiert, dass sie einen möglichst geringen spezifischen Einschaltwiderstand R_on·A (R_on = Einschaltwiderstand, A = Querschnittsfläche des mit elektrischen Strömen durchsetzten Teils des Leistungs-Halbleiterbauteils) aufweisen. weiterhin sollte die Durchbruchsspannung des Leistungs-Halbleiterbauteils möglichst hoch sein. Sowohl der spezifische Einschaltwiderstand R_on·A als auch die Durchbruchsspannung hängen von der Ausgestaltung der Driftstrecke des Leistungs-Halbleiterbauteils, d. h. deren Dotierungskonzentration, deren Länge bzw. deren Dicke ab. So implizieren eine hohe Dotierung bzw. eine kurze Driftstrecke einen niedrigen spezifischen Einschaltwiderstand, haben jedoch auch eine niedrige Durchbruchsspannung zur Folge. Umgekehrt implizieren eine niedrige Dotierung bzw. eine lange Driftstrecke eine hohe Durchbruchsspannung, haben jedoch einen hohen spezifischen Einschaltwiderstand zur Folge.

Zur Lösung der oben beschriebenen Problematik ist es aus der Deutschen Patentanmeldung Nr. 10 2004 007 197.7 bekannt, die Driftzonen eines Leistungs-Halbleiterbauteils mit Schichten zu durchsetzen bzw. einzufassen, deren Material eine hohe Dielektrizitätskonstante aufweist ("High-k-Material"). Durch die Verwendung derartiger Schichten kann der spezifische Einschaltwiderstand R_on·A bei unveränderter Durchbruchsspannung erheblich verringert werden.

Im Folgenden sollen unter Bezugnahme auf die 1 bis 3 Beispiele eines Leistungs-Halbleiterbauteils mit High-k-Material näher erläutert werden.

1 zeigt einen planaren DMOS-Transistor, der eine Drain-Metallisierung 1, ein n⁺-dotiertes Substrat 2, mehrere n-dotierte Driftzonen 3, mehrere p-dotierte Bodygebiete 4, mehrere n⁺-dotierte Sourcegebiete 5, Isolationsschichten 6, Gates 7, Source-/Bodymetallisierungen 8 sowie mehrere Schichten 9 aus einem Material mit hoher Dielektrizitätskonstante aufweist. Die Schichten 9 sind von den Driftzonen 3 mittels Isolationsschichten 10 getrennt.

Das in 1 gezeigte Leistungs-Halbleiterbauteil unterscheidet sich von bekannten planaren DMOS-Transistoren im Wesentlichen dadurch, dass die einzelnen Driftzonen 3 durch die Schichten 9 mit hoher Dielektrizitätskonstante begrenzt bzw. eingefasst werden. Die Schichten 9 ermöglichen eine Verringerung des spezifischen Einschaltwiderstands (Durchlasswiderstands) innerhalb der Driftzonen 3 bei erhöhter Dotierungskonzentration und unveränderter Durchbruchsspannung. Die Dielektrizitätszahl des Materials der Schichten 9 sollte dabei mindestens 20 betragen, kann aber auch erheblich höher (bis über 1000) liegen.

In 2 ist ein planarer DMOS-Transistor gezeigt, dessen Aufbau im Wesentlichen dem in 1 gezeigten planaren DMOS-Transistor entspricht, jedoch gegenüber diesem die folgenden Unterschiede aufweist: Innerhalb der Driftzonen 3 sind p-dotierte Kompensationsschichten 11 vorgesehen, die sich von den Bodygebieten 4 zum Substrat 2 hin erstrecken. Weiterhin sind die Isolationsschichten 10 weggelassen und das Substrat 2 in mehrere, durch die Drain-Metallisierung 1 verbundene Bereiche aufgeteilt. Auch in dieser Ausführungsform ermöglichen die Schichten 9 mit hoher Dielektrizitätskonstante, die in dieser Ausführungsform sowohl mit der Source-/Bodymetallisierung 8 als auch mit Drain-Metallisierung 1 in direktem Kontakt stehen, eine Verringerung des spezifischen Einschaltwiderstands.

In 3 ist eine Schottkydiode gezeigt, die einen Rückseitenkontakt 20, auf dem Rückseitenkontakt 20 ausgebildete Driftzonen 21, innerhalb der Driftzonen 21 ausgebildete p-Gebiete 22, einen auf den Driftzonen 21 bzw. p-Gebieten 22 angeordneten Vorderseitenkontakt 23, sowie zwischen den Driftzonen 21 angeordnete Schichten 9 mit hoher Dielektrizitätskonstante aufweist. Die Schichten 9 sind von den Driftzonen 21 durch Isolationsschichten 24 (beispielsweise Oxid) getrennt. Die Driftzonen 21 bestehen aus einem n⁺-dotierten Gebiet 25 sowie einem darüber angeordneten n-dotierten Gebiet 26. Die Schichten 9 mit hoher Dielektrizitätskonstante stehen sowohl mit dem Vorderseitenkontakt 23 als auch mit dem Rückseitenkontakt 20 in direkter elektrischer Verbindung. Die p-dotierten Gebiete 22 dienen zur Verringerung eines elektrischen Felds an Schottkykontakten 27, die zwischen dem Vorderseitenkontakt 23 und den n-dotierten Gebieten 26 der Driftzonen 21 ausgebildet werden.

Die Schichten 9 sollten relativ dick ausgestaltet werden, etwa im Bereich zwischen 500 nm und 10 μm. Fertigungstechnisch gesehen ist dies jedoch schwierig, da bislang bekannte Abscheideverfahren für Materialien mit hoher Dielektrizitätskonstante wie beispielsweise das MOCVD-Verfahren (Metall Organic Chemical Vapor Deposition) nur für die Herstellung sehr dünner Schichten (bis etwa 50 nm) innerhalb eines Trenchs geeignet sind.

Die der Erfindung zugrunde liegende Aufgabe ist, ein Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils anzugeben, mit dem auch Leistungs-Halbleiterbauteile, die dicke Schichten mit hoher Dielektrizitätskonstante aufweisen, fertigungstechnisch einfach hergestellt werden können.

Zur Lösung dieser Aufgabe stellt die Erfindung ein Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils gemäß Patentanspruch 1 bereit. Weiterhin stellt die Erfindung ein Leistungs-Halbleiterbauteil gemäß Patentanspruch 5 bereit. Vorteilhafte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.

Das erfindungsgemäße Verfahren dient zur Herstellung eines Leistungs-Halbleiterbauteils, das wenigstens eine Driftzone, die durch Schichten aus einem Material mit hoher Dielektrizitätskonstante durchsetzt bzw. eingefasst wird, aufweist. Die Herstellung der Driftzone sowie der die Driftzone durchsetzenden/einfassenden Schichten weist die folgenden Schritte auf: zunächst wird eine Schichtstruktur, die Material mit hoher Dielektrizitätskonstante enthält und die Aussparungen aufweist, auf einem Substrat bzw. auf darauf vorgesehenen Schichten ausgebildet. Dann wird die Driftzone ausgebildet, indem zumindest Teile der Aussparungen in der Schichtstruktur mit Halbleitermaterial aufgefüllt werden.

Die Verfüllung der Aussparungen mit Halbleitermaterial kann beispielsweise mittels eines Epitaxieprozesses erfolgen. Das Ausbilden der Schichtstruktur erfolgt vorzugsweise mittels eines CVD-(Chemical Vapor Deposition)-Verfahrens, eines CSD-(Chemical Solution Deposition)-Verfahrens, mittels Sputtern oder mittels eines Sinterprozesses. Das Ausbilden der Schichtstruktur kann alternativ auch auf Basis eines Waferbond-Prozesses erfolgen, bei dem die Schichtstruktur auf einen Halbleiterwafer gebondet und anschließend auf eine gewünschte Dicke ausgedünnt wird.

Die Schichtstruktur kann aus einem einheitlichen Material, das eine hohe Dielektrizitätskonstante aufweist, bestehen. Alternativ kann die Schichtstruktur aus mehreren Schichten unterschiedlichen Materials, beispielsweise einer alternierenden Schichtstruktur aus Schichten mit hoher Dielektrizitätskonstante und Schichten aus leitfähigem Material, bestehen.

In jedem Falle weist die Schichtstruktur Aussparungen auf, die mit Halbleitermaterial aufgefüllt werden, um die Driftzonen auszubilden. Die Aussparungen können gebildet werden durch Abscheiden einer zusammenhängenden Schichtstruktur und anschließendes Strukturieren derselben (z. B. mittels eines anisotropen Ätzprozesses) oder während des Abscheidens der Schichtstruktur (strukturierter Abscheideprozess) in einem Schritt.

Die Schichtstruktur wird vorzugsweise auf einer Schicht, die elektrisch leitend bzw. metallisch ist und die ihrerseits auf dem Substrat aufgebracht ist, aufgebracht. Die elektrisch leitende bzw. metallische Schicht besteht beispielsweise aus einem Silizid. Alternativ kann die Schichtstruktur auf eine Schicht, die als Diffusions- bzw. Reaktionsbarriere zwischen dem Substrat und der Schichtstruktur fungiert, und die ihrerseits auf dem Substrat aufgebracht ist, aufgebracht werden. Auf der Schichtstruktur kann eine Schicht aufgebracht werden, die elektrisch leitend bzw. metallisch ist. Des Weiteren kann vor Auffüllen der Aussparungen der Schichtstruktur auf Sei tenwände der Aussparungen eine Schicht aufgebracht werden, die als Diffusions- bzw. Reaktionsbarriere zwischen der Driftzone und der Schichtstruktur fungiert.

Das Auffüllen der Aussparungen mit Halbleitermaterial erfolgt in einer bevorzugten Ausführungsform derart, dass eine Kompensationsstruktur aus entgegengesetzt dotierten Halbleiterschichten erzeugt wird. Vorzugsweise wird wenigstens eine dieser Halbleiterschichten durch einen Lateral-Solid-Face-Epitaxie-Prozess erzeugt. Die Halbleiterschichten können beispielsweise durch Schrägimplantation von Dotierstoffen dotiert werden.

Die Aussparungen der Schichtstruktur können alternativ auch nur zum Teil mit Halbleitermaterial und zum Teil mit einem Nicht-Halbleitermaterial aufgefüllt werden.

Nach Aufbringen der Schichtstruktur kann das Substrat von der Rückseite bis auf Höhe der Schichtstruktur wieder entfernt werden und eine Rückmetallisierung aufgebracht werden derart, dass die Rückseitenmetallisierung die Schichtstruktur direkt kontaktiert.

Eine bevorzugte Ausführungsform eines erfindungsgemäßen Leistungs-Halbleiterbauteils (Transistor), das durch das erfindungsgemäße Verfahren hergestellt werden kann, weist auf

– eine Driftzonenstruktur, die in Form mehrerer parallel zueinander angeordneter Driftzonenstreifen ausgebildet ist,
– eine Gatestruktur, die in Form mehrerer parallel zueinander angeordneter Gatestreifen ausgebildet ist, und
– eine Schichtstruktur, die Material mit hoher Dielektrizitätskonstante, die die Driftzonenstreifen durchsetzen bzw. einfassen, aufweist.

Die Gatestreifen sind dabei oberhalb der Driftzonenstreifen angeordnet und verlaufen im Wesentlichen senkrecht zu den Driftzonenstreifen.

Die Driftzonenstreifen sowie die Gatestreifen verlaufen vorzugsweise in lateraler Richtung. Vorteilhafterweise ist zwischen den Gatestreifen bzw. zwischen einer die Gatestreifen isolierenden Isolationsschicht und der Schichtstruktur eine elektrisch leitende Schicht vorgesehen, die vorzugsweise mit dem Sourcepotential des Transistors verbunden wird.

Ein wesentlicher Aspekt der Erfindung besteht also darin, zuerst die (mit Aussparungen versehene) Schichtstruktur, die Material mit hoher Dielektrizitätskonstante aufweist, und dann durch Abscheiden von Halbleitermaterial entsprechende Driftzonen auszubilden, anstelle innerhalb eines Halbleiterkörpers Aussparungen zu erzeugen und diese dann mit High-k-Material aufzufüllen. Dieses Grundprinzip vereinfacht den Herstellungsprozess des erfindungsgemäßen Leistungs-Halbleiterbauteils beträchtlich, da keine dicken Schichten aus Material mit hoher Dielektrizitätskonstante in Aussparungen wie beispielsweise Trenches eingebracht werden müssen. Somit können bereits bewährte Verfahren zum Abscheiden von planaren Schichten eingesetzt werden.

Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
1 eine erste Ausführungsform eines bekannten DMOS-Leistungstransistors,
2 eine zweite Ausführungsform eines bekannten DMOS-Leistungstransistors,
3 eine bekannte Leistungs-Schottkydiode,
4a – 4e Prozessstadien in einer ersten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens,
5a – 5d Prozessstadien in einer zweiten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens,
6a, 6b sich an 5d anschließende Prozessstadien zur Herstellung einer erfindungsgemäßen Leistungs-Schottkydiode,
7 eine schematische Draufsicht auf einen Teil einer ersten Ausführungsform eines erfindungsgemäßen Leistungstransistors,
8a – 8c sich an 5d anschließende Prozessstadien zur Herstellung des in 7 gezeigten Leistungstransistors entlang des in 7 gezeigten Querschnitts A,
9a, 9b sich an 5d anschließende Prozessstadien zur Herstellung des in 7 gezeigten Leistungstransistors entlang des in 7 gezeigten Querschnitts B,
10 den in 7 gezeigten Leistungstransistor entlang des in 7 gezeigten Querschnitts C,
11 den in 7 gezeigten Leistungstransistor entlang des in 7 gezeigten Querschnitts D,
12 den in 7 gezeigten Leistungstransistor entlang des in 7 gezeigten Querschnitts E,
13a – 13c sich an 5d anschließende Prozessstadien zur Herstellung einer zweiten Ausführungsform eines erfindungsgemäßen Leistungstransistors,
14 ein zum in 13c gezeigten Prozessstadium alternatives Prozessstadium,
15a – 15f Prozessstadien einer dritten Ausführungsform des erfindungsgemäßen Herstellungsverfahrens.
In den Figuren sind identische bzw. einander entsprechende Bauteile bzw. Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet.
Alle beschriebenen Ausführungsformen können invers dotiert sein, das heißt n-Gebiete und p-Gebiete können miteinander vertauscht werden.
Zunächst soll unter Bezugnahme auf die 4a – 4e ein grundlegendes Prinzip des erfindungsgemäßen Herstellungsverfahrens näher erläutert werden.
Auf ein Substrat 30 wird eine einheitliche Schicht aus Material mit hoher Dielektrizitätskonstante aufgebracht. Diese Schicht wird einem Strukturierungsprozess (beispielsweise einem anisotropen Ätzprozesses) unterworfen, so dass eine Schichtstruktur 31 aus Material mit hoher Dielektrizitätskonstante entsteht (4a). Alternativ kann das Herstellen der Schichtstruktur 31 in einem Schritt (strukturiertes Abscheiden) erfolgen. Die Schichtstruktur 31 besteht in dieser Ausführungsform aus mehreren nebeneinander angeordneten Streifen 32, die durch Aussparungen (Trenches) 33 voneinander beabstandet sind. Die Höhe der Streifen 32 kann beispielsweise 40 μm betragen, die Breite der Trenches 33 1 bis 8 μm. Die Breite der Streifen 32 sollte in etwa 1 bis 8 μm betragen. Die Erfindung ist jedoch nicht auf diese Höhen/Breiten beschränkt. Das Substrat 30 besteht vorzugsweise aus Silizium und sollte eine hohe Dotierung aufweisen.
Nun werden die Trenches 33 mit dotiertem Halbleitermaterial 34, beispielsweise Silizium, verfüllt (4b). Das Halbleitermaterial 34 wird sodann planarisiert, beispielsweise mittels eines CMP-Verfahrens (chemical mechanical polishing), so dass der obere Abschluss des Halbleitermaterials 34 mit dem oberen Abschluss der Schichtstruktur 31 eine gemeinsame Ebene bilden. Nun können in an sich bekannter Weise eine Isolationsschicht (beispielsweise eine Oxidschicht) 35 aufgebracht werden, auf der Isolationsschicht 35 eine Gatestruktur 36 vorgesehen werden, und in das Halbleitermaterial 34 zwischen den Streifen 32 Sourcegebiete 37 sowie Bodygebiete 38 eingebracht werden (4c, 4d). Die Gates der Gatestruktur 36 werden mit einer Isolationsschicht 39 überzogen, Kontaktlöcher geätzt und mit einer Sourcemetallisierungsschicht 48 aufgefüllt. Zuletzt wird eine Drainmetallisierungsschicht 49 auf die Unterseite aufgebracht (4e).
Hier besteht die Gatestruktur 36 vorzugsweise aus Polysilizium, die Isolationsschicht 39 aus BPSG (Bor-Phosphor-Silikat-Glas), die Isolationsschicht 39 aus einer Oxidschicht, wobei das Substrat 30, das Halbleitermaterial 34 sowie die Sourcegebiete 37 aus n-dotiertem Silizium, und die Bodygebiete 38 aus p-dotiertem Silizium bestehen. Die Erfindung ist jedoch nicht auf diese Materialien beschränkt.
Das oben beschriebene grundlegende Prinzip kann analog auch zur Herstellung einer Leistungs-Diode herangezogen werden.
In den 5a bis 5d ist eine weitere Ausführungsform des erfindungsgemäßen Herstellungsverfahrens gezeigt, das der in 4a und 4b beschriebenen Ausführungsform sehr ähnelt. Auf ein Substrat 30 wird zunächst eine Schicht 41 aufgebracht, die vorzugsweise leitend bzw. metallisch ist (beispielsweise ein Silizid wie Wolframsilizid) und/oder die als Diffusions- bzw. Reaktionsbarriere zwischen dem Substrat 30 (vorzugsweise Silizium) und dem Material 32 mit hoher Dielektrizitätskonstante fungiert. Auf die Schicht 41 wird dann Material mit hoher Dielektrizitätskonstante abgeschieden, auf der wiederum eine Schicht 42 abgeschieden wird. Die Schicht 42 weist identische bzw. ähnliche Eigenschaften wie die Schicht 41 auf. Auf die Schicht 42 wird eine Isolationsschicht 43 abgeschieden (beispielsweise Siliziumoxid) und mittels einer Maske aus strukturiertem Fotolack geätzt. Durch Anwendung weiterer Ätzprozesse kann dann die in 5a gezeigte Schichtstruktur 31 hergestellt werden. Die Ätztiefe wird hierbei so gewählt, dass wenigstens bis zur Schicht 41 herabgeätzt wird, das Material mit hoher Dielektrizitätskonstante also vollständig in die Streifen 32 zerfällt. Optional kann bis auf das Substrat 30 herabgeätzt werden. Die Isolationsschicht 43 kann durch eine leitfähige Schicht, beispielsweise Polysilizium, ersetzt werden. Während der Ätzprozesse kann alternativ zur Maske aus strukturiertem Fotolack die (strukturierte) Schicht 43 oder 42 als Hartmaske eingesetzt werden. Auch hier ist es prinzipiell möglich, die Schichtstruktur mittels strukturierter Abscheideprozesse herzustellen; in diesem Fall kann auf Ätzprozesse verzichtet werden.
Nun wird auf die Seitenwände der Streifen 32 eine Barrierenschicht (Isolator) 45 aufgebracht. Die Barrierenschicht 45 sollte zumindest die Seitenwände der Streifen 32 bedecken, optional können auch die Seitenwände der Schichten 41, 42 und 43 (oder Teile davon) bedeckt werden. Das Aufbringen der Barrierenschicht 45 erfolgt vorzugsweise mittels eines Spacerprozesses (bei dem eine näherungsweise konforme Abscheidung der Barrierenschicht 45 und eine nachfolgende anisotrope Ätzung derselben erfolgt). Der anisotrope Ätzschritt des Spacerprozesses bzw. ein gesonderter Ätzschritt bewirkt das Freilegen des Substrats 30, insofern dieses nicht schon vorher freigelegt wurde (5b). Die Schichten 41, 42, 43 und 45 sind jeweils optional, d. h. sie können unabhängig voneinander auch weggelassen werden. Nun wird der Trench 33 mittels selektiver Epitaxie mit Halbleitermaterial aufgefüllt, wobei der Trench 33 wahlweise mit einem einheitlich dotierten Halbleitermaterial oder mit Halbleitermaterial, das (zur Erzeugung einer Kompensationsstruktur) unterschiedlich dotierte Bereiche aufweist, aufgefüllt wird. In 5c und 5d ist die zweite Alternative gezeigt. Zunächst wird beispielsweise mittels einer Lateral-Solid-Phase-Epitaxie (vgl. H. Liu et al.: "A Novel 3-D BiCMOS Technology Using Selective Epitaxy Growth (SEG) and Lateral Solid Phase Epitaxy (LSPE)", IEEE Electron Device Letters Vol.23, No.3, 2002) zumindest auf den Barriereschichten 45 (sofern vorhanden) bzw. auf den Seitenwänden der Streifen 32 eine möglichst einkristalline Halbleiterschicht 46 des einen Leitungstyps abgeschieden (hier eine n-dotierte Siliziumschicht) und anschließend mit selektiver Epitaxie der verbleibende Rest des Trenches 33 mit Halbleitermaterial des entgegengesetzten Leitungstyps 47 (hier p-dotiertes Silizium) aufgefüllt. Die Auffüllung muss nicht vollständig mit Halbleitermaterial erfolgen, es kann zum Teil auch ein anderes Füllmaterial, beispielsweise ein Oxid, verwendet werden. Die Dotierung der Halbleiterschichten 46 und 47 kann während des Epitaxieprozesses ("in situ") erfolgen oder nach dem jeweiligen Epitaxieschritt beispielsweise durch Schrägimplantation des gewünschten Dotierstoffes.
Um eine Schottkydiode auszubilden, werden, wie in 6a und 6b gezeigt, mittels eines Planarisierungsprozesses die Schichten 43 sowie darüber befindliches Halbleitermaterial abgetragen und anschließend eine Vorder- und Rückseitenmetallisierung 48, 49 abgeschieden. Die Vorderseitenmetallisierung 48 soll dabei zur Halbleiterschicht 46 vorzugsweise einen Schottkykontakt ausbilden.
In 7 ist eine Draufsicht auf eine bevorzugte Ausführungsform eines erfindungsgemäßen Leistungstransistors gezeigt. In dieser Ausführungsform ist ein Unterbau aus mehreren parallel zueinander verlaufenden Driftzonenstreifen 50, die durch Streifen 32 aus Material mit hoher Dielektrizitätskonstante eingefasst werden, sowie ein Überbau aus Gatestreifen 51, die senkrecht bzw. quer zu den Driftzonenstreifen 50 verlaufen, vorgesehen.
Die Herstellung des in 7 gezeigten Leistungstransistors wird in den 8a – c an Hand von Querschnitten A, die längs durch die Gatestreifen 51 verlaufen, und in 9a, b an Hand von Querschnitten B, die längs durch die Kontaktlochstreifen 481 verlaufen, gezeigt. Die Lage der Querschnitte ist in 7 angedeutet. Es wird zunächst, ausgehend von dem in 5d gezeigten Prozessstadium, ein Planarisierungsprozess durchge führt, um oberhalb der Schicht 43 vorhandenes Halbleitermaterial 46, 47 zu entfernen (8a), eine Isolationsschicht 52 (beispielsweise eine Oxidschicht) und darauf ein Gatestreifen 51 aufgebracht (8b). Anschließend werden p-dotierte Bodygebiete 54 sowie n-dotierte Sourcegebiete 55 erzeugt (9a). Im Bereich des Querschnitts A wird die Implantation dieser Dotierungsgebiete durch die Gatestreifen 51 maskiert. Nun wird der Gatestreifen 51 mit einer Isolationsschicht (beispielsweise BPSG) 53 überzogen, in die an den vorgesehenen Positionen der Kontaktlochstreifen 481 Kontaktlöcher bis zur Halbleiteroberfläche, evtl. auch durch die Sourcegebiete 55 hindurch bis in die Bodygebiete 54, geätzt werden. Im letzteren Fall werden die Sourcegebiete 55 seitlich kontaktiert. Optional können zur Verbesserung des Body-Kontaktwiderstandes und der Robustheit der Bauelemente p⁺-dotierte Gebiete 54a anstelle oder unterhalb der Sourcegebiete 55 eingebracht werden, beispielsweise im Bereich der Kontaktlochstreifen 481. Schließlich werden Source- bzw. Drainmetallisierungsschichten 48, 49 abgeschieden (8c, 9b).
In 10 ist der in 7 gezeigte Leistungstransistor entlang des Querschnitts C (durch die Streifen 32 aus Material mit hoher Dielektrizitätskonstante) gezeigt, in 11 entlang des Querschnitts D, und in 12 entlang des Querschnitts E. 10 zeigt u. a. den Anschluss der Schicht 42 an die Vorderseitenmetallisierung (Sourcemetallisierung) 48. In 11 und 12 sind die Transistorzellen zu erkennen. 12 (Querschnitt E) verläuft durch die n-dotierte Driftstrecke 46, während 11 (Querschnitt D) durch das zur Kompensation dienende p-Gebiet 47 verläuft.
13c sowie 14 zeigen weitere Ausführungsformen erfindungsgemäßer Leistungstransistoren, die ausgehend von dem in 5d gezeigten Prozessstadium erhalten werden können.
Dabei ist zu beachten, dass die Dotiertypen der Halbleitergebiete 46 und 47 miteinander vertauscht sind.
Zunächst wird ein Planarisierungsprozess durchgeführt, um oberhalb der Schicht 43 vorhandenes Halbleitermaterial zu entfernen. Anschließend wird auf der planarisierten Oberfläche eine Isolationsschicht 56 aufgebracht, auf der wiederum eine Gatestruktur 57 vorgesehen wird (13a). Nun werden innerhalb der Halbleitergebiete 47 Bodygebiete 58 sowie Sourcegebiete 59 eingebracht (13b). Die (p-dotierten) Bodygebiete 58 weisen Bereiche 60 auf, die eine hohe p-Dotierung haben. Nun werden die Gatestruktur mit einer Isolationsschicht 61 überzogen, Kontaktlöcher geätzt und anschließend die Kontaktlöcher mit einer Vorderseitenmetallisierung 48 ausgefüllt. Die Kontaktlochätzung sollte dabei die Schicht 42 oder die Oberseite der Streifen 32 aus Material mit hoher Dielektrizitätskonstante freilegen, so dass diese durch die Vorderseitenmetallisierung 48 kontaktiert werden. Weiterhin wird auf der Unterseite des Substrats 30 eine Rückseitenmetallisierung 41 aufgebracht (13c).
Zusätzlich kann vor Aufbringen der Rückseitenmetallisierung 49 das Substrat 30 so weit ausgedünnt werden, dass die Rückseitenmetallisierung 49 die Streifen 32 aus Material mit hoher Dielektrizitätskonstante direkt kontaktiert (14). Bei dieser Variante kann demnach das Herstellen der Schicht 41 entfallen.
Die leitfähige Schicht 42 ist insbesondere in der in 10 gezeigten Ausführungsform (Leistungstransistor) notwendig und muss deshalb zum Herstellen dieses Leistungstransistors zwingend innerhalb der Struktur 31 vorgesehen sein, da diese Schicht sonst später nicht mehr unterhalb der Gates 51 einge bracht werden kann. Die Schicht 42 sollte eine gute Leitfähigkeit aufweisen.
In der vorangehenden Beschreibung bestand die Schichtstruktur 31, das heißt die Streifen 32 der Schichtstruktur 31 aus einem homogenen Material mit hoher Dielektrizitätskonstante. Alternativ hierzu ist es auch möglich, die Streifen 32 aus einem homogenen Material durch Streifen zu ersetzen, die jeweils eine alternierende Schichtstruktur aufweisen. 15a zeigt eine derartige alternierende Schichtstruktur, die auf einem Substrat 30 aufgebracht ist. Die alternierende Schichtstruktur 70 weist mehrere Bereiche 71 mit hoher Dielektrizitätskonstante sowie Bereiche 72 aus leitfähigem Material auf, wobei diese Bereiche in Form von Schichten ausgebildet sind, die miteinander alternieren. Die alternierende Schichtstruktur 70 wird mittels eines anisotropen Ätzprozesses strukturiert (15b), wobei die Seitenwände der so entstehenden Streifen 32 mit einer Isolationsschicht 73 bedeckt werden.
Die weiteren Prozessschritte, die zur Herstellung des in 15f gezeigten Leistungstransistors notwendig sind, entsprechen den Prozessschritten, die in den 4b bis 4e gezeigt sind und werden an dieser Stelle nicht nochmals erläutert. Die Bereiche 71 mit hoher Dielektrizitätskonstante können aus unterschiedlichsten Materialien bestehen, beispielsweise aus Titanoxid. Die leitfähigen Bereiche 72 können aus Titan bestehen. Alternativ hierzu können die Bereiche 71 aus Aluminiumnitrid und die Bereiche 72 aus Aluminium bestehen. Die Erfindung ist nicht auf diese Materialien begrenzt.

1: Drainmetallisierung
2: Substrat
3: Driftzonen
4: Bodygebiet
5: Sourcegebiet
6: Isolationsschicht
7: Gate
8: Source-/Bodymetallisierung
9: Schichten mit hoher Dielektrizitätskonstante
10: Isolationsschicht
11: Kompensationsschicht
20: Rückseitenkontakt
21: Driftzone
22: p-Gebiet
23: Vorderseitenkontakt
24: Isolationsschicht
25: n⁺-Gebiet
26: n-Gebiet
27: Schottkykontakt
30: Substrat
31: Schichtstruktur
32: Streifen
33: Trench
34: Halbleitermaterial
35: Isolationsschicht
36: Gatestruktur
37: Sourcegebiet
38: Bodygebiet
39: Isolationsschicht
41: Schicht
42: Schicht
43: Isolationsschicht oder leitfähige Schicht
45: Barrierenschicht
46, 47: Halbleitermaterial
48: Vorderseitenmetallisierung
481: Kontaktlochstreifen
49: Rückseitenmetallisierung
50: Driftzonenstruktur
51: Gatestreifen
52, 53: Isolationsschicht
54: Bodygebiet
54a: p⁺-Gebiet
55: Sourcegebiet
56: Isolationsschicht
57: Gatestruktur
58: Bodygebiet
59: Sourcegebiet
60: Bereich
61: Isolationsschicht
70: alternierende Schichtstruktur
71: Bereiche mit hoher Dielektrizitätskonstante
72: leitfähige Bereiche
73: Isolationsschicht

Claims

Verfahren zur Herstellung eines Leistungs-Halbleiterbauteils, das wenigstens eine Driftzone (34), die durch Schichten (32) aus einem Material mit hoher Dielektrizitätskonstante durchsetzt bzw. eingefasst wird, aufweist, wobei die Herstellung der Driftzone (34) sowie der die Driftzone durchsetzenden/einfassenden Schichten (32) die folgenden Schritte aufweist: – Ausbilden einer Schichtstruktur (31), die Material (32) mit hoher Dielektrizitätskonstante enthält und die Aussparungen (33) aufweist, auf einem Substrat (30) bzw. auf darauf vorgesehenen Schichten, – Ausbilden der Driftzone (34), indem zumindest Teile der Aussparungen (33) in der Schichtstruktur (31) mit Halbleitermaterial aufgefüllt werden.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Verfüllung der Aussparungen (33) mit Halbleitermaterial mittels eines Epitaxieprozesses erfolgt.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ausbilden der Schichtstruktur (31) mittels eines CVD-Verfahrens, CSD-Verfahrens, Sputterns oder eines Sinterprozesses erfolgt.
Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ausbilden der Schichtstruktur (31) mittels eines Waferbond-Prozesses erfolgt, bei dem die Schichtstruktur (31) auf einen Halbleiterwafer gebondet und anschließend auf eine gewünschte Dicke gedünnt wird.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Ausbilden der Schichtstruktur (31) durch Abscheiden einer zusammenhängenden Schicht und einen anschließenden Strukturierungsprozess oder mittels eines strukturierten Abscheideprozesses erfolgt.
Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schichtstruktur (31) aus einem einheitlichen Material, das eine hohe Dielektrizitätskonstante aufweist, besteht.
Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Schichtstruktur (31) eine alternierende Schichtstruktur aus Schichten (71) mit hoher Dielektrizitätskonstante und Schichten aus leitfähigem Material (72) ist.
Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Schichtstruktur (31) auf einer Schicht (41), die elektrisch leitend bzw. metallisch ist und die ihrerseits auf dem Substrat (30) aufgebracht ist, aufgebracht wird.
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die Schicht (41) aus einem Silizid besteht.
Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Schichtstruktur (31) auf eine Schicht (41), die als Diffusions- bzw. Reaktionsbarriere zwischen dem Substrat (30) und der Schichtstruktur (31) fungiert und die ihrerseits auf dem Substrat (30) aufgebracht ist, aufgebracht wird.
Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass auf der Schichtstruktur (31) eine Schicht (42) aufgebracht wird, die elektrisch leitend bzw: metallisch ist.
Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass vor Auffüllen der Aussparungen (33) der Schichtstruktur (31) auf Seitenwände der Aussparungen (33) eine Schicht (45) aufgebracht wird, die als Diffusions- bzw. Reaktionsbarriere zwischen der Driftzone (34) und der Schichtstruktur (31) fungiert.
Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass das Auffüllen der Aussparungen (33) mit Halbleitermaterial so erfolgt, dass eine Kompensationsstruktur aus entgegengesetzt dotierten Halbleiterschichten (46) und (47) erzeugt wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass zumindest eine der Halbleiterschichten (46) oder (47) durch einen Lateral-Solid-Phase-Epitaxie-Prozess erzeugt wird.
Verfahren nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Dotierung zumindest einer der Halbleiterschichten (46) oder (47) durch Schrägimplantation von Dotierstoffen erfolgt.
Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass die Aussparungen (33) in der Schichtstruktur (31) zum Teil mit Halbleitermaterial und zum Teil mit einem Nicht-Halbleitermaterial gefüllt werden.
Verfahren nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass das Substrat (30) nach Aufbringen der Schichtstruktur (31) und der Verfüllung der Aussparungen (33) mit Halbleitermaterial von der Rückseite bis auf Höhe der Schichtstruktur (31) wieder entfernt wird und eine Rückseitenmetallisierung (49) aufgebracht wird derart, dass die Rückseitenmetallisierung (49) die Schichtstruktur (31) direkt kontaktiert.
Leistungs-Halbleiterbauteil, mit: – einer Driftzonenstruktur, die in Form mehrerer parallel zueinander angeordneter Driftzonenstreifen (50) ausgebildet ist, – einer Gatestruktur, die in Form mehrerer parallel zueinander angeordneter Gatestreifen (51) ausgebildet ist, – einer Schichtstruktur (31), die Material mit hoher Dielektrizitätskonstante, die die Driftzonenstreifen (50) durchsetzen bzw. einfassen, aufweist, – wobei die Gatestreifen (51) oberhalb der Driftzonenstreifen (50) angeordnet sind und im Wesentlichen senkrecht zu den Driftzonenstreifen (50) verlaufen.
Leistungs-Halbleiterbauelement nach Anspruch 18, dadurch gekennzeichnet, dass zwischen den Gatestreifen (51) bzw. zwischen einer die Gatestreifen (51) isolierenden Isolationsschicht (42, 53) und der Schichtstruktur (31, 32) eine elektrisch leitende Schicht (42) vorgesehen ist.
Leistungs-Halbleiterbauelement nach Anspruch 19, dadurch gekennzeichnet, dass die elektrisch leitende Schicht (42) mit einem Sourceanschluss des Leistungs-Halbleiterbauelements elektrisch verbunden ist.