CN104779298A - 一种超结mosfet终端结构及其制作方法 - Google Patents
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Abstract
本发明提供一种超结MOSFET终端结构及其制作方法，该结构包括：N型重掺杂衬底及形成于其上的N型轻掺杂外延层；所述N型轻掺杂外延层包括元胞区及终端区；所述元胞区中形成有至少一个晶体管单元，所述晶体管单元包括形成于所述N型轻掺杂外延层中的一对元胞区P柱；该一对元胞区P柱顶端分别连接有一P型体区；所述N型轻掺杂外延层表面形成有栅极结构；所述终端区中形成有至少一个终端区P柱；其中：所述终端区P柱的深度大于所述元胞区P柱的深度。本发明可以提升器件终端区耐压能力，改善高压超结MOSFET器件的多种特性；器件制作方法与现有工艺兼容，有多种实现方式，可以在现有工艺条件下进一步提升超结MOSFET终端结构的耐压能力。
Description
技术领域
本发明属于半导体器件领域，涉及一种超结MOSFET结构及其制作方法。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
超结MOSFET具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
请参阅图1及图2，分别显示为常规的高压超结MOSFET结构(以下简称HV-MOS)及低压超结MOSFET结构(以下简称低压LV-MOS)。如图1所示，高压超结MOSFET包括N型重掺杂衬底101、N型轻掺杂外延层102及形成于所述N型轻掺杂外延层102中的P柱103和P型体区104，所述N型轻掺杂外延层102表面形成有栅氧化层105及多晶硅栅极106。如图2所示，低压超结MOSFET包括形成于N型外延层中的多晶硅柱107及多晶硅栅极108。HV-MOS和LV-MOS都是在N型外延层上通过一定的工艺方式，形成一个纵向的沟槽结构，这样可以在器件耐压的同时，极大地降低导通电阻，提高器件性能。
但是高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点：
1)器件横向尺寸上，HV-MOS的原胞尺寸(pitch)一般在十几微米，而LV-MOS的pitch一般只有几微米。在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大。
2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米。对于引入的这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；
3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层。而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。
如今，功率器件的元胞区已经能够通过设计使其达到较高的耐压水平，但是在实际的生产过程中，还需要考虑晶体管的边缘区域，对于垂直器件来说，一个芯片的边缘部分的元胞除了要承受垂直方向上的电压外还要承受水平方向上的电压，因此器件的终端边缘区域成为制约整个器件击穿电压的一个不可忽视的因素。
因此，提供一种超结MOSFET终端结构及其制作方法，以进一步提高高压超结MOSFET终端区的耐压能力，从而提高晶体管的整体耐压能力，成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超结MOSFET终端结构及其制作方法，用于解决现有技术中高压超结MOSFET终端区耐压能力有待进一步提高的问题。
为实现上述目的及其他相关目的，本发明提供一种超结MOSFET终端结构，包括：
N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；
所述N型轻掺杂外延层包括元胞区及包围所述元胞区的终端区；
所述元胞区中形成有至少一个晶体管单元，所述晶体管单元包括形成于所述N型轻掺杂外延层中的一对元胞区P柱；该一对元胞区P柱顶端分别连接有一P型体区，且所述P型体区位于所述N型轻掺杂外延层内；所述N型轻掺杂外延层表面形成有栅极结构；且所述栅极结构位于一对元胞区P柱之间；
所述终端区中形成有至少一个终端区P柱；
其中：
所述终端区P柱的深度大于所述元胞区P柱的深度。
可选地，所述终端区P柱的深度比所述元胞区P柱的深度大1～5μm。
可选地，所述终端区P柱的深度范围是30～60微米。
可选地，所述元胞区P柱及所述终端区P柱为P型单晶硅。
可选地，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
本发明还提供一种超结MOSFET终端结构的制作方法，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
可选地，于所述步骤S3中，所述预设深度为1～5μm。
本发明还提供超结MOSFET终端结构的第二种制作方法，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
可选地，所述硬掩膜层的材料为氧化硅，于所述步骤S2中，所述预设厚度为1000～5000埃。
本发明还提供超结MOSFET终端结构的第三种制作方法，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：分两步刻蚀，分别在位于元胞区的N型轻掺杂外延层中形成若干元胞区沟槽，在位于终端区的N型轻掺杂外延层中形成若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S3：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S4：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
如上所述，本发明的超结MOSFET终端结构及其制作方法，具有以下有益效果：本发明的超结MOSFET终端结构中，终端区P柱的深度大于元胞区P柱的深度，从而提升了终端区耐压能力，可以改善高压超结MOSFET器件的多种特性。本发明的超结MOSFET终端结构的制作方法与现有工艺兼容，有多种实现方式，可以在现有工艺条件下进一步提升超结MOSFET终端结构的耐压能力。
附图说明
图1显示为现有技术中高压超结MOSFET的结构示意图。
图2显示为现有技术中低压超结MOSFET的结构示意图。
图3显示为本发明的超结MOSFET终端结构的剖视图。
图4显示为本发明的超结MOSFET终端结构的制作方法于实施例二中的工艺流程图。
图5显示为本发明的超结MOSFET终端结构的制作方法在N型重掺杂衬底上形成N型轻掺杂外延层，并在N型轻掺杂外延层中形成P型体区的示意图。
图6显示为本发明的超结MOSFET终端结构的制作方法于实施例二中在N型轻掺杂外延层上形成硬掩膜层并在硬掩膜层中形成若干开口的示意图。
图7显示为本发明的超结MOSFET终端结构的制作方法于实施例二中在硬掩膜层表面形成覆盖元胞区的掩蔽层并对位于终端区的N型轻掺杂外延层往下刻蚀预设深度的示意图。
图8显示为本发明的超结MOSFET终端结构的制作方法对N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及终端区沟槽的示意图。
图9显示为本发明的超结MOSFET终端结构的制作方法中填充P型半导体层，得到元胞区P柱及终端区P柱的示意图。
图10显示为本发明的超结MOSFET终端结构的制作方法于实施例三中的工艺流程图。
图11显示为本发明的超结MOSFET终端结构的制作方法于实施例三中在N型轻掺杂外延层上形成硬掩膜层并在硬掩膜层中形成若干开口的示意图。
图12显示为本发明的超结MOSFET终端结构的制作方法于实施例三中在硬掩膜层表面形成覆盖元胞区的掩蔽层并将位于终端区的开口底部残留的硬掩膜层去除的示意图。
图13显示为本发明的超结MOSFET终端结构的制作方法于实施例四中的工艺流程图。
图14显示为本发明的超结MOSFET终端结构的制作方法于实施例四中首先刻蚀出元胞区沟槽的示意图。
元件标号说明
101，201 N型重掺杂衬底
102，202 N型轻掺杂外延层
103 P柱
104，204 P型体区
105，205 栅氧化层
106，108，206 多晶硅栅极
107 多晶硅柱
203 元胞区P柱
207 终端区P柱
208 硬掩膜层
209 开口
210 掩蔽层
211 元胞区沟槽
212 终端区沟槽
I 元胞区
II 终端区
S1～S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种超结MOSFET终端结构，请参阅图3，显示为该结构的剖视图，包括：
N型重掺杂衬底201及形成于所述N型重掺杂衬底201上的N型轻掺杂外延层202；
所述N型轻掺杂外延层202包括元胞区I及包围所述元胞区I的终端区II；
所述元胞区I中形成有至少一个晶体管单元，所述晶体管单元包括形成于所述N型轻掺杂外延层202中的一对元胞区P柱203；该一对元胞区P柱203顶端分别连接有一P型体区204，且所述P型体区204位于所述N型轻掺杂外延层202内；所述N型轻掺杂外延层202表面形成有栅极结构；且所述栅极结构位于一对元胞区P柱203之间；
所述终端区II中形成有至少一个终端区P柱207；
其中：
所述终端区P柱207的深度大于所述元胞区P柱203的深度。
具体的，所述N型重掺杂衬底201作为晶体管单元的漏区，所述N型轻掺杂外延层202作为晶体管单元的漂移区。
本实施例中，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层205及形成于所述栅氧化层205表面的多晶硅栅极206。进一步的，所述P型体区中可形成有N型重掺杂源区及P型重掺杂接触区(未图示)；所述N型重掺杂源区及P型重掺杂接触区与器件表面的源极金属层接触；所述源极金属层与所述栅极结构之间通过绝缘层隔离。
具体的，所述终端区P柱207的深度范围是30～60微米，所述元胞区P柱203及所述终端区P柱207均可采用P型单晶硅。
特别的，所述终端区P柱207的深度比所述元胞区P柱203的深度大1～5μm。本发明的超结MOSFET终端结构中，终端区P柱的深度大于元胞区P柱的深度，可以有效提升了终端区耐压能力，从而提升器件的整体耐压能力，可以改善高压超结MOSFET器件的多种特性。
实施例二
本发明还提供一种超结MOSFET终端结构的制作方法，请参阅图4，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
首先请参阅图5，执行步骤S1：提供一N型重掺杂衬底201，在所述N型重掺杂衬底201上形成N型轻掺杂外延层202，并在位于元胞区I的N型轻掺杂外延层202上部进行注入和扩散，形成至少一对P型体区204。外延及注入扩散工艺为本领域的公知常识，具体工艺步骤此处不再赘述。
然后请参阅图6，执行步骤S2：在所述N型轻掺杂外延层202上形成一硬掩膜层208，并在位于元胞区I及终端区II的硬掩膜层208中分别形成若干暴露出所述N型轻掺杂外延层202的开口209；其中，位于元胞区I的所述开口209位于所述P型体区204上方。
本实施例中，所述硬掩膜层208包括但不限于氧化硅，可通过光刻、显影等常规半导体工艺在所述硬掩膜层208中形成所述开口209。
接着请参阅图7，执行步骤S3：在所述硬掩膜层208表面形成覆盖所述元胞区I的掩蔽层210，然后对所述终端区II进行刻蚀，将位于所述终端区II并被所述开口209暴露的所述N型轻掺杂外延层202往下刻蚀预设深度。
所述掩蔽层210包括但不限于光刻胶，本实施例中，优选采用光刻胶作为掩蔽层，可直接通过光刻、显影得到所述掩蔽层210。
再请参阅图8，执行步骤S4：去除所述掩蔽层210，以所述硬掩膜层208为掩膜板，对所述N型轻掺杂外延层202进行刻蚀，形成若干元胞区沟槽211及若干终端区沟槽212；其中，所述终端区沟槽212的深度大于所述元胞区沟槽211的深度。
具体的，采用等离子体刻蚀形成所述元胞区沟槽211及所述终端区沟槽212，由于所述硬掩膜层208中位于终端区II的开口内的N型轻掺杂外延层202已预先被刻蚀预设深度，在同等刻蚀条件下，最终得到的终端区沟槽212的深度必然大于元胞区沟槽211的深度。所述终端区沟槽212与所述元胞区沟槽211的深度差可通过调整所述步骤S3中刻蚀的预设深度来进行调整。本实施例中，所述预设深度为1～5μm，从而最终形成的终端区沟槽212与所述元胞区沟槽211的深度差也为1～5μm。
接着请参阅图9，执行步骤S5：在所述元胞区沟槽211及所述终端区沟槽212中填充P型半导体层，得到元胞区P柱203及终端区P柱207。
具体的，采用外延工艺生长所述P型半导体层，所述P型半导体层的材料为P型单晶硅。需要指出的是，填充于所述元胞区沟槽211及所述终端区沟槽212顶部的P型半导体层亦复作为P型体区的一部分。
最后请参阅图3，执行步骤S6：在所述N型轻掺杂外延层202表面形成栅极结构；所述栅极结构位于一对元胞区P柱203之间，且所述栅极结构两端分别与一对P型体区204接触。
具体的，首先在器件表面生长栅氧化层205、淀积多晶硅栅极206，并进行刻蚀，得到所述栅极结构。
进一步的，在所述N型轻掺杂外延层表面形成栅极结构之后，还可以继续在所述P型体区204中进行源区注入，形成N型重掺杂源区；在所述N型轻掺杂外延层202表面生长覆盖所述栅极结构的绝缘层，并进行孔刻蚀及孔注入，得到接触孔及位于接触孔底部的P型重掺杂接触区，所述P型重掺杂接触区形成于所述P型体区204中并邻接所述N型重掺杂源区；在所述绝缘层表面形成源极金属层，所述源极金属层填充进所述接触孔并与所述N型重掺杂源区及P型重掺杂接触区接触；所述源极金属层与所述栅极结构之间通过所述绝缘层隔离。
至此，制作得到了本发明的超结MOSFET终端结构，本发明的超结MOSFET终端结构的制作方法与CMOS工艺兼容，工艺步骤简单易行，可以制作出性能优异的高压超结MOSFET终端结构。
实施例三
本发明还提供超结MOSFET终端结构的第二种制作方法，请参阅图10，该方法包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
首先请参阅图5，执行步骤S1：提供一N型重掺杂衬底201，在所述N型重掺杂衬底201上形成N型轻掺杂外延层202，并在位于元胞区I的N型轻掺杂外延层202上部进行注入和扩散，形成至少一对P型体区204。
然后请参阅图11，执行步骤S2：在所述N型轻掺杂外延层202上形成一硬掩膜层208，并在位于元胞区I及终端区II的硬掩膜层208中分别形成若干开口209；所述开口209未贯穿所述硬掩膜层208，所述开口209底部残留有预设厚度的硬掩膜层；其中，位于元胞区I的所述开口209位于所述P型体区204上方。
具体的，所述硬掩膜层208优选采用氧化硅，通过控制刻蚀速率或刻蚀时间等工艺参数，使得所述预设厚度为1000～5000埃。
接着请参阅图12，执行步骤S3：在所述硬掩膜层208表面形成覆盖所述元胞区I的掩蔽层210，然后对所述终端区II进行刻蚀，将位于所述终端区II的所述开口209底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层202。所述掩蔽层210优选采用光刻胶，可以保护位于所述元胞区I中的所述开口209不被刻蚀。
再请参阅图8，执行步骤S4：去除所述掩蔽层210，以所述硬掩膜层208为掩膜板，对所述N型轻掺杂外延层202进行刻蚀，形成若干元胞区沟槽211及若干终端区沟槽212；其中，所述终端区沟槽212的深度大于所述元胞区沟槽211的深度。
具体的，采用常规等离子体刻蚀法形成所述元胞区沟槽211及所述终端区沟槽212，由于位于元胞区I的所述开口未被刻通，残留1000～5000埃，在沟槽刻蚀过程中，由于等离子体对氧化硅和硅有一定的选择比，有氧化硅的部分刻蚀速率比较慢，因此，最终形成的终端区沟槽212的深度要比元胞区沟槽211的深度大。可以通过控制上述步骤S2中开口底部残留的硬掩膜层的厚度将所述终端区沟槽212与所述元胞区沟槽211的深度差调整到合适的值，如1～5μm。
再请参阅图9及图3，执行与实施例三基本相同的步骤S5～S6：在所述元胞区沟槽211及所述终端区沟槽212中填充P型半导体层，得到元胞区P柱203及终端区P柱207；在所述N型轻掺杂外延层202表面形成栅极结构；所述栅极结构位于一对元胞区P柱203之间，且所述栅极结构两端分别与一对P型体区204接触。
实施例四
本发明还提供超结MOSFET终端结构的第三种制作方法，请参阅图13，显示为该方法的工艺流程图，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：分两步刻蚀，分别在位于元胞区的N型轻掺杂外延层中形成若干元胞区沟槽，在位于终端区的N型轻掺杂外延层中形成若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S3：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S4：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
首先请参阅图5，执行步骤S1：提供一N型重掺杂衬底201，在所述N型重掺杂衬底201上形成N型轻掺杂外延层202，并在位于元胞区I的N型轻掺杂外延层202上部进行注入和扩散，形成至少一对P型体区204。
然后执行步骤S2：分两步刻蚀，分别在位于元胞区I的N型轻掺杂外延层202中形成若干元胞区沟槽，在位于终端区II的N型轻掺杂外延层202中形成若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度。
其中，形成所述元胞区沟槽及所述终端区沟槽的先后顺序不限，本实施例中，优选先形成所述元胞区沟槽211，如图14所示。
再请参阅图9，执行步骤S3：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱203及终端区P柱207。
最后请参阅图3，执行步骤S4：在所述N型轻掺杂外延层202表面形成栅极结构；所述栅极结构位于一对元胞区P柱203之间，且所述栅极结构两端分别与一对P型体区204接触。上述步骤S3及S4与实施例二中的步骤S5及S6基本相同，此处不再赘述。
综上所述，本发明的超结MOSFET终端结构中，终端区P柱的深度大于元胞区P柱的深度，从而提升了终端区耐压能力，可以改善高压超结MOSFET器件的多种特性。本发明的超结MOSFET终端结构的制作方法与现有工艺兼容，有多种实现方式，可以在现有工艺条件下进一步提升超结MOSFET终端结构的耐压能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种超结MOSFET终端结构，包括：
N型重掺杂衬底及形成于所述N型重掺杂衬底上的N型轻掺杂外延层；
所述N型轻掺杂外延层包括元胞区及包围所述元胞区的终端区；
所述元胞区中形成有至少一个晶体管单元，所述晶体管单元包括形成于所述N型轻掺杂外延层中的一对元胞区P柱；该一对元胞区P柱顶端分别连接有一P型体区，且所述P型体区位于所述N型轻掺杂外延层内；所述N型轻掺杂外延层表面形成有栅极结构；且所述栅极结构位于一对元胞区P柱之间；
所述终端区中形成有至少一个终端区P柱；
其特征在于：
所述终端区P柱的深度大于所述元胞区P柱的深度。
2.根据权利要求1所述的超结MOSFET终端结构，其特征在于：所述终端区P柱的深度比所述元胞区P柱的深度大1～5μm。
3.根据权利要求1所述的超结MOSFET终端结构，其特征在于：所述终端区P柱的深度范围是30～60微米。
4.根据权利要求1所述的超结MOSFET终端结构，其特征在于：所述元胞区P柱及所述终端区P柱为P型单晶硅。
5.根据权利要求1所述的超结MOSFET终端结构，其特征在于：所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
6.一种超结MOSFET终端结构的制作方法，其特征在于，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干暴露出所述N型轻掺杂外延层的开口；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区并被所述开口暴露的所述N型轻掺杂外延层往下刻蚀预设深度；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
7.根据权利要求6所述的超结MOSFET终端结构的制作方法，其特征在于：于所述步骤S3中，所述预设深度为1～5μm。
8.一种超结MOSFET终端结构的制作方法，其特征在于，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层，并在位于元胞区的N型轻掺杂外延层上部进行注入和扩散，形成至少一对P型体区；
S2：在所述N型轻掺杂外延层上形成一硬掩膜层，并在位于元胞区及终端区的硬掩膜层中分别形成若干开口；所述开口未贯穿所述硬掩膜层，所述开口底部残留有预设厚度的硬掩膜层；其中，位于元胞区的所述开口位于所述P型体区上方；
S3：在所述硬掩膜层表面形成覆盖所述元胞区的掩蔽层，然后对所述终端区进行刻蚀，将位于所述终端区的所述开口底部残留的硬掩膜层去除，暴露出所述N型轻掺杂外延层；
S4：去除所述掩蔽层，以所述硬掩膜层为掩膜板，对所述N型轻掺杂外延层进行刻蚀，形成若干元胞区沟槽及若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S5：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S6：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
9.根据权利要求8所述的超结MOSFET终端结构的制作方法，其特征在于：所述硬掩膜层的材料为氧化硅，于所述步骤S2中，所述预设厚度为1000～5000埃。
10.一种超结MOSFET终端结构的制作方法，其特征在于，包括以下步骤：
S1：提供一N型重掺杂衬底，在所述N型重掺杂衬底上形成N型轻掺杂外延层；
S2：分两步刻蚀，分别在位于元胞区的N型轻掺杂外延层中形成若干元胞区沟槽，在位于终端区的N型轻掺杂外延层中形成若干终端区沟槽；其中，所述终端区沟槽的深度大于所述元胞区沟槽的深度；
S3：在所述元胞区沟槽及所述终端区沟槽中填充P型半导体层，得到元胞区P柱及终端区P柱；
S4：在所述N型轻掺杂外延层表面形成栅极结构；所述栅极结构位于一对元胞区P柱之间，且所述栅极结构两端分别与一对P型体区接触。
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