CN104779295A - 一种半超结mosfet结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半超结MOSFET结构及其制作方法，该结构包括至少一个晶体管单元，所述晶体管单元包括：N型重掺杂衬底及依次形成于其上的N型辅助层、N型漂移层；所述N型漂移层中形成有第一、第二P柱；所述第一、第二P柱顶端分别连接有第一、第二P型体区；所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一、第二P柱之间，且两端分别与所述第一、第二P型体区接触；其中：所述第一、第二P柱底端均连接有至少一个P岛结构，所述P岛结构位于所述N型漂移层中。本发明中，所述P岛结构的存在可以有效增加沟槽深度，优化沟槽底部掺杂，并结合底部辅助耗尽层，从而在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。
Description
技术领域
本发明属于半导体器件领域，涉及一种半超结MOSFET结构及其制作方法。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，超结MOSFET采用新的耐压层结构，利用一系列的交替排列的P型和N型半导体薄层，在较低反向电压下将P型N型区耗尽，实现电荷相互补偿，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
超结MOSFET具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
请参阅图1及图2，分别显示为常规的高压超结MOSFET结构(以下简称HV-MOS)及低压超结MOSFET结构(以下简称低压LV-MOS)。如图1所示，高压超结MOSFET包括N型重掺杂衬底101、N型轻掺杂外延层102及形成于所述N型轻掺杂外延层102中的P柱103和P型体区104，所述N型轻掺杂外延层102表面形成有栅氧化层105及多晶硅栅极106。如图2所示，低压超结MOSFET包括形成于N型外延层中的多晶硅柱107及多晶硅栅极108。HV-MOS和LV-MOS都是在N型外延层上通过一定的工艺方式，形成一个纵向的沟槽结构，这样可以在器件耐压的同时，极大地降低导通电阻，提高器件性能。
但是高压MOS管和低压MOS管在器件结构和工艺方法上又有很多不同点：
1)器件横向尺寸上，HV-MOS的原胞尺寸(pitch)一般在十几微米，而LV-MOS的pitch一般只有几微米。在相同的芯片面积上，LV-MOS的原胞密度会比HV-MOS高出很多，所以低压器件对于工艺特征尺寸和光刻对准精度等要求更高，难度更大。
2)器件纵向尺寸上，HV-MOS的N型外延层厚度和沟槽深度一般有几十微米，而LV-MOS会在几个微米。对于引入的这样一个深槽结构，其深度越深，工艺难度越大，所以高压器件更加依赖于沟槽的深度和工艺；
3)沟槽的实现工艺上，HV-MOS的P柱(Ppillar-trench)是由P型杂质构成的，在N型外延层上首先利用深槽刻蚀工艺直接挖出沟槽结构，然后外延生长P型杂质层。而LV-MOS的多晶硅柱是由二氧化硅层和多晶硅层构成的，在N型外延层中挖出沟槽，然后热生长二氧化硅介质层，在进行多晶硅的淀积，形成所需的多晶硅柱。
半超结结构是在传统超结结构中的漂移层增加一个n型区，称之为底端辅助层(BAL：Bottom Assist Layer)。在具有相同的深宽比(<5时，半超结MOSFET可以获得比超结MOSFET更低的导通电阻，而深宽比则直接影响工艺的难度及成本。在超结结构中，深宽比的减小主要是由于N区和P区宽度的增加，从而使导通电阻RON有较大提高，而在半超结结构中，RON是超结结构的电阻与底端辅助层BAL的电阻的总和。因为两者是串联在一起的，所以，减小深宽比实际上是减小超结结构部分的深度，也就同时增加了BAL的深度。由于BAL掺杂浓度是按照低压功率MOSFET的漂移层设定的，其深度增加后所带来的电阻增大量比较小，所以较之传统超结MOSFET，半超结MOSFET总的RON值更小。
对于超结MOSFET，耐压主要由深槽结构的P柱来决定，但是工艺能力的限制，往往限制了继续往高压/超高压方向的发展。
因此，提供一种半超结MOSFET结构及其制作方法，以进一步提升高压MOSFET器件耐压能力实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半超结MOSFET结构及其制作方法，用于解决现有技术中超结MOSFET耐压能力有待进一步提高的问题。
为实现上述目的及其他相关目的，本发明提供一种半超结MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括：
N型重掺杂衬底及依次形成于所述N型重掺杂衬底上的N型辅助层、N型漂移层；
所述N型漂移层中形成有第一P柱及第二P柱；
所述第一P柱及第二P柱顶端分别连接有第一P型体区及第二P型体区，且所述第一P型体区及第二P型体区位于所述N型漂移层内；
所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触；
其中：
所述第一P柱及第二P柱底端均连接有至少一个自上而下依次排列的P岛结构，且所述P岛结构位于所述N型漂移层中。
可选地，所述第一P柱及第二P柱底端均连接有至少两个自上而下依次排列的P岛结构。
可选地，所述P岛结构的厚度为1～20微米；所述P岛结构的宽度大于或等于所述第一P柱或第二P柱的宽度。
可选地，所述第一P柱及第二P柱的深度为30～60微米；所述第一P柱及第二P柱为P型单晶硅。
可选地，所述N型辅助层的厚度范围是10～20微米。
可选地，所述第一P型体区及第二P型体区中均形成有N型重掺杂源区及P型重掺杂接触区；所述N型重掺杂源区及P型重掺杂接触区与器件表面的源极金属层接触；所述源极金属层与所述栅极结构之间通过绝缘层隔离。
可选地，所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
本发明还提供一种半超结MOSFET结构的制作方法，包括以下步骤：
S1：提供一自下而上依次包括N型重掺杂衬底及第一N型外延层的半导体基片，在所述第一N型外延层上部进行P型杂质注入，形成间隔排列的第一对P岛结构；
S2：在所述第一N型外延层表面形成第二N型外延层，并在所述第二N型外延层中进行P型杂质注入，形成间隔排列的第二对P岛结构；所述第二对P岛结构位于所述第一对P岛结构上方，并与所述第一对P岛结构连接；
S3：在所述第二N型外延层表面形成第三N型外延层，并在所述第三N型外延层上部进行注入和扩散，形成第一P型体区及第二P型体区；
S4：进行刻蚀，在所述第三N型外延层中形成第一沟槽及第二沟槽，其中，所述第一、第二沟槽分别贯穿所述第一、第二P型体区，并进一步贯穿所述第三N型外延层，且所述第一沟槽及第二沟槽的位置与顶层的一对P岛结构的位置相对应；
S5：在所述第一沟槽及第二沟槽中填充P型半导体层，形成第一P柱及第二P柱；所述第一P柱及第二P柱底端与顶层的一对P岛结构连接；
S6：在所述第三N型外延层表面形成栅极结构；所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触。
可选地，执行完所述步骤S1得到第一对P岛结构后，省略掉步骤S2，直接执行步骤S3～S6；或者执行完所述步骤S2之后，重复所述步骤S2至少一次，得到至少三对自下而上依次连接的P岛结构，然后再执行所述步骤S3～S6。
可选地，在所述第三N型外延层表面形成栅极结构之后，还包括以下步骤：
在所述第一P型体区及第二P型体区中进行源区注入，形成N型重掺杂源区；
在所述第三N型外延层表面生长覆盖所述栅极结构的绝缘层，并进行孔刻蚀及孔注入，得到接触孔及位于接触孔底部的P型重掺杂接触区，所述P型重掺杂接触区形成于所述第一P型体区及第二P型体区中并邻接所述N型重掺杂源区；
在所述绝缘层表面形成源极金属层，所述源极金属层填充进所述接触孔并与所述N型重掺杂源区及P型重掺杂接触区接触；所述源极金属层与所述栅极结构之间通过所述绝缘层隔离。
如上所述，本发明的半超结MOSFET结构及其制作方法，具有以下有益效果：本发明的半超结MOSFET结构中，第一P柱及第二P柱底端均连接有至少一个P岛结构，所述P岛结构的存在一方面可以有效增加沟槽深度，另一方面，对于较深的沟槽，由于工艺条件的限制，沟槽底部往往更窄，掺杂量会更低，而通过在沟槽底部进行掺杂形成所述P岛结构，可以优化沟槽底部掺杂，此外，通过引入底部辅助层，可以增加器件在纵向的耗尽区延展。以上各方面的因素可以使得高压超结MOSFET实现更高的耐压能力。本发明的半超结MOSFET结构的制作方法利用多次外延、多次注入形成多对P岛结构，并结合深槽刻蚀工艺，可以得到较深的沟槽结构(P柱+P岛结构)，从而实现在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。
附图说明
图1显示为现有技术中高压超结MOSFET的结构示意图。
图2显示为现有技术中低压超结MOSFET的结构示意图。
图3～图4显示为本发明的半超结MOSFET结构的示意图。
图5显示为本发明的半超结MOSFET结构的制作方法中在第一N型外延层上部进行P型杂质注入，形成间隔排列的第一对P岛结构的示意图。
图6显示为本发明的半超结MOSFET结构的制作方法中在第二N型外延层中进行P型杂质注入，形成间隔排列的第二对P岛结构的示意图。
图7显示为本发明的半超结MOSFET结构的制作方法中在形成第三N型外延层，并在所述第三N型外延层上部形成第一P型体区及第二P型体区的示意图。
图8显示为本发明的半超结MOSFET结构的制作方法中进行刻蚀，在所述第三N型外延层中形成第一沟槽及第二沟槽的示意图。
图9显示为本发明的半超结MOSFET结构的制作方法中在第一、第二沟槽中填充P型半导体层形成第一、第二P柱，并在第三N型外延层表面形成栅极结构的示意图。
图10显示为本发明的半超结MOSFET结构的制作方法中形成绝缘层、接触孔、P型重掺杂接触区及源极金属层的示意图。
元件标号说明
101，201 N型重掺杂衬底
102 N型轻掺杂外延层
103 P柱
104 P型体区
105，208 栅氧化层
106，108，209 多晶硅栅极
107 多晶硅柱
202 N型辅助层
203 N型漂移区
204 第一P柱
205 第二P柱
206 第一P型体区
207 第二P型体区
210，2101，2102 P岛结构
211 N型重掺杂源区
212 P型重掺杂接触区
213 源极金属层
214 绝缘层
215 第一N型外延层
216 第二N型外延层
217 第三N型外延层
218 第一沟槽
219 第二沟槽
220 接触孔
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图4至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种半超结MOSFET结构，请参阅图3，显示为该结构的示意图，包括至少一个晶体管单元，所述晶体管单元包括：
N型重掺杂衬底201及依次形成于所述N型重掺杂衬底201上的N型辅助层202、N型漂移层203；
所述N型漂移层203中形成有第一P柱204及第二P柱205；
所述第一P柱204及第二P柱205顶端分别连接有第一P型体区206及第二P型体区207，且所述第一P型体区206及第二P型体区207位于所述N型漂移层203内；
所述N型漂移层203表面形成有栅极结构；所述栅极结构位于所述第一P柱204及第二P柱205之间，且所述栅极结构两端分别与所述第一P型体区206及第二P型体区207接触；
其中：
所述第一P柱204及第二P柱205底端均连接有至少一个自上而下依次排列的P岛结构210，且所述P岛结构210位于所述N型漂移层203中。
作为示例，图3中显示的为所述第一P柱204及第二P柱205底端均连接有两个P岛结构210的情形，在其它实施例中，所述第一P柱204或第二P柱205底端也可连接有更多个P岛结构，如3～10个，此处不应过分限制本发明的保护范围。
具体的，所述P岛结构210的宽度大于或等于所述第一P柱204或第二P柱205的宽度。所述P岛结构210的厚度范围为1～20微米，本实施例中，所述P岛结构210的厚度优选为5微米。所述P岛结构的存在可以有效增加沟槽结构深度。
本实施例中，所述栅极结构包括形成于所述N型漂移层203表面的栅氧化层208及形成于所述栅氧化层208表面的多晶硅栅极209。所述第一P柱204及第二P柱205的深度为30～60微米，所述第一P柱204及第二P柱205为P型单晶硅，所述N型辅助层202的厚度范围是10～20微米，从而本发明的MOSFET结构为高压半超结MOSFET。
如图4所示，所述第一P型体区206及第二P型体区207中均形成有N型重掺杂源区211及P型重掺杂接触区212；所述N型重掺杂源区211及P型重掺杂接触区212与器件表面的源极金属层213接触；所述源极金属层213与所述栅极结构之间通过绝缘层214隔离。
本发明的半超结MOSFET结构中，第一P柱及第二P柱底端均连接有至少一个P岛结构，所述P岛结构的存在一方面可以适当增加沟槽深度，另一方面，对于较深的沟槽，由于工艺条件的限制，沟槽底部往往更窄，掺杂量会更低，而通过在沟槽底部进行掺杂形成所述P岛结构，可以优化沟槽底部掺杂。此外，通过引入底部辅助层，可以增加器件在纵向的耗尽区延展。以上各方面的因素可以使得高压超结MOSFET实现更高的耐压能力。
实施例二
本发明还提供一种半超结MOSFET结构的制作方法，包括以下步骤：
首先请参阅图5，执行步骤S1：提供一自下而上依次包括N型重掺杂衬底201及第一N型外延层215的半导体基片，在所述第一N型外延层215上部进行P型杂质注入，形成间隔排列的第一对P岛结构2101。其中，所述第一N型外延层215位于所述第一对P岛结构以下的部分作为半超结MOSFET的N型辅助层。
然后请参阅图6，执行步骤S2：在所述第一N型外延层215表面形成第二N型外延层216，并在所述第二N型外延层216中进行P型杂质注入，形成间隔排列的第二对P岛结构2102；所述第二对P岛结构2102位于所述第一对P岛结构2101上方，并与所述第一对P岛结构2101连接。
接着请参阅图7，执行步骤S3：在所述第二N型外延层216表面形成第三N型外延层217，并在所述第三N型外延层217上部进行注入和扩散，形成第一P型体区206及第二P型体区207。
具体的，所述第一P型体区206与所述第二P型体区207的位置大致与所述第一、第二对P岛结构的位置相对应。其中，所述第一N型外延层215位于所述第一对P岛结构以上的部分、所述第二N型外延层216及所述第三N型外延层217共同作为半超结MOSFET的漂移区。
再请参阅图8，执行步骤S4：进行刻蚀，在所述第三N型外延层217中形成第一沟槽218及第二沟槽219，其中，所述第一、第二沟槽分别贯穿所述第一、第二P型体区，并进一步贯穿所述第三N型外延层217，且所述第一沟槽218及第二沟槽219的位置与顶层的一对P岛结构的位置相对应。
然后请参阅图9，执行步骤S5：在所述第一沟槽218及第二沟槽219中填充P型半导体层，形成第一P柱204及第二P柱205；所述第一P柱204及第二P柱205底端与顶层的一对P岛结构连接。
具体的，采用外延工艺生长所述P型半导体层，所述P型半导体层的材料为P型单晶硅。需要指出的是，填充于所述第一沟槽218及第二沟槽219顶部的P型半导体层亦复作为P型体区的一部分。
继续参阅图9，执行步骤S6：在所述第三N型外延层217表面形成栅极结构。所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触。
具体的，首先在器件表面生长栅氧化层207、淀积多晶硅栅极208，并进行刻蚀，得到所述栅极结构。
进一步的，在所述第三N型外延层表面形成栅极结构之后，还包括以下步骤：
如图10所示，在所述第一P型体区206及第二P型体区207中进行源区注入，形成N型重掺杂源区211；
在所述第三N型外延层217表面生长覆盖所述栅极结构的绝缘层214，并进行孔刻蚀及孔注入，得到接触孔220及位于接触孔底部的P型重掺杂接触区212，所述P型重掺杂接触区212形成于所述第一P型体区206及第二P型体区207中并邻接所述N型重掺杂源区211；
如图4所示，在所述绝缘层214表面形成源极金属层213，所述源极金属层213填充进所述接触孔220并与所述N型重掺杂源区211及P型重掺杂接触区212接触；所述源极金属层213与所述栅极结构之间通过所述绝缘层214隔离。
至此，制作得到了本发明的半超结MOSFET结构。需要指出的是，本实施例中，半超结MOSFET(如图9或图4所示)中，第一P柱及第二P柱底端均仅连接两个P岛结构210，然而在其它实施例中，第一P柱及第二P柱底端均可仅连接一个P岛结构，或者连接更多个P岛结构，如3～10个。在制作过程中，只需执行完所述步骤S1得到第一对P岛结构后，省略掉步骤S2，直接执行步骤S3～S6，即可得到P柱底端仅连接一个P岛结构的半超结MOSFET；或者在执行完上述步骤S2之后，重复所述步骤S2至少一次，得到至少三对自下而上依次连接的P岛结构，然后再执行所述步骤S3～S6，即可得到P柱底端连接多个P岛结构的半超结MOSFET。
本发明的半超结MOSFET结构的制作方法利用多次外延、多次注入形成多对P岛结构，并结合深槽刻蚀工艺，可以得到较深的沟槽结构(P柱+P岛结构)，从而可以在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。
综上所述，本发明的半超结MOSFET结构中，第一P柱及第二P柱底端均连接有至少一个P岛结构，所述P岛结构的存在一方面可以有效增加沟槽深度，另一方面，对于较深的沟槽，由于工艺条件的限制，沟槽底部往往更窄，掺杂量会更低，而通过在沟槽底部进行掺杂形成所述P岛结构，可以优化沟槽底部掺杂，此外，通过引入底部辅助层，可以增加器件在纵向的耗尽区延展。以上各方面的因素可以使得高压超结MOSFET实现更高的耐压能力。本发明的半超结MOSFET结构的制作方法利用多次外延、多次注入形成多对P岛结构，并结合深槽刻蚀工艺，可以得到较深的沟槽结构(P柱+P岛结构)，从而实现在现有的工艺能力条件下，进一步提高超结MOSFET的耐压范围，拓展其应用领域。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种半超结MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括：
N型重掺杂衬底及依次形成于所述N型重掺杂衬底上的N型辅助层、N型漂移层；
所述N型漂移层中形成有第一P柱及第二P柱；
所述第一P柱及第二P柱顶端分别连接有第一P型体区及第二P型体区，且所述第一P型体区及第二P型体区位于所述N型漂移层内；
所述N型漂移层表面形成有栅极结构；所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触；
其特征在于：
所述第一P柱及第二P柱底端均连接有至少一个P岛结构，且所述P岛结构位于所述N型漂移层中。
2.根据权利要求1所述的半超结MOSFET结构，其特征在于：所述第一P柱及第二P柱底端均连接有至少两个自上而下依次排列的P岛结构。
3.根据权利要求1或2所述的半超结MOSFET结构，其特征在于：所述P岛结构的厚度为1～20微米；所述P岛结构的宽度大于或等于所述第一P柱或第二P柱的宽度。
4.根据权利要求1或2所述的半超结MOSFET结构，其特征在于：所述第一P柱及第二P柱的深度为30～60微米；所述第一P柱及第二P柱为P型单晶硅。
5.根据权利要求1或2所述的半超结MOSFET结构，其特征在于：所述N型辅助层的厚度范围是10～20微米。
6.根据权利要求1或2所述的半超结MOSFET结构，其特征在于：所述第一P型体区及第二P型体区中均形成有N型重掺杂源区及P型重掺杂接触区；所述N型重掺杂源区及P型重掺杂接触区与器件表面的源极金属层接触；所述源极金属层与所述栅极结构之间通过绝缘层隔离。
7.根据权利要求1或2所述的半超结MOSFET结构，其特征在于：所述栅极结构包括形成于所述N型轻掺杂外延层表面的栅氧化层及形成于所述栅氧化层表面的多晶硅栅极。
8.一种半超结MOSFET结构的制作方法，其特征在于，包括以下步骤：
S1：提供一自下而上依次包括N型重掺杂衬底及第一N型外延层的半导体基片，在所述第一N型外延层上部进行P型杂质注入，形成间隔排列的第一对P岛结构；
S2：在所述第一N型外延层表面形成第二N型外延层，并在所述第二N型外延层中进行P型杂质注入，形成间隔排列的第二对P岛结构；所述第二对P岛结构位于所述第一对P岛结构上方，并与所述第一对P岛结构连接；
S3：在所述第二N型外延层表面形成第三N型外延层，并在所述第三N型外延层上部进行注入和扩散，形成第一P型体区及第二P型体区；
S4：进行刻蚀，在所述第三N型外延层中形成第一沟槽及第二沟槽，其中，所述第一、第二沟槽分别贯穿所述第一、第二P型体区，并进一步贯穿所述第三N型外延层，且所述第一沟槽及第二沟槽的位置与顶层的一对P岛结构的位置相对应；
S5：在所述第一沟槽及第二沟槽中填充P型半导体层，形成第一P柱及第二P柱；所述第一P柱及第二P柱底端与顶层的一对P岛结构连接；
S6：在所述第三N型外延层表面形成栅极结构；所述栅极结构位于所述第一P柱及第二P柱之间，且所述栅极结构两端分别与所述第一P型体区及第二P型体区接触。
9.根据权利要求8所述的半超结MOSFET结构的制作方法，其特征在于：执行完所述步骤S1得到第一对P岛结构后，省略掉步骤S2，直接执行步骤S3～S6；或者执行完所述步骤S2之后，重复所述步骤S2至少一次，得到至少三对自下而上依次连接的P岛结构，然后再执行所述步骤S3～S6。
10.根据权利要求8或9所述的半超结MOSFET结构的制作方法，其特征在于：在所述第三N型外延层表面形成栅极结构之后，还包括以下步骤：
在所述第一P型体区及第二P型体区中进行源区注入，形成N型重掺杂源区；
在所述第三N型外延层表面生长覆盖所述栅极结构的绝缘层，并进行孔刻蚀及孔注入，得到接触孔及位于接触孔底部的P型重掺杂接触区，所述P型重掺杂接触区形成于所述第一P型体区及第二P型体区中并邻接所述N型重掺杂源区；
在所述绝缘层表面形成源极金属层，所述源极金属层填充进所述接触孔并与所述N型重掺杂源区及P型重掺杂接触区接触；所述源极金属层与所述栅极结构之间通过所述绝缘层隔离。
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