CN106206742A - 一种具有错位排列的超结p区的高压mosfet及其制造方法 - Google Patents

一种具有错位排列的超结p区的高压mosfet及其制造方法 Download PDF

Info

Publication number
CN106206742A
CN106206742A CN201610816169.3A CN201610816169A CN106206742A CN 106206742 A CN106206742 A CN 106206742A CN 201610816169 A CN201610816169 A CN 201610816169A CN 106206742 A CN106206742 A CN 106206742A
Authority
CN
China
Prior art keywords
layer
epitaxial layer
district
superjunction
epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610816169.3A
Other languages
English (en)
Other versions
CN106206742B (zh
Inventor
高秀秀
焦世龙
高耿辉
陈利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Jishun Semiconductor Manufacturing Co ltd
Xiamen Yuanshun Microelectronics Technology Co ltd
Unisonic Technologies Co Ltd
Original Assignee
Xiamen Jishun Semiconductor Manufacturing Co ltd
Xiamen Yuanshun Microelectronics Technology Co ltd
Unisonic Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Jishun Semiconductor Manufacturing Co ltd, Xiamen Yuanshun Microelectronics Technology Co ltd, Unisonic Technologies Co Ltd filed Critical Xiamen Jishun Semiconductor Manufacturing Co ltd
Priority to CN201610816169.3A priority Critical patent/CN106206742B/zh
Publication of CN106206742A publication Critical patent/CN106206742A/zh
Application granted granted Critical
Publication of CN106206742B publication Critical patent/CN106206742B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种具有错位排列的超结P区的高压MOSFET及其制造方法，包括金属层A、N+衬底、P串区、P柱区、第五层外延层、第六层外延层、栅氧化层、金属层B、多晶硅栅，金属层A、N+衬底、P串区、P柱区、第五层外延层、第六层外延层从下至上依次排列，多晶硅栅位于栅氧化层内部，金属层B引出S极，多晶硅栅引出G极，金属层A引出D极，第五层外延层内设有P埋层，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布。本发明的高压MOSFET耐压值高，抗电荷偏移影响的能力增强，可靠性提高，其工艺简单，提高效率和功率器件的良品比例，降低成本。

Description

一种具有错位排列的超结P区的高压MOSFET及其制造方法
技术领域
本发明涉及一种具有错位排列的超结P区的高压MOSFET及其制造方法。
背景技术
现有超结功率MOSFET在制造工艺上主要有两种技术路线：1、深槽刻蚀并填充单晶硅；2、多次离子注入、退火及外延。一般地，以600V的SJ-VDMOS为例，前者需要刻蚀形成深度达到或者超过外延层厚度三分之二的沟槽，而且沟槽深宽比要求较高，超过20:1，这对刻蚀设备和工艺提出了很高要求；采用多次离子注入、退火及外延技术则无需进行沟槽刻蚀，但是完整的制造流程须经过多次离子注入、退火、外延等工序的循环，工艺复杂，效率较低。在实际的工艺过程中，普通超结结构会出现电荷平衡偏移的问题。电荷不平衡，器件耐压将会受到严重的影响而急剧下降，柱区间电荷量偏移±10％的情况下，器件的击穿电压下降将近22％。
发明内容
本发明的目的是克服现有技术中不足，提供一种具有错位排列的超结P区的高压MOSFET及其制造方法。
为了达到上述目的，本发明是通过以下技术方案实现的：
本发明的一种具有错位排列的超结P区的高压MOSFET，包括金属层A(19)、N+衬底(10)、P串区、P柱区、第五层外延层(25)、第六层外延层(26)、栅氧化层(13)、金属层B(29)、多晶硅栅(14)，所述金属层A(19)、N+衬底(10)、P串区、P柱区、第五层外延层(25)、第六层外延层(26)从下至上依次排列，所述金属层A(19)、P串区都与N+衬底(10)连接，所述P串区、第五层外延层(25)都与P柱区连接，所述第六层外延层(26)与第五层外延层(25)相连接，所述金属层B(29)、栅氧化层(13)都位于第六层外延层(26)上方，所述金属层B(29)、栅氧化层(13)都与第六层外延层(26)相连接，所述多晶硅栅(14)位于栅氧化层(13)内部，所述金属层B(29)引出S极，所述多晶硅栅(14)引出G极，所述金属层A(19)引出D极，所述第五层外延层(25)内设有P埋层，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布。
本发明所述P串区包括第一层外延层(21)、第二层外延层(22)、第三层外延层(23)，所述第二层外延层(22)位于第一层外延层(21)和第三层外延层(23)之间，所述第一层外延层(21)设有若干个第一P型离子注入区(31)，所述第二层外延层(22)设有若干个第二P型离子注入区(32)，所述第三层外延层(23)设有若干个第三P型离子注入区(33)，所述若干个第一P型离子注入区(31)、若干个第二P型离子注入区(32)、若干个第三P型离子注入区(33)都呈错位交叉排列分布。
本发明所述P柱区包括第四层外延层(24)，所述第四层外延层(24)设有若干个沟槽(11)，所述沟槽(11)内都填充P型单晶硅(34)，所述沟槽(11)呈错位交叉排列分布。
本发明所述第一层外延层(21)位于第二层外延层(22)的下方，所述第三层外延层(23)位于第二层外延层(22)的上方。
本发明所述第一层外延层(21)的电阻率、第二层外延层(22)的电阻率、第三层外延层(23)的电阻率、第四层外延层(24)的电阻率、第五层外延层(25)的电阻率、第六层外延层(26)的电阻率依次增大，所述第一P型离子注入区(31)的离子浓度、第二P型离子注入区(32)的离子浓度、第三P型离子注入区(33)的离子浓度、P型单晶硅(34)的离子浓度依次减小。
本发明所述第六层外延层(26)设有P阱区(15)，所述P阱区(15)内设有P+接触区(17)、N+源区(16)，所述P+接触区(17)和N+源区(16)都与金属层B(29)相连接，所述P+接触区(17)连接N+源区(16)。
本发明还包括介质层(18)，所述介质层(18)设置于金属层B(29)内，所述介质层(18)与P+接触区(17)、N+源区(16)和多晶硅栅(14)相连接。
本发明所述金属层B(29)、栅氧化层(13)都位于第六层外延层(26)上方的两侧。
一种具有错位排列的超结P区的高压MOSFET的制造方法，包括如下步骤：
(A)、在N+衬底(10)上外延，形成第一层外延层(21)，外延层厚度标记为D0，然后通过光刻、在第一P型离子注入区(31)内离子注入并退火，形成超结P串区的第一层；
(B)、在第一层外延层(21)上外延，形成第二层外延层(22)，外延层厚度标记为D1，然后通过光刻、在第二P型离子注入区(32)内离子注入并退火，形成超结P串区的第二层；
(C)、在第二层外延层(22)上外延，形成第三层外延层(23)，外延层厚度标记为D2，并通过光刻、在第三P型离子注入区(33)内离子注入并退火，形成超结P串区的第三层；
(D)、在第三层外延层(23)上外延，形成第四层外延层(24)，外延层厚度范围是2/3(D0+D1+D2)～(D0+D1+D2)，并通过光刻、在沟槽(11)内填充P型单晶硅(34)，形成第四层外延层(24)；
(E)、在第四层外延层(24)上外延，形成第五层外延层(25)，通过光刻、离子注入并退火，形成P埋层(12)，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布；
(F)、在第五层外延层(25)上外延，形成第六层外延层(26)，热生长，形成栅氧化层(12)；通过淀积、光刻和刻蚀，形成多晶硅栅(14)；通过光刻、离子注入并退火，依次形成P阱区(15)、P+接触区(17)和N+源区(16)；
(G)、通过淀积、光刻、刻蚀，依次形成接触孔、金属导线和电极引出端，完成高压MOSFET的制作。
本发明的有益效果如下：本发明设有P串区、P柱区，形成具有混合结构的SJMOS，P串区包括第一层外延层上的第一P型离子注入区、第二层外延层上的第二P型离子注入区、第三层外延层上的第三P型离子注入区，所述第一层外延层、第二层外延层、第三层外延层从下至上依次排列且电阻率依次增大，实现阶梯掺杂结构；P串区设有第四层外延层，所述第四层外延层设有若干个沟槽。若干个P串和P柱，在纵向窗口一致，在横向呈错位交叉排列分布，可以使P超结区与N超结区的更容易互相耗尽，各个外延层的电阻率不同，使得器件在电荷平衡的一定范围内，电场分布更均匀，耐压值更稳定，抗电荷偏移影响的能力增强；P埋层的引入，使PW与P超结区形成电气连接，也可以抑制N+源区、PW和N漂移区组成的寄生三极管导通，可靠性提高。本发明沟槽刻蚀并填充单晶硅和多次离子注入、退火及外延的结合，使得刻蚀沟槽深度降低，又减少了多次离子注入、退火及外延的繁琐，因此简化了超结MOSFET制造工艺，其工艺简单，本发明的一种具有错位排列的超结P区的高压MOSFET提高其抗电荷量偏移对器件性能造成影响的能力，降低器件制造对高端设备的依赖程度，提高效率和功率器件的良品比例，降低成本。
附图说明
图1为本发明的立体结构示意图；
图2是沿图1中A-A’点划线截取的纵向二维剖面示意图；
图3是沿图1中B-B’点划线截取的纵向二维剖面示意图；
图4是在衬底外延片上，离子注入形成第一层超结区的结构示意图；
图5是在第二层外延层上，离子注入形成第二层超结区的结构示意图；
图6是在第三层外延层上，离子注入形成第三层超结区的结构示意图；
图7是在第四层外延层上，在沟槽中填充P型单晶硅，形成第四层超结区的结构示意图。
图8是在第五层外延层上，离子注入形成P埋层的结构示意图。
具体实施方式
下面结合说明书附图对本发明的技术方案作进一步说明：
如图1到图3所示，一种具有错位排列的超结P区的高压MOSFET，包括金属层A19、N+衬底10、P串区、P柱区、第五层外延层25、第六层外延层26、栅氧化层13、金属层B29、多晶硅栅14，所述金属层A19、N+衬底10、P串区、P柱区、第五层外延层25、第六层外延层26从下至上依次排列，所述金属层A19、P串区都与N+衬底10连接，所述P串区、第五层外延层25都与P柱区连接，所述第六层外延层26与第五层外延层25相连接，所述金属层B29、栅氧化层13都位于第六层外延层26上方，所述金属层B29、栅氧化层13都与第六层外延层26相连接，所述多晶硅栅14位于栅氧化层13内部，所述金属层B29引出S极，所述多晶硅栅14引出G极，所述金属层A19引出D极，所述第五层外延层25内设有P埋层，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布。
如图1到图3所示本发明所述P串区包括第一层外延层21、第二层外延层22、第三层外延层23，所述第二层外延层22位于第一层外延层21和第三层外延层23之间，所述第一层外延层21设有若干个第一P型离子注入区31，所述第二层外延层22设有若干个第二P型离子注入区32，所述第三层外延层23设有若干个第三P型离子注入区33，所述若干个第一P型离子注入区31、若干个第二P型离子注入区32、若干个第三P型离子注入区33都呈错位交叉排列分布。
如图1到图3所示，P柱区包括第四层外延层24，所述第四层外延层24设有若干个沟槽11，所述沟槽11内都填充P型单晶硅34，所述沟槽11呈错位交叉排列分布。
如图1到图3所示，所述第一层外延层21位于第二层外延层22的下方，所述第三层外延层23位于第二层外延层22的上方。
如图1到图3所示，所述第一层外延层21的电阻率、第二层外延层22的电阻率、第三层外延层23的电阻率、第四层外延层24的电阻率、第五层外延层25的电阻率、第六层外延层26的电阻率依次增大，所述第一P型离子注入区31的离子浓度、第二P型离子注入区32的离子浓度、第三P型离子注入区33的离子浓度、P型单晶硅34的离子浓度依次减小。
如图1到图3所示，所述第六层外延层26设有P阱区15，所述P阱区15内设有P+接触区17、N+源区16，所述P+接触区17和N+源区16都与金属层B29相连接，所述P+接触区17连接N+源区16。
如图1到图3所示，本发明还包括介质层18，所述介质层18设置于金属层B29内，所述介质层18与P+接触区17、N+源区16和多晶硅栅14相连接。
如图1到图3所示，所述金属层B29、栅氧化层13都位于第六层外延层26上方的两侧。
如图4到图8所示，一种具有错位排列的超结P区的高压MOSFET的制造方法，包括如下步骤：
(A)、在N+衬底10上外延，形成第一层外延层21，外延层厚度标记为D0，然后通过光刻、在第一P型离子注入区31内离子注入并退火，形成超结P串区的第一层；
(B)、在第一层外延层21上外延，形成第二层外延层22，外延层厚度标记为D1，然后通过光刻、在第二P型离子注入区32内离子注入并退火，形成超结P串区的第二层；
(C)、在第二层外延层22上外延，形成第三层外延层23，外延层厚度标记为D2，并通过光刻、在第三P型离子注入区33内离子注入并退火，形成超结P串区的第三层；
(D)、在第三层外延层23上外延，形成第四层外延层24，外延层厚度范围是2/3(D0+D1+D2)～(D0+D1+D2)，并通过光刻、在沟槽11内填充P型单晶硅34，形成第四层外延层24；
(E)、在第四层外延层24上外延，形成第五层外延层25，通过光刻、离子注入并退火，形成P埋层12，所述P埋层12为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布；
(F)、在第五层外延层25上外延，形成第六层外延层26，热生长，形成栅氧化层12；通过淀积、光刻和刻蚀，形成多晶硅栅14；通过光刻、离子注入并退火，依次形成P阱区15、P+接触区17和N+源区16；
(G)、通过淀积、光刻、刻蚀，依次形成接触孔、金属导线和电极引出端，完成高压MOSFET的制作。
本发明若干个P串和P柱，在纵向窗口一致，在横向呈错位交叉排列分布，可以使P超结区与N超结区的更容易互相耗尽，各个外延层的电阻率不同，使得器件在电荷平衡的一定范围内，电场分布更均匀，耐压值更稳定，抗电荷偏移影响的能力增强；P埋层的引入，使P埋层与P超结区形成电气连接，也可以抑制N+源区、PW和N漂移区组成的寄生三极管导通，可靠性提高。
本发明沟槽11刻蚀并填充单晶硅和多次离子注入、退火及外延的结合，使得刻蚀沟槽深度降低，又减少了多次离子注入、退火及外延的繁琐，因此简化了超结MOSFET制造工艺，其工艺简单，本发明一种具有错位排列的超结P区的高压MOSFET提高其抗电荷量偏移对器件性能造成影响的能力，降低器件制造对高端设备的依赖程度，提高效率和功率器件的良品比例，降低成本。
需要注意的是，以上列举的仅是本发明的一种具体实施例。显然，本发明不限于以上实施例，还可以有许多变形。
总之，本领域的普通技术人员能从本发明公开的内容直接导出或联想到的所有变形，均应认为是本发明的保护范围。

Claims (9)

1.一种具有错位排列的超结P区的高压MOSFET，其特征在于，包括金属层A(19)、N+衬底(10)、P串区、P柱区、第五层外延层(25)、第六层外延层(26)、栅氧化层(13)、金属层B(29)、多晶硅栅(14)，所述金属层A(19)、N+衬底(10)、P串区、P柱区、第五层外延层(25)、第六层外延层(26)从下至上依次排列，所述金属层A(19)、P串区都与N+衬底(10)连接，所述P串区、第五层外延层(25)都与P柱区连接，所述第六层外延层(26)与第五层外延层(25)相连接，所述金属层B(29)、栅氧化层(13)都位于第六层外延层(26)上方，所述金属层B(29)、栅氧化层(13)都与第六层外延层(26)相连接，所述多晶硅栅(14)位于栅氧化层(13)内部，所述金属层B(29)引出S极，所述多晶硅栅(14)引出G极，所述金属层A(19)引出D极，所述第五层外延层(25)内设有P埋层，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布。
2.根据权利要求1所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述P串区包括第一层外延层(21)、第二层外延层(22)、第三层外延层(23)，所述第二层外延层(22)位于第一层外延层(21)和第三层外延层(23)之间，所述第一层外延层(21)设有若干个第一P型离子注入区(31)，所述第二层外延层(22)设有若干个第二P型离子注入区(32)，所述第三层外延层(23)设有若干个第三P型离子注入区(33)，所述若干个第一P型离子注入区(31)、若干个第二P型离子注入区(32)、若干个第三P型离子注入区(33)都呈错位交叉排列分布。
3.根据权利要求1所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述P柱区包括第四层外延层(24)，所述第四层外延层(24)设有若干个沟槽(11)，所述沟槽(11)内都填充P单晶硅(34)，所述沟槽(11)呈错位交叉排列分布。
4.根据权利要求2所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述第一层外延层(21)位于第二层外延层(22)的下方，所述第三层外延层(23)位于第二层外延层(22)的上方。
5.根据权利要求1所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述第一层外延层(21)的电阻率、第二层外延层(22)的电阻率、第三层外延层(23)的电阻率、第四层外延层(24)的电阻率、第五层外延层(25)的电阻率、第六层外延层(26)的电阻率依次增大，所述第一P型离子注入区(31)的离子浓度、第二P型离子注入区(32)的离子浓度、第三P型离子注入区(33)的离子浓度、P型单晶硅(34)的离子浓度依次减小。
6.根据权利要求1所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述第六层外延层(26)设有P阱区(15)，所述P阱区(15)内设有P+接触区(17)、N+源区(16)，所述P+接触区(17)和N+源区(16)都与金属层B(29)相连接，所述P+接触区(17)连接N+源区(16)。
7.根据权利要求6所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，还包括介质层(18)，所述介质层(18)设置于金属层B(29)内，所述介质层(18)与P+接触区(17)、N+源区(16)和多晶硅栅(14)相连接。
8.根据权利要求1所述一种具有错位排列的超结P区的高压MOSFET，其特征在于，所述金属层B(29)、栅氧化层(13)都位于第六层外延层(26)上方的两侧。
9.一种具有错位排列的超结P区的高压MOSFET的制造方法，其特征在于，包括如下步骤：
(A)、在N+衬底(10)上外延，形成第一层外延层(21)，外延层厚度标记为D0，然后通过光刻、在第一P型离子注入区(31)内离子注入并退火，形成超结P串区的第一层；
(B)、在第一层外延层(21)上外延，形成第二层外延层(22)，外延层厚度标记为D1，然后通过光刻、在第二P型离子注入区(32)内离子注入并退火，形成超结P串区的第二层；
(C)、在第二层外延层(22)上外延，形成第三层外延层(23)，外延层厚度标记为D2，并通过光刻、在第三P型离子注入区(33)内离子注入并退火，形成超结P串区的第三层；
(D)、在第三层外延层(23)上外延，形成第四层外延层(24)，外延层厚度范围是2/3(D0+D1+D2)～(D0+D1+D2)，并通过光刻、在沟槽(11)内填充P型单晶硅(34)，形成第四层外延层(24)；
(E)、在第四层外延层(24)上外延，形成第五层外延层(25)，通过光刻、离子注入并退火，形成P埋层(12)，所述P埋层为若干个离子注入区，所述若干个离子注入区呈错位交叉排列分布；
(F)、在第五层外延层(25)上外延，形成第六层外延层(26)，热生长，形成栅氧化层(12)；通过淀积、光刻和刻蚀，形成多晶硅栅(14)；通过光刻、离子注入并退火，依次形成P阱区(15)、P+接触区(17)和N+源区(16)；
(G)、通过淀积、光刻、刻蚀，依次形成接触孔、金属导线和电极引出端，完成高压MOSFET的制作。
CN201610816169.3A 2016-09-12 2016-09-12 一种具有错位排列的超结p区的高压mosfet及其制造方法 Active CN106206742B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610816169.3A CN106206742B (zh) 2016-09-12 2016-09-12 一种具有错位排列的超结p区的高压mosfet及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610816169.3A CN106206742B (zh) 2016-09-12 2016-09-12 一种具有错位排列的超结p区的高压mosfet及其制造方法

Publications (2)

Publication Number Publication Date
CN106206742A true CN106206742A (zh) 2016-12-07
CN106206742B CN106206742B (zh) 2022-11-22

Family

ID=58066611

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610816169.3A Active CN106206742B (zh) 2016-09-12 2016-09-12 一种具有错位排列的超结p区的高压mosfet及其制造方法

Country Status (1)

Country Link
CN (1) CN106206742B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221561A (zh) * 2017-06-29 2017-09-29 全球能源互联网研究院 一种叠层电场调制高压mosfet结构及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166722A1 (en) * 2007-12-28 2009-07-02 Alpha & Omega Semiconductor, Ltd: High voltage structures and methods for vertical power devices with improved manufacturability
US20120273875A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US20130175608A1 (en) * 2012-01-11 2013-07-11 Tsung-Hsiung LEE Semiconductor device and fabricating method thereof
CN104779295A (zh) * 2015-04-24 2015-07-15 无锡同方微电子有限公司 一种半超结mosfet结构及其制作方法
CN105489500A (zh) * 2015-12-30 2016-04-13 西安龙腾新能源科技发展有限公司 超结vdmos的制备方法及其超结vdmos器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090166722A1 (en) * 2007-12-28 2009-07-02 Alpha & Omega Semiconductor, Ltd: High voltage structures and methods for vertical power devices with improved manufacturability
US20120273875A1 (en) * 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
US20130175608A1 (en) * 2012-01-11 2013-07-11 Tsung-Hsiung LEE Semiconductor device and fabricating method thereof
CN104779295A (zh) * 2015-04-24 2015-07-15 无锡同方微电子有限公司 一种半超结mosfet结构及其制作方法
CN105489500A (zh) * 2015-12-30 2016-04-13 西安龙腾新能源科技发展有限公司 超结vdmos的制备方法及其超结vdmos器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107221561A (zh) * 2017-06-29 2017-09-29 全球能源互联网研究院 一种叠层电场调制高压mosfet结构及其制作方法
WO2019000703A1 (zh) * 2017-06-29 2019-01-03 全球能源互联网研究院有限公司 一种叠层电场调制高压mosfet结构及其制作方法

Also Published As

Publication number Publication date
CN106206742B (zh) 2022-11-22

Similar Documents

Publication Publication Date Title
CN107316899B (zh) 半超结器件及其制造方法
CN103650148B (zh) 绝缘栅双极晶体管
CN107482061B (zh) 超结器件及其制造方法
US9024381B2 (en) Semiconductor device and fabricating method thereof
CN102299072A (zh) 沟槽型超级结器件的制作方法及得到的器件
CN103875074A (zh) 绝缘栅晶体管及其生产方法
CN102208414B (zh) 一种超结沟槽金属氧化物半导体场效应管及其制造方法
CN104011871A (zh) 用于超级结型mosfet器件的边缘端接
CN101916780A (zh) 一种具有多层超结结构的ldmos器件
CN101916729B (zh) 具有多层超结结构的绝缘体上硅ldmos器件制作方法
CN104637821A (zh) 超级结器件的制造方法
CN106129117A (zh) 一种高可靠性的横向双扩散金属氧化物半导体管
CN102623504A (zh) 具有新型终端结构的超结半导体器件及其制造方法
CN106298935A (zh) Ldmos器件及其制造方法
CN108074963B (zh) 超结器件及其制造方法
CN106463544A (zh) 具有复合沟槽和植入柱的半导体器件
CN108091683A (zh) 半导体功率器件的超结结构及其制作方法
CN103094342B (zh) 功率晶体管组件及其制作方法
CN106206742A (zh) 一种具有错位排列的超结p区的高压mosfet及其制造方法
CN104037229B (zh) 半导体装置以及用于制造该半导体装置的方法
CN104576730B (zh) 超级结器件及其制造方法
CN108376713B (zh) 一种具有超结结构的半导体器件及其制作方法
CN206250204U (zh) 一种具有错位排列的超结p区的高压mosfet
CN102931218B (zh) 超结器件的结终端结构
CN109449207A (zh) 一种功率器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Fujian Province, Xiamen software park two sunrise Road No. 48 unit 701

Applicant after: XIAMEN YUANSHUN MICROELECTRONICS TECHNOLOGY CO.,LTD.

Applicant after: Xiamen lucky Microelectronics Co.,Ltd.

Applicant after: UNISONIC TECHNOLOGIES Co.,Ltd.

Address before: 361008 Fujian province Xiamen software park two sunrise Road No. 48 unit 701

Applicant before: XIAMEN YUANSHUN MICROELECTRONICS TECHNOLOGY CO.,LTD.

Applicant before: XIAMEN JISHUN SEMICONDUCTOR MANUFACTURING CO.,LTD.

Applicant before: UNISONIC TECHNOLOGIES Co.,Ltd.

GR01 Patent grant
GR01 Patent grant