CN103560149B - 绝缘栅双极型晶体管及其制造方法 - Google Patents

绝缘栅双极型晶体管及其制造方法 Download PDF

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Abstract

本发明涉及半导体器件领域，公开了一种绝缘栅双极型晶体管及其制造方法。本发明中，绝缘栅双极型晶体管包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；位于基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；第二半导体类型阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；位于基底中的隔离沟槽位于沟槽型栅极的外侧。用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积及元胞之间间距的问题，有效的减小了芯片的面积并大大缩短芯片的开发周期。

Description

绝缘栅双极型晶体管及其制造方法
技术领域
本发明涉及半导体器件领域，特别涉及一种绝缘栅双极型晶体管技术。
背景技术
绝缘栅双极晶体管由于兼顾场效应晶体管的高输入阻抗特性和双极晶体管的高驱动能力而备受关注。IGBT（InsulatedGateBipolarTransistor，绝缘栅双极型晶体管）是由一个平面结构的MOS（Mental-Oxide-Semiconductor，金属氧化物半导体）管驱动一个垂直的双极晶体管工作。其中MOS器件的源端和垂直PNP型晶体管的发射极端短路在一起。
图1是传统的NMOS+SPNP型IGBT的结构示意图。如图1所示，传统的NMOS+SPNP型IGBT包含低掺杂的N型外延层1（即N-区域1）、场氧化层2、N型掺杂区3（即N+区域3）、P型掺杂区4（即P+区域4）、栅极区5、P型集电极区域6（即P+区域6）、P型阱7（即P-区域7）、发射极金属电极8、栅极金属电极9以及集电极金属电极10。该IGBT的发射极端位于该器件的表面，由位于N型外延层1中的岛状P型阱7、岛状N型掺杂区3和P型掺杂区4组成，其中N型掺杂区3和P型掺杂区4相切。在制造该器件的过程中，发射极通孔的刻蚀需要完全覆盖P型掺杂区4，并且和N型掺杂区3有一定的交叠。在发射极金属电极8到栅极区5的间距一定的情况下，发射极金属电极8和N型掺杂区3交叠的区域增加了元胞的面积，从而增大了整个芯片的面积。
而且，在传统IGBT的结构中，由于工艺容差的存在，使有源区之间的间距不能减小，即场氧化层的尺寸不能减小。为了保持场氧化层的尺寸和厚度，不仅要耗费大量的工艺时间，同时还要增加芯片的面积。
图2是传统PMOS+SNPN型IGBT的结构示意图。如图2所示，传统的PMOS+SNPN型IGBT包含低掺杂的P型外延层1（即图中的P-区域1）、场氧化层2、P型掺杂区3（即图中的P+区域3）、N型掺杂区4（即图中的N+区域4）、栅极区5、N型集电极区域6（即图中的N+区域6）、N型阱7（即图中的N-区域7）、发射极金属电极8、栅极金属电极9以及集电极金属电极10。
传统NMOS+SPNP型IGBT制造工艺流程包括以下步骤，第一步，在半导体外延层上进行牺牲氧化层氧化；第二步，有源区光刻及场氧氧化；第三步，阱区光刻；第四步，阱注入及扩散；第五步，沟槽光刻；第六步，沟槽刻蚀及栅氧化；第七步，多晶硅淀积及光刻；第八步，多晶硅刻蚀；第九步，源区N型掺杂区光刻；第十步，源区N型掺杂区注入及扩散；第十步，P型掺杂区光刻；第十一步，P型掺杂区注入及扩散；第十二步，发射极通孔形成；第十三步，金属层淀积，光刻，刻蚀；第十四步，背面减薄，注入及金属化。而传统的PMOS+SNPN型IGBT的制造工艺则只要把上述的N区和P区互换即可。
经过上述步骤制造的晶体管，发射极通孔区域要完全覆盖P型掺杂区，并且要和N型掺杂区有一定程度的交叠即形成对接孔，随后，金属淀积则把源区N型掺杂区和P型掺杂区短接在一起，这种结构称之为平面结构。这种结构由于发射极通孔和N型掺杂的交叠增大了单个元胞的面积，而场氧化层的存在又增加了元胞之间的面积，进而增大了整个功率芯片的面积。
发明内容
本发明的目的在于提供一种绝缘栅双极型晶体管及其制造方法，用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积和元胞之间间距的问题，有效的减小了芯片的面积并大大缩短了芯片的开发周期。
为解决上述技术问题，本发明的实施方式公开了一种绝缘栅双极型晶体管，包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；
位于基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；
上述阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；
位于基底中的隔离沟槽位于沟槽型栅极的外侧。
本发明的实施方式还公开了一种绝缘栅双极型晶体管的制造方法，包括以下步骤：
提供第二半导体类型衬底；
在第二半导体类型衬底上生成第一半导体类型基底；
在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽，其中，
沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层，第二半导体类型阱位于该沟槽型栅极的内侧并与该沟槽型栅极的第一绝缘介质层连接，并且隔离沟槽位于该沟槽型栅极的外侧。
本发明实施方式与现有技术相比，主要区别及其效果在于：
用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少绝缘栅双极型晶体管中元胞体积和元胞之间的间距的问题，有效的减小了芯片的面积。同时，沟槽工艺的上产周期远远小于场氧化工艺的生产周期，从而大大缩短了芯片的开发周期。
进一步地，隔离沟槽能够增加芯片的输入电容。
进一步地，位于第二半导体类型阱中的第一半导体类型掺杂区与发射极金属电极形成欧姆接触，发射极孔和沟槽型栅极之间的距离保持不变，而发射极金属电极位于第一半导体类型掺杂区中的下端面与第一半导体类型掺杂区不再有交叠，从而有效的减小了元胞的面积，进一步减小了整个芯片的面积。
附图说明
图1是现有技术中一种NMOS+SPNP型IGBT的结构示意图；
图2是现有技术中一种PMOS+SNPN型IGBT的结构示意图；
图3是本发明第一实施方式中一种IGBT的结构示意图；
图4是本发明第一实施方式中一种NMOS+SPNP型IGBT的结构示意图；
图5是本发明第一实施方式中一种PMOS+SNPN型IGBT的结构示意图；
图6是本发明中第二实施方式中一种IGBT的制造方法的流程示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请各权利要求所要求保护的技术方案。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。
本发明第一实施方式涉及一种绝缘栅双极型晶体管。图1是该IGBT的结构示意图。
具体地说，如图1所示，该绝缘栅双极型晶体管包括至少一个元胞，每个元胞包括位于第一半导体类型基底1中的第二半导体类型阱7、沟槽型栅极和隔离沟槽。
位于上述基底中的沟槽型栅极包括第一绝缘介质层11和位于该第一绝缘介质层11中的第一多晶硅层12。上述第二半导体类型阱7位于沟槽型栅极的内侧，且该阱7与该沟槽型栅极的第一绝缘介质层11连接。位于基底1中的隔离沟槽位于沟槽型栅极的外侧，且该隔离沟槽包括第二绝缘介质层14和位于该第二绝缘介质层中的第二多晶硅层13。
在本实施方式中，该IGBT还包括发射极金属电极8、位于上述第二半导体类型阱中的第一半导体类型掺杂区3和第二半导体类型掺杂区4。其中，第一半导体类型掺杂区3和第二半导体类型掺杂区4连接形成PN结，且该第二半导体类型掺杂区4的掺杂深度比该第一半导体类型掺杂区3的掺杂深度深。发射极金属电极8的一端位于第一半导体类型掺杂区3中，且该发射极金属电极8位于第一半导体类型掺杂区3中的下端面与第二半导体类型掺杂区4的一个面重叠。第一半导体类型掺杂区域3和第二半导体类型掺杂区域4的掺杂浓度比第二半导体类型阱7的掺杂浓度高。
上述隔离沟槽能够增加芯片的输入电容。而位于第二半导体类型阱7中的第一半导体类型掺杂区3与发射极金属电极8形成欧姆接触，发射极孔和沟槽型栅极之间的距离保持不变，而发射极金属电极8位于第一半导体类型掺杂区3中的下端面与第一半导体类型掺杂区3不再有交叠，从而有效的减小了元胞的面积，进一步减小了整个芯片的面积。
此外，在本实施方式中，隔离沟槽与发射极金属电极8相互连通。在实际的制作过程中，会在适当的位置将沟槽型栅极由栅极金属电极引出。
此外，可以理解，在本发明中，IGBT的结构中，以第二半导体类型阱7为中心，沟槽型栅极和隔离沟槽依次远离第二半导体类型阱7，即沟槽型栅极与第二半导体类型阱7连接，位于第二半导体类型阱7外侧，而隔离沟槽位于沟槽型栅极外侧，离第二半导体类型阱7最远。
在本实施方式中，该IGBT还包括第二半导体类型衬底6和集电极金属电极10。
在本实施方式中，一个优选例为沟槽型栅极和隔离沟槽为环形，该沟槽型栅极位于第二半导体类型阱7的外围，隔离沟槽位于该沟槽型栅极的外围。
在本实施方式中，另一个优选例为每个元胞正面的第二半导体类型阱7为四边形，沟槽型栅极对称分布于该四边形阱7的一组对边的外侧，并通过第一绝缘介质层11与该组对边连接。隔离沟槽对称分布于沟槽型栅极的两侧。其中，IGBT的发射极金属电极8所在的面为其正面。
优选地，在本实施方式中，一种NMOS+SPNP型IGBT的结构如图4所示。该NMOS+SPNP型IGBT包括N型基底1（即图中的N-区域1）、N型掺杂区3（即图中的N+区域3）、P型掺杂区4（即图中的P+区域4）、P型集电极区6（即图中的P+区域6）、P型阱7（即图中的P-区域7）、发射极金属电极8、集电极金属电极10、第一绝缘介质层11、第一多晶硅层12、第二多晶硅层13以及第二绝缘介质层14。
优选地，在本实施方式中，一种PMOS+SNPN型IGBT的结构如图5所示。该PMOS+SNPN型IGBT包括P型基底1（即图中的P-区域1）、P型掺杂区3（即图中的P+区域3）、N型掺杂区4（即图中的N+区域4）、N型集电极区6（即图中的N+区域6）、N型阱7（即图中的N-区域7）、发射极金属电极8、集电极金属电极10、第一绝缘介质层11、第一多晶硅层12、第二多晶硅层13以及第二绝缘介质层14。
本发明中，用沟槽型栅极和隔离沟槽代替现有技术中的场氧化技术，避免了由于场氧化结构的存在而不能减少IGBT中元胞体积和元胞之间间距的问题，有效的减小了芯片的面积。同时，沟槽工艺的上产周期远远小于场氧化工艺的生产周期，从而大大缩短了芯片的开发周期。
本发明第二实施方式涉及一种绝缘栅双极型晶体管的制造方法。图6是该IGBT的制造方法的流程示意图。
具体地说，如图6所示，该绝缘栅双极型晶体管的制造方法包括以下步骤：
在步骤101中，提供第二半导体类型衬底。
在步骤102中，在第二半导体类型衬底上生成第一半导体类型基底。
在步骤103中，在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽，其中，沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层，第二半导体类型阱位于该沟槽型栅极的内侧并与该沟槽型栅极的第一绝缘介质层连接，并且隔离沟槽位于该沟槽型栅极的外侧。
步骤103还包括以下子步骤：
在第一半导体类型基底上进行预氧化；
在基底上进行第二半导体类型离子注入；
进行沟槽型栅极和隔离沟槽的沟槽光刻和刻蚀；
进行栅氧化生长；
在沟槽型栅极和隔离沟槽的沟槽中淀积多晶硅；
光刻和刻蚀淀积的多晶硅。
在步骤103之后，还包括以下步骤：
在第二半导体类型阱中通过光刻定义第一半导体类型掺杂区，并进行第一半导体类型离子的注入和扩散；
光刻和刻蚀发射极通孔；
在该发射极通孔中注入第二半导体类型离子，形成第二半导体类型掺杂区；
进行金属层淀积、光刻和刻蚀，形成发射极金属电极，其中，第一半导体类型掺杂区和第二半导体类型掺杂区连接形成PN结，且第二半导体类型掺杂区的掺杂深度比该第一半导体类型掺杂区的掺杂深度深，发射极金属电极的一端位于第一半导体类型掺杂区中并且该发射极金属电极位于第一半导体类型掺杂区中的下端面与第二半导体类型掺杂区的一个面重叠，且第一半导体类型掺杂区域和第二半导体类型掺杂区域的掺杂浓度比阱的掺杂浓度高。
在该进行金属层淀积、光刻和刻蚀，形成发射极金属电极的步骤之后，还包括以下步骤：
硅片背面减薄和注入；
金属化生成集电极金属电极。
此外，可以理解，在本实施方式中，隔离沟槽由氧化硅层和位于氧化硅层中的多晶硅组成。
本实施方式是与第一实施方式相对应的方法实施方式，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本发明第三实施方式涉及一种绝缘栅双极型晶体管的制造方法。
在本实施方式中，一种NMOS+SPNP型IGBT如图4所述，其包括一个垂直NMOS器件和一个由该NMOS器件驱动的垂直PNP双极性晶体管。其中，P型阱的注入区与N型基底以及背注入后形成的P型掺杂区构成了该IGBT器件中的垂直PNP双极性晶体管。经过刻蚀形成的沟槽（即沟槽型栅极的沟槽和隔离沟槽的沟槽）需要经过热氧化、多晶硅填充后形成MOS管的栅极（即沟槽型栅极区）和隔离沟槽，元胞区域中沟槽内的栅极区的多晶硅相互连通。N型基底、P型阱表面的N型掺杂区一起构成了垂直结构的NMOS器件。制造该NMOS+SPNP型IGBT的流程如下：
首先，选择N型基底（例如N型外延层）并进行预氧化。按照击穿电压的不同要求，选择不同电阻率和厚度的基底。基底厚度要根据击穿电压，饱和压降，动态参数的要求做综合考量。其次，进行P型阱注入，注入的剂量和能量要满足双极晶体管和MOSFET的需要。再者，进入沟槽刻蚀阶段（包括沟槽型栅极和隔离沟槽的沟槽刻蚀），沟槽刻蚀的深度和击穿电压具有相关性，需要根据性能要求刻蚀出不同深度的沟槽。随后进行栅氧生长（即生长第一绝缘介质层和第二绝缘介质层），栅多晶硅淀积、多晶硅栅普刻蚀，接着进行多晶硅光刻，多晶硅局部刻蚀（包括第一多晶硅层和第二多晶硅层），使元胞区的多晶硅在沟槽端口处引出形成栅电极（即形成沟槽型栅极）并形成互通结构。再进行源区光刻、注入和扩散（即形成N型掺杂区）。再进行无掺杂的二氧化硅淀积，硼磷硅玻璃淀积及回流，接触孔（即发射极通孔）光刻，刻蚀，并进行PNP的发射极区光刻、注入和扩散（即形成P型掺杂区）。随后进行背面减薄、注入和金属化。
本实施方式中的另一种PMOS+SNPN型IGBT如图5所示，该器件是PMOS驱动的NPN晶体管。它是由一个PMOS管驱动一个NPN的双极晶体管。通过MOS管的电流作为双极晶体管的基极电流。由于晶体管结面积比MOS反型层的面积大许多，因此可以承受很大的电流密度。制造该PMOS+NPN型IGBT的步骤如下：
首先，选择P型基底并进行牺牲氧化层氧化，按照击穿电压的不同要求，P型基底厚度做相应的变化。其次，进行N型阱注入，注入的剂量和能量要满足双极晶体管和MOSFET的需要。再次，是沟槽刻蚀阶段，沟槽刻蚀的深度和击穿电压具有相关性，需要根据性能要求刻蚀出不同深度的沟槽（包括沟槽型栅极和隔离沟槽的沟槽刻蚀）。随后进行栅氧生长，栅极多晶硅淀积、刻蚀（包括第一多晶硅层和第二多晶硅层），并形成栅电极（即形成沟槽型栅极区）。再进行源区光刻、注入和扩散（即形成P型掺杂区）。如果需要较大的放大倍数，可采用多次注入后再扩散的办法来获得较深且浓度分布均匀的发射结，目的就是减小基区宽度。再进行无掺杂的二氧化硅淀积，硼磷硅玻璃淀积及回流，接触孔（即发射极通孔）光刻，刻蚀，并进行NPN的发射极区光刻、注入和扩散（即形成N型掺杂区）。随后进行背面减薄、注入和金属化。
本实施方式中IGBT的制造方法，使孔光刻区域和原来的源端P+区域或者P+区域重合，孔光刻完成后，经过两道刻蚀工艺：先进行氧化层刻蚀，接着进行硅表面刻蚀，但是刻蚀深度达到一定的要求，以维持好的欧姆接触，孔和源极端的P+区（即P型掺杂区）或者N+区（即N型掺杂区）重合，和源极端的N+区或者P+区相切，再进行金属垫积，经过上述方法形成的结构，源端金属电极（即发射极金属电极）和N+区或者P+区的侧面形成欧姆接触，形成一个侧面的接触结构，发射极通孔和栅极区之间的间距仍保持以前的规则。由于该结构在源端不再出现发射极通孔和源端的N+区或者P+区有交叠，从而有效的减小了元胞的面积，进一步减少了整个芯片的面积。
本发明一种IGBT的制造方法，用沟槽代替了原有的场氧技术，避免了由于场氧的存在不能减小元胞之间间距的特点，同时沟槽工艺的周期时间远小于场氧氧化的工艺周期时间，缩短了开发周期，最为重要的是元胞之间沟槽的存在能够有效的减少芯片的面积。
同时，本结构采用孔注入的方法取代现有技术中的发射极P+区光刻或者N+区光刻，即在发射极通孔第二步刻蚀之后进行P+区注入或者N+区注入，减少了工艺开发周期，大大降低了工艺成本。
需要说明的是，在本专利的权利要求和说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

Claims (9)

1.一种绝缘栅双极型晶体管，其特征在于，包括至少一个元胞，每个元胞包括位于第一半导体类型基底中的第二半导体类型阱、沟槽型栅极和隔离沟槽；
位于所述基底中的沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层；
所述阱位于沟槽型栅极的内侧，且该阱与该沟槽型栅极的第一绝缘介质层连接；
位于所述基底中的隔离沟槽位于沟槽型栅极的外侧，所述隔离沟槽包括第二绝缘介质层和位于该第二绝缘介质层中的第二多晶硅层。
2.根据权利要求1所述的绝缘栅双极型晶体管，其特征在于，还包括发射极金属电极、位于所述阱中的第一半导体类型掺杂区和第二半导体类型掺杂区；
所述第一半导体类型掺杂区和第二半导体类型掺杂区连接形成PN结，且该第二半导体类型掺杂区的掺杂深度比该第一半导体类型掺杂区的掺杂深度深；
所述发射极金属电极的一端位于第一半导体类型掺杂区中，且该发射极金属电极位于第一半导体类型掺杂区中的下端面与第二半导体类型掺杂区的一个面重叠；
所述第一半导体类型掺杂区域和第二半导体类型掺杂区域的掺杂浓度比所述阱的掺杂浓度高。
3.根据权利要求2所述的绝缘栅双极型晶体管，其特征在于，还包括第二半导体类型衬底和集电极金属电极。
4.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管，其特征在于，所述沟槽型栅极和隔离沟槽为环形，该沟槽型栅极位于所述阱外围，隔离沟槽位于该沟槽型栅极的外围。
5.根据权利要求1至3中任一项所述的绝缘栅双极型晶体管，其特征在于，每个元胞正面的第二半导体类型阱为四边形，沟槽型栅极对称分布于该四边形阱的一组对边的外侧，并通过第一绝缘介质层与该组对边连接；
所述隔离沟槽对称分布于沟槽型栅极的两侧。
6.一种绝缘栅双极型晶体管的制造方法，其特征在于，包括以下步骤：
提供第二半导体类型衬底；
在第二半导体类型衬底上生成第一半导体类型基底；
在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽，其中，
沟槽型栅极包括第一绝缘介质层和位于该第一绝缘介质层中的第一多晶硅层，所述阱位于该沟槽型栅极的内侧并与该沟槽型栅极的第一绝缘介质层连接，并且所述隔离沟槽位于该沟槽型栅极的外侧，所述隔离沟槽包括第二绝缘介质层和位于该第二绝缘介质层中的第二多晶硅层。
7.根据权利要求6所述的绝缘栅双极型晶体管的制造方法，其特征在于，所述在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽的步骤还包括以下子步骤：
在第一半导体类型基底上进行预氧化；
在所述基底上进行第二半导体类型离子注入；
进行沟槽型栅极和隔离沟槽的沟槽光刻和刻蚀；
进行栅氧化生长；
在沟槽型栅极和隔离沟槽的沟槽中淀积多晶硅；
光刻和刻蚀淀积的多晶硅。
8.根据权利要求6所述的绝缘栅双极型晶体管的制造方法，其特征在于，在所述在第一半导体类型基底中生成沟槽型栅极、第二半导体类型阱和隔离沟槽的步骤之后，还包括以下步骤：
在第二半导体类型阱中通过光刻定义第一半导体类型掺杂区，并进行第一半导体类型离子的注入和扩散；
光刻和刻蚀发射极通孔；
在该发射极通孔中注入第二半导体类型离子，形成第二半导体类型掺杂区；
进行金属层淀积、光刻和刻蚀，形成发射极金属电极，其中，
第一半导体类型掺杂区和第二半导体类型掺杂区连接形成PN结，且第二半导体类型掺杂区的掺杂深度比该第一半导体类型掺杂区的掺杂深度深，发射极金属电极的一端位于第一半导体类型掺杂区中并且该发射极金属电极位于第一半导体类型掺杂区中的下端面与第二半导体类型掺杂区的一个面重叠，且第一半导体类型掺杂区域和第二半导体类型掺杂区域的掺杂浓度比所述阱的掺杂浓度高。
9.根据权利要求8所述的绝缘栅双极型晶体管的制造方法，其特征在于，在所述进行金属层淀积、光刻和刻蚀，形成发射极金属电极的步骤之后，还包括以下步骤：
硅片背面减薄和注入；
金属化生成集电极金属电极。
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