CN106024697B - 沟槽功率器件及制作方法 - Google Patents
沟槽功率器件及制作方法 Download PDFInfo
- Publication number
- CN106024697B CN106024697B CN201610552850.1A CN201610552850A CN106024697B CN 106024697 B CN106024697 B CN 106024697B CN 201610552850 A CN201610552850 A CN 201610552850A CN 106024697 B CN106024697 B CN 106024697B
- Authority
- CN
- China
- Prior art keywords
- groove
- trench
- dielectric layer
- layer
- power device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 239000004065 semiconductor Substances 0.000 claims abstract description 89
- 238000002955 isolation Methods 0.000 claims abstract description 41
- 238000005530 etching Methods 0.000 claims abstract description 20
- 230000000903 blocking effect Effects 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 88
- 238000011049 filling Methods 0.000 claims description 76
- 238000000034 method Methods 0.000 claims description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000002161 passivation Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000000945 filler Substances 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 13
- 238000005137 deposition process Methods 0.000 abstract description 7
- 230000002159 abnormal effect Effects 0.000 abstract description 6
- 238000001259 photo etching Methods 0.000 abstract description 4
- 238000002513 implantation Methods 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 10
- 238000000137 annealing Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- -1 copper silicon aluminum Chemical compound 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明揭示了一种沟槽功率器件及制作方法。本发明提供的一种沟槽功率器件及制作方法，通过在半导体衬底中形成第一沟槽、第二沟槽、第三沟槽，并在所述沟槽的底壁形成第一介质层，在第一沟槽的侧壁形成第二介质层，在第一沟槽的第一介质层上第二介质层之间的填充材料层形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
Description
技术领域
本发明涉及半导体设备领域，特别是涉及一种沟槽功率器件及制作方法。
背景技术
半导体技术中，功率分立器件包括功率MOSFET、大功率晶体管和IGBT等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了半导体发展的趋势。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。
静电放电(Electro Static Discharge，ESD)是一种在两个物体之间的快速电荷转移现象，在这种现象中伴随有很大电场强度和电流密度，如果不能有效释放此能量，将会导致器件栅氧击穿，甚至使硅衬底和介质层击穿、烧坏。目前在电路产品中，绝大多数集成电路中的静电隔离结构都是在硅衬底中通过掺杂硅来实现的，这将占用一定的硅片面积，但对于器件产品，通常是在多晶硅层(立体空间)实现静电隔离结构，就能够节约一定的面积,从而节约成本。但是采用多晶硅实现的静电隔离结构，也存在种种弊端。如图1所示为传统具有静电保护功能的沟槽功率器件结构示意图，整个器件可分为ESD区域、栅极连线区域和原胞区域。其中，ESD区域中静电隔离结构3就是采用多晶硅掺杂多组P/N相间实现ESD保护功能。由于静电隔离结构3将会存在很大的电场强度和电流密度，因此需要将静电隔离结构3和半导体硅衬底1有效隔离开，因此在静电隔离结构3下方需要较厚的介质层2隔离，厚度h1通常需要大于同时，由于多晶硅本身需要厚度h2通常大于/>因此会存在约1μm甚至大于1μm的台阶差，这种不平坦的结构会使得后续的沉积介质层4的工艺的台阶覆盖不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层，使器件结构无法实现，使产品的参数和可靠性不能够满足要求。
如何通过优化产品结构、工艺流程降低由于静电隔离结构产生的台阶差，使整个半导体衬底表面平坦，有效解决由于传统静电隔离结构的不平坦化使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，以及如何结合底部厚氧化层(Thick Bottom Oxide，TBO)工艺，获得高性能ESD能力的静电隔离结构，从而实现器件结构，使参数和可靠性满足产品的要求，是本技术领域人员所要研究的内容。
发明内容
本发明的目的在于提供一种沟槽功率器件及制作方法，解决由于传统静电隔离结构所致的半导体衬底表面不平坦而影响后续的沉积工艺台阶覆盖能力，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题。
为解决上述问题，本发明提供一种沟槽功率器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；
在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层；
在所述半导体衬底表面及所述第一沟槽、第二沟槽和第三沟槽的侧壁上生长栅介电层；
在所述第一沟槽、第二沟槽及第三沟槽内形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
进行平坦化，使得所述半导体衬底表面裸露出栅介电层和填充材料层，且所述栅介电层和填充材料层的上表面齐平；
在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；
在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同；
刻蚀所述第一沟槽中的填充材料层形成紧靠所述第一沟槽的侧壁并暴露出所述第一介质层的凹槽，剩余第一掺杂区和第二掺杂区共同作为静电隔离结构；
在所述半导体衬底上形成第二介质层，所述第二介质层填充所述凹槽；
刻蚀所述第二介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
在所述接触孔底部形成P型区。
可选的，对于所述的沟槽功率器件的制作方法，所述第一沟槽的深度为0.8μm-2.5μm，宽度为1μm-10μm，所述第二沟槽的深度为0.8μm-2.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为0.8μm-2.5μm，宽度为0.1μm-0.6μm。
可选的，对于所述的沟槽功率器件的制作方法，所述第一介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。
可选的，对于所述的沟槽功率器件的制作方法，所述第一介质层的厚度为
可选的，对于所述的沟槽功率器件的制作方法，采用高密度等离子体化学气相沉积形成所述第一介质层。
可选的，对于所述的沟槽功率器件的制作方法，所述填充材料层的厚度为0.3μm-1μm。
可选的，对于所述的沟槽功率器件的制作方法，在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽之后，在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层之前，还包括：
在所述第一沟槽、第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；
去除所述第一氧化层。
可选的，对于所述的沟槽功率器件的制作方法，在所述第一沟槽、第二沟槽及第三沟槽内形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽之后，在进行平坦化之前，还包括：
在所述第一沟槽所在区域上形成第一阻止层；
对所述第二沟槽及第三沟槽内的填充材料层进行掺杂。
可选的，对于所述的沟槽功率器件的制作方法，所述第二阻止层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。
可选的，对于所述的沟槽功率器件的制作方法，所述第二阻止层的厚度为
可选的，对于所述的沟槽功率器件的制作方法，所述进行平坦化包括：
去除所述第一阻止层；
减薄半导体衬底表面的填充材料层至与栅介电层齐平。
可选的，对于所述的沟槽功率器件的制作方法，采用湿法工艺去除所述第二阻止层。
可选的，对于所述的沟槽功率器件的制作方法，采用化学机械研磨工艺或回刻工艺去除所述填充材料层。
可选的，对于所述的沟槽功率器件的制作方法，所述第一掺杂区和第二掺杂区穿透所述第一沟槽内的填充材料层。
可选的，对于所述的沟槽功率器件的制作方法，所述凹槽由刻蚀所述第一掺杂区形成。
可选的，对于所述的沟槽功率器件的制作方法，采用干法刻蚀工艺形成所述凹槽。
可选的，对于所述的沟槽功率器件的制作方法，所述凹槽的宽度为0.2μm-1.5μm。
可选的，对于所述的沟槽功率器件的制作方法，所述第二介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合。
可选的，对于所述的沟槽功率器件的制作方法，所述接触孔位于所述半导体衬底中的深度为0.1μm-0.8μm。
可选的，对于所述的沟槽功率器件的制作方法，在所述接触孔底部形成P型区之后，还包括：
在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及
在所述金属层上形成钝化层。
本发明还提供一种沟槽功率器件，包括：
半导体衬底；
位于所述半导体衬底中的第一沟槽、第二沟槽及第三沟槽；
位于所述第一沟槽底壁、第二沟槽及第三沟槽的底壁的第一介质层；
位于所述半导体衬底表面及所述第一沟槽、第二沟槽和第三沟槽的侧壁上的栅介电层；
位于第一沟槽、第二沟槽及第三沟槽中的填充材料层，且所述栅介电层和填充材料层的上表面齐平；
位于所述第一沟槽内的填充材料层中的第一掺杂区和第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同，共同作为静电隔离结构；
位于所述第一沟槽中紧靠所述第一沟槽的侧壁并暴露出所述第一介质层的凹槽；
位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的P阱；
位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上的N型区；
位于所述半导体衬底上的第二介质层，所述第二介质层填充所述凹槽；
接触孔，所述接触孔贯穿所述第二介质层并分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
位于所述接触孔底部的P型区。
可选的，对于所述的沟槽功率器件，所述第一沟槽的深度为0.8μm-2.5μm，宽度为1μm-10μm，所述第二沟槽的深度为0.8μm-2.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为0.8μm-2.5μm，宽度为0.1μm-0.6μm。
可选的，对于所述的沟槽功率器件，所述第一介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。
可选的，对于所述的沟槽功率器件，所述第一介质层的厚度为
可选的，对于所述的沟槽功率器件，所述填充材料层的厚度为0.3μm-1μm。
可选的，对于所述的沟槽功率器件，所述第一掺杂区和第二掺杂区穿透所述第一沟槽内的填充材料层。
可选的，对于所述的沟槽功率器件，所述凹槽的宽度为0.2μm-1.5μm。
可选的，对于所述的沟槽功率器件，所述第二介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合。
可选的，对于所述的沟槽功率器件，所述接触孔位于所述半导体衬底中的深度为0.1μm-0.8μm。
可选的，对于所述的沟槽功率器件，还包括：
位于所述半导体衬底上的金属层，所述金属层填充所述接触孔；以及
位于所述金属层上的钝化层。
与现有技术相比，本发明提供的一种沟槽功率器件及制作方法，通过在半导体衬底中形成第一沟槽，并在所述第一沟槽的底壁形成第一介质层，在第二沟槽的侧壁形成第二介质层，在第一介质层上第二介质层之间形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
附图说明
图1为现有技术中沟槽功率器件的结构示意图；
图2为本发明一实施例中的沟槽功率器件制作方法的流程图；
图3-12为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
具体实施方式
下面将结合示意图对本发明的沟槽功率器件及制作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括：
步骤S11，提供半导体衬底；
步骤S12，在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；
步骤S13，在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层；
步骤S14，在所述半导体衬底表面及所述第一沟槽、第二沟槽和第三沟槽的侧壁上生长栅介电层；
步骤S15，在所述第一沟槽、第二沟槽及第三沟槽内形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
步骤S16，进行平坦化，使得所述半导体衬底表面裸露出栅介电层和填充材料层，且所述栅介电层和填充材料层的上表面齐平；
步骤S17，在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
步骤S18，在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；
步骤S19，在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同；
步骤S20，刻蚀所述第一沟槽中的填充材料层形成紧靠所述第一沟槽的侧壁并暴露出所述第一介质层的凹槽，剩余第一掺杂区和第二掺杂区共同作为静电隔离结构；
步骤S21，在所述半导体衬底上形成第二介质层，所述第二介质层填充所述凹槽；
步骤S22，刻蚀所述第二介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
步骤S23，在所述接触孔底部形成P型区。
下面请结合图2及图3-12对本发明的沟槽功率器件及制作方法进行详细介绍。其中图2为本发明一实施例中的沟槽功率器件制作方法的流程图；图3-12为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
首先，执行步骤S11，如图3所示，提供半导体衬底10。所述半导体衬底10可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底，本实施例中采用的是硅衬底。更具体地，本实施例中采用的硅衬底可以形成有MOS场效应晶体管、IGBT绝缘栅场效应晶体管、肖特基等半导体器件。
具体的，在本步骤S11中，所述具有特定掺杂类型的半导体衬底，指的是根据产品特性掺杂一定杂质量的N型和P型半导体衬底。
接着，执行步骤S12，在所述半导体衬底10中形成第一沟槽11a、第二沟槽11b和第三沟槽11c。请继续参考图3，可以是在所述半导体衬底10上采用干法刻蚀刻蚀硅，获得所述第一沟槽11a、第二沟槽11b和第三沟槽11c。所述第一沟槽11a的深度为0.8μm-2.5μm，宽度为1μm-10μm，所述第二沟槽11b的深度为0.8μm-2.5μm，宽度为0.5μm-2μm，所述第三沟槽11c的深度为0.8μm-2.5μm，宽度为0.1μm-0.6μm。在本发明中，形成的所述第一沟槽11a目的是为了将之后的静电隔离结构制作在该第一沟槽11a中，及所述第一沟槽11a所在区域为ESD区，相应的，所述第二沟槽11b所在区域为栅极引线区，所述第三沟槽11c所在区域为原胞区。
接着，执行步骤S121，进行高温修复。较佳的，在1000℃-1200℃温度范围内执行高温牺牲氧化，对所述第一沟槽11a、第二沟槽11b和第三沟槽11c的底壁和侧壁进行高温修复，产生约厚度的牺牲氧化层，然后采用较稀的BOE腐蚀液漂洗。
接着，执行步骤S13，请参考图4，在所述第一沟槽11a、第二沟槽11b和第三沟槽11c的底壁形成第一介质层11。在本发明实施例中，所述第一介质层11的材料为二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅、等材料的一种或多种组合。
具体的，在本步骤S13中，本实施例所述第一介质层11的材料选择为氧化硅，厚度为
具体的，在本步骤S13中，采用高密度等离子体化学气相沉积(HDPCVD)形成所述第一介质层11。且由图4可见，所述第一介质层11仅形成在所述第一沟槽11a、第二沟槽11b和第三沟槽11c的底壁，半导体衬底10的其他位置则不被覆盖。
由此，本步骤实现了结合底部厚氧化层(Thick Bottom Oxide，TBO)工艺进行沟槽功率器件的制造加工，有助于提高器件的灵敏度和反应速度，降低能耗。
接着，执行步骤S14，请参考图5，在所述半导体衬底10表面及所述第一沟槽11a、第二沟槽11b及第三沟槽11c的侧壁生长栅介电层12。所述栅介电层12的生长可以采用掺氯氧化来完成，温度范围为1000℃-1200℃，所述栅介电层12的厚度范围为较佳的，当栅介电层12的厚度为/>时，可以作为后续注入的掩蔽层使用(栅介电层12的厚度关系到Vth\Qg等多项参数，其厚度根据产品特性来定，因此本领域技术人员可以依据实际需要设定栅介电层12的厚度)。
然后，执行步骤S15，在所述第一沟槽11a、第二沟槽11b及第三沟槽11c内形成填充材料层13并填充满所述第一沟槽11a、第二沟槽11b及第三沟槽11c。较佳的，所述填充材料层13的材料为不掺杂的多晶硅，即未掺杂任何P或N型杂质的的多晶硅。本步骤主要是因为静电隔离结构需要通过在填充材料层13上进行较精确的区域性注入，实现ESD功能，如果沉积的过程中存在掺杂，则后续调整静电隔离结构的第一掺杂区和第二掺杂区的浓度就会存在较大的不确定性。
具体的，在步骤S15中，所述沉积的不掺杂多晶，其厚度由于需要具备承受ESD耐压释放能力，通常需要厚于例如0.3μm-1μm。
然后，执行步骤S151，请参考图5，在所述半导体衬底10上形成第一阻止层14，所述第一阻止层14覆盖所述第一沟槽11a所在区域上的填充材料层13。所述第一阻止层14的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合，例如在本实施例中，可以选择为氧化硅材质。所述第一阻止层14的厚度为
然后，执行步骤S152，以所述第一阻止层14为掩膜，对第二沟槽11b及第三沟槽11c中的填充材料层13进行掺杂。具体的，可以是采用磷预沉积的方法进行掺杂。
然后，执行步骤S16，如图5-图6所示，进行平坦化，使得所述半导体衬底10表面裸露出栅介电层12和填充材料层13，且所述栅介电层12和填充材料层13的上表面齐平。具体的，本步骤S16包括：依次去除所述第一阻止层14和部分填充材料层13，裸露出栅介电层12和填充材料层13，且所述栅介电层12和填充材料层13上表面齐平。具体的，具体的，可以采用湿法刻蚀去除所述第一阻止层14，而对于部分填充材料层13的去除，则可以采用化学机械研磨(CMP)工艺，也可以采用回刻工艺，从而使得栅介电层12裸露出，由此实现半导体表面上平坦。
之后，执行步骤S17，如图7所示，在所述半导体衬底10中第一沟槽11a、第二沟槽11b和第三沟槽11c两侧形成P阱15。具体的，可以进行第一次离子注入和退火，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧形成P阱15。
本步骤S17中，所述第一次离子注入和退火为采用硼离子注入，注入能量为60KeV-150KeV，注入剂量1E13/cm2-1E14/cm2，退火温度为1000℃-1200℃。
由于所述P阱15的注入浓度相对填充材料层13的掺杂需要的较淡，因此可以整片直接注入。
具体的，保留下来的栅介电层12如果厚度大于将会使注入原子不容易穿透，可以漂尽后重新生长专门用于注入掩蔽的氧化层。
更具体的，如果保留下来的栅介电层12的厚度小于作为注入掩蔽的效果将不佳，因此，保留下来的栅介电层12在半导体衬底10表面上的厚度应该在/>
之后，执行步骤S18，请参考图8，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧所述P阱15上形成N型区16，在所述第一沟槽11a内的填充材料层13中形成第一掺杂区17。具体的，可以进行第二次离子注入，在所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧形成N型区16，在所述第一沟槽11a内的填充材料层中形成第一掺杂区17，所述N型区16的结深深度小于所述P阱15的深度，所述第一掺杂区17穿透所述第一沟槽11a内的填充材料层。
通常实际工艺中，器件的N型区16和静电隔离结构的第一掺杂区17的注入剂量相差不大，可以通过设计调整静电隔离结构的第一掺杂区17的宽度和数量，使N型区16和静电隔离结构的第一掺杂区17的注入同时加工，减少光刻、注入加工成本。
所述第二次离子注入为采用磷离子注入，注入能量为60KeV-150KeV，注入剂量1E14/cm2-1E16/cm2。
由步骤S17和步骤S18的注入剂量可知，形成的N型区16的掺杂浓度大于P阱15的掺杂浓度，因此所述N型区16即为N型重掺杂区。
之后，执行步骤S19，如图9所示，在所述第一沟槽内11a的填充材料层13中形成第二掺杂区18，所述第一掺杂区17和第二掺杂区18间隔分布，且掺杂类型不同。具体的，可以进行第三次离子注入，在所述第一沟槽11a内的填充材料层13中形成第二掺杂区18，所述第一掺杂区17和第二掺杂区18间隔分布。
所述第三次离子注入为采用硼离子注入，注入能量为60KeV-150KeV，注入剂量1E14/cm2-1E16/cm2。
具体的，在本步骤S19中，所述静电隔离结构的第一掺杂区17和第二掺杂区18，需要根据静电隔离结构的P/N间距和个数，做N和P注入能量、剂量的匹配，只有静电隔离结构的P/N间距和个数，N和P注入能量、剂量的匹配好且余量充足的情况下，才能实现最佳的ESD表现能力，充分利用静电隔离结构的面积，减少芯片面积。
更具体的，在相同的ESD设计和工艺条件下，静电隔离结构面积越大，N/P的对数越多，其静电隔离结构的耐压越大，通常ESD能力越强；
更具体的，ESD测试通常需要大于2000V，在特殊结构里会要求大于4000V甚至6000V以上，此时ESD的设计、工艺优化显得尤为重要。
之后，执行步骤S20，请参考图10，刻蚀所述第一沟槽11a中的填充材料层形成紧靠所述第一沟槽11a的侧壁并暴露出所述第一介质层11的凹槽19，剩余第一掺杂区17和第二掺杂区18共同作为静电隔离结构。具体的，本步骤可以采用光刻后执行干法刻蚀，将所述凹槽19形成。通过该凹槽19的存在，并进一步在该凹槽19中填充第二介质层(参见步骤S21)，将静电隔离结构与沟槽的侧壁(也即半导体衬底10)分开，从而确保静电隔离结构不对周边结构产生影响。
具体的，所述凹槽19的宽度为0.2μm-1.5μm。
之后，执行步骤S21，请参考图11，在所述半导体衬底10上形成第二介质层20，所述第二介质层20填充满所述凹槽19。所述第二介质层20的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合。在本实施例中，例如选择氧化硅。所述第二介质层20填充满所述凹槽19，并形成于栅介电层12上。具体的，可以采用沉积工艺形成所述第二介质层20并做回流退火。所述回流退火的过程优化第二介质层20在形成时的平坦化过程，同时也是对前面第一掺杂区17和第二掺杂区18注入，以及N型区16的注入的退火激活过程。所述回流退火温度为800℃-1000℃。
继续执行步骤S22，请继续参考图11，刻蚀所述第二介质层20以形成接触孔20a，20b和20c，所述接触孔20a，20b和20c分别延伸至第一掺杂区17中、第二沟槽11b的填充材料层13中及第三沟槽11c一侧的P阱15中。所述接触孔20a，20b和20c位于所述半导体衬底10中的深度h3等于N型区16退火后的深度，其深度0.1μm-0.8μm。
继续执行步骤S23，如图11所示，在所述接触孔20a，20b和20c底部形成P型区20d。具体的，可以进行第四次离子注入和退火，形成所述P型区20d。所述第四次离子注入为注入元素B11或BF2，也可以是先注B11再注BF2。
具体的，在步骤S23中，注入能量为20KeV-100KeV，注入剂量为1E14/cm2-1E16/cm2，例如可以采用零度角注入。在注入后，可选择炉管或快速退火(RTA)，退火温度为500℃-1000℃。
继续执行步骤S24，请参考图12，在所述半导体衬底10上形成金属层21，所述金属层21填充所述接触孔20a，20b和20c并与所述P型区20d相接触。具体的，所述沉积的金属层21可以为含钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(Al)、硅化铝(AlSi)、铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或化合物材质。具体的，所述金属层21可以是采用干法刻蚀后形成的金属连线。
进一步的，当步骤S24完成后，已经实现器件的金属化，可以根据产品的需要增加钝化层保护，完成器件正面结构的加工；
更进一步的，当正面结构完成后，经过减薄、背金、划片等一系列后道工艺完成器件的最终实现。
下面请结合图3-图12，可见本发明提供的沟槽功率器件，包括：
半导体衬底10；
位于所述半导体衬底10中的第一沟槽11a、第二沟槽11b及第三沟槽11c；较佳的，所述第一沟槽11a的深度为0.8μm-2.5μm，宽度为1μm-10μm，所述第二沟槽11b的深度为0.8μm-2.5μm，宽度为0.5μm-2μm，所述第三沟槽11c的深度为0.8μm-2.5μm，宽度为0.1μm-0.6μm；
位于所述第一沟槽11a、第二沟槽11b及第三沟槽11c的底壁的第一介质层11；较佳的，所述第一介质层11的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合，所述第一介质层11的厚度为
位于所述半导体衬底表面及所述第一沟槽11a、第二沟槽11b和第三沟槽11c的侧壁上的栅介电层12；较佳的，所述栅介电层12的厚度为
位于第一沟槽11a、第二沟槽11b及第三沟槽11c中的填充材料层13，且所述栅介电层12和填充材料层13的上表面齐平；较佳的，所述填充材料层13的厚度为0.3μm-1μm；
位于所述第一沟槽内11a的填充材料层13中的第一掺杂区17和第二掺杂区18，所述第一掺杂区17和第二掺杂区18间隔分布，且掺杂类型不同，共同作为静电隔离结构；
位于所述第一沟槽11a中紧靠所述第一沟槽11a的侧壁并暴露出所述第一介质层11的凹槽19；较佳的，所述凹槽19的宽度为0.2μm-1.5μm；
位于所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧的P阱15；
位于所述半导体衬底10中第一沟槽11a、第二沟槽11b及第三沟槽11c两侧所述P阱15上的N型区16，所述N型区16的结深深度小于所述P阱15的深度；
位于所述半导体衬底10上的第二介质层20，所述第二介质层20填充所述凹槽19；
接触孔20a，20b和20c，所述接触孔20a，20b和20c贯穿所述第二介质层20并分别延伸至第一沟槽11a中的第一掺杂区17中、第二沟槽11b中的填充材料层13中及第三沟槽11c一侧的P阱15中，所述接触孔20a，20b和20c位于所述半导体衬底10中的深度等于所述N型区16退火后的深度，其深度0.1μm-0.8μm；
位于所述接触孔20a，20b和20c底部的P型区20d；
位于所述半导体衬底10上的金属层21，所述金属层21填充所述接触孔20a，20b和20c并与所述P型区20d相接触；较佳的，所述金属层21的材料为钛、氮化钛、硅化钛、钨、铝、硅化铝、铜硅铝合金、铜或镍等金属或金属的化合物；以及
位于所述金属层21上的钝化层。
由此，本发明揭示了一种沟槽功率器件及制作方法。本发明提供的一种沟槽功率器件及制作方法，通过提供半导体衬底；在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层；在所述半导体衬底表面及所述第一沟槽、第二沟槽和第三沟槽的侧壁上生长栅介电层；在所述第一沟槽、第二沟槽及第三沟槽内形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；进行平坦化，使得所述半导体衬底表面裸露出栅介电层和填充材料层，且所述栅介电层和填充材料层的上表面齐平；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的填充材料层中形成第一掺杂区；在所述第一沟槽内的填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同；刻蚀所述第一沟槽中的填充材料层形成紧靠所述第一沟槽的侧壁并暴露出所述第一介质层的凹槽，剩余第一掺杂区和第二掺杂区共同作为静电隔离结构；在所述半导体衬底上形成第二介质层，所述第二介质层填充所述凹槽；刻蚀所述第二介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型区。进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，从而实现器件结构，使参数和可靠性满足产品的要求。
进一步的，本发明的一种沟槽功率器件结构及制作方法，可以运用在包括但不限于CMOS、BCD、功率MOSFET、大功率晶体管、IGBT和肖特基等产品中。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (19)
1.一种沟槽功率器件的制作方法，包括：
提供半导体衬底；
在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；
在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层；
在所述半导体衬底表面及所述第一沟槽、第二沟槽和第三沟槽的侧壁上生长栅介电层；
在所述第一沟槽、第二沟槽及第三沟槽内形成填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽，所述填充材料层不掺杂；
在填满所述填充材料层后的第一沟槽所在区域上形成第一阻止层；
对所述第二沟槽及第三沟槽内的所述填充材料层进行掺杂；
去除所述第一阻止层；
进行平坦化，使得所述半导体衬底表面裸露出栅介电层和填充材料层，且所述栅介电层和填充材料层的上表面齐平；
在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
在所述半导体衬底中第一沟槽、第二沟槽及第三沟槽两侧所述P阱上形成N型区，在所述第一沟槽内的一部分填充材料层中形成第一掺杂区；
在所述第一沟槽内的另一部分填充材料层中形成第二掺杂区，所述第一掺杂区和第二掺杂区间隔分布，且掺杂类型不同；
刻蚀所述第一沟槽中的填充材料层形成紧靠所述第一沟槽的侧壁并暴露出所述第一介质层和所述栅介电层的凹槽，剩余第一掺杂区和第二掺杂区共同作为静电隔离结构；
在所述半导体衬底上形成第二介质层，所述第二介质层填充所述凹槽；
刻蚀所述第二介质层以形成接触孔，所述接触孔分别延伸至第一沟槽的第一掺杂区中、第二沟槽的填充材料层中及第三沟槽一侧的P阱中；以及
在所述接触孔底部形成P型区。
2.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一沟槽的深度为0.8μm-2.5μm，宽度为1μm-10μm，所述第二沟槽的深度为0.8μm-2.5μm，宽度为0.5μm-2μm，所述第三沟槽的深度为0.8μm-2.5μm，宽度为0.1μm-0.6μm。
3.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。
4.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一介质层的厚度为
5.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用高密度等离子体化学气相沉积形成所述第一介质层。
6.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述填充材料层的厚度为0.3μm-1μm。
7.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽之后，在所述第一沟槽、第二沟槽和第三沟槽的底壁形成第一介质层之前，还包括：
在所述第一沟槽、第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；
去除所述第一氧化层。
8.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的材料为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。
9.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的厚度为
10.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述进行平坦化包括：
减薄半导体衬底表面的填充材料层至与栅介电层齐平。
11.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用湿法工艺去除所述第一阻止层。
12.如权利要求10所述的沟槽功率器件的制作方法，其特征在于，采用化学机械研磨工艺或回刻工艺去除所述填充材料层。
13.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一掺杂区和第二掺杂区穿透所述第一沟槽内的填充材料层。
14.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述凹槽由刻蚀所述第一掺杂区形成。
15.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用干法刻蚀工艺形成所述凹槽。
16.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述凹槽的宽度为0.2μm-1.5μm。
17.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第二介质层的材料为二氧化硅、氮化硅、氮氧化硅的一种或组合。
18.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述接触孔位于所述半导体衬底中的深度为0.1μm-0.8μm。
19.如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述接触孔底部形成P型区之后，还包括：
在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及
在所述金属层上形成钝化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610552850.1A CN106024697B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610552850.1A CN106024697B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106024697A CN106024697A (zh) | 2016-10-12 |
| CN106024697B true CN106024697B (zh) | 2024-01-26 |
Family
ID=57118313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610552850.1A Active CN106024697B (zh) | 2016-07-12 | 2016-07-12 | 沟槽功率器件及制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106024697B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112635659B (zh) * | 2019-10-09 | 2023-03-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113675273B (zh) * | 2021-08-20 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 具有esd功能的沟槽型功率器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101730934A (zh) * | 2007-03-28 | 2010-06-09 | 先进模拟科技公司 | 被隔离的集成电路器件 |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| CN104347422A (zh) * | 2013-08-09 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 带静电释放保护电路的沟槽式mos晶体管的制造方法 |
| CN205159322U (zh) * | 2015-11-26 | 2016-04-13 | 南京晟芯半导体有限公司 | 一种mosfet器件 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004009B2 (en) * | 2009-05-18 | 2011-08-23 | Force Mos Technology Co., Ltd. | Trench MOSFETS with ESD Zener diode |
| TWI430432B (zh) * | 2011-01-27 | 2014-03-11 | Sinopower Semiconductor Inc | 具有防靜電結構之功率半導體元件及其製作方法 |
| US8564047B2 (en) * | 2011-09-27 | 2013-10-22 | Force Mos Technology Co., Ltd. | Semiconductor power devices integrated with a trenched clamp diode |
-
2016
- 2016-07-12 CN CN201610552850.1A patent/CN106024697B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101730934A (zh) * | 2007-03-28 | 2010-06-09 | 先进模拟科技公司 | 被隔离的集成电路器件 |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| CN104347422A (zh) * | 2013-08-09 | 2015-02-11 | 上海华虹宏力半导体制造有限公司 | 带静电释放保护电路的沟槽式mos晶体管的制造方法 |
| CN205159322U (zh) * | 2015-11-26 | 2016-04-13 | 南京晟芯半导体有限公司 | 一种mosfet器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106024697A (zh) | 2016-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9613960B2 (en) | Fin field effect transistors and fabrication method thereof | |
| US8497551B2 (en) | Self-aligned contact for trench MOSFET | |
| US8722434B2 (en) | Integrated trench MOSFET with trench Schottky rectifier | |
| KR20120091211A (ko) | 반도체 디바이스 | |
| US10658456B2 (en) | Semiconductor device having diode devices with different barrier heights and manufacturing method thereof | |
| TWI748271B (zh) | 積體晶片及其形成方法 | |
| US11037928B2 (en) | Methods and apparatuses including an active area of a tap intersected by a boundary of a well | |
| TWI517411B (zh) | 半導體裝置、功率金屬氧化物半導體場效電晶體裝置及其製作方法 | |
| US9041095B2 (en) | Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same | |
| TW201937565A (zh) | 雙閘極ｌｄｍｏｓ及其形成的製程 | |
| CN110783409B (zh) | 具有低闪烁噪声的半导体装置和其形成方法 | |
| CN106024701B (zh) | 沟槽功率器件及制作方法 | |
| CN106024697B (zh) | 沟槽功率器件及制作方法 | |
| CN106057681B (zh) | 沟槽功率器件及制作方法 | |
| CN106024696B (zh) | 沟槽功率器件及制作方法 | |
| CN205789987U (zh) | 沟槽功率器件 | |
| US8859369B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN205911311U (zh) | 沟槽功率器件 | |
| US20110108912A1 (en) | Methods for fabricating trench metal oxide semiconductor field effect transistors | |
| US11217669B2 (en) | Semiconductor devices | |
| CN213660409U (zh) | 双向功率器件 | |
| JP5646116B1 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| US10128330B1 (en) | Semiconductor device with a buried junction layer having an interspersed pattern of doped and counter-doped materials | |
| CN205944060U (zh) | 沟槽功率器件 | |
| CN117317010A (zh) | 一种沟槽型功率器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |