CN106206551A - 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有压敏电阻的ESD保护低压超结MOSFET及其制造方法，包括硅外延层，硅外延层外依次设置有场氧化层和介质层；其中硅外延层内设置有阱区，阱区上设置有源区，源区直接与介质层连接；场氧化层分别与多晶ESD结构和多晶压敏电阻连接，多晶压敏电阻与第一金属层连接；多晶ESD结构与第二金属层连接；有源区与第三金属层连接。通过在MOSFET的栅极和源极增加一个压敏电阻，解决了在常规需求下MOSFET器件测试不到栅极漏电流Igss真实电流的问题，并且还能够实现对单个低压超结MOSFET及单个ESD模块的测试。
Description
技术领域
本发明属于低压超结MOSFET技术领域，涉及一种具有压敏电阻的ESD保护低压超结MOSFET装置，还涉及上述装置的制造方法。
背景技术
传统的带ESD保护的低压超结MOSFET在进行测试时，由于其具有ESD保护结构，以及有漏电大特性，从而不能测试到MOSFET的真实栅极端的漏电流Igss，影响了技术人员对整个器件性能ESD+SGT MOSFET的判断。
发明内容
本发明的目的在于提供一种具有压敏电阻的ESD保护低压超结MOSFET。通过在MOSFET的栅极和源极增加一个压敏电阻，解决了在常规需求下MOSFET器件测试不到栅极漏电流Igss真实电流的问题，并且还能够实现对单个低压超结MOSFET及单个ESD模块的测试。
本发明的目的还在于提供了上述MOSFET装置的制造方法。
本发明的目的是通过以下技术方案来实现的：
这种具有压敏电阻的ESD保护低压超结MOSFET，包括硅外延层，硅外延层外依次设置有场氧化层和介质层；其中硅外延层内设置有阱区，阱区上设置有源区，源区直接与介质层连接；场氧化层分别与多晶ESD结构和多晶压敏电阻连接，多晶压敏电阻与第一金属层连接；多晶ESD结构与第二金属层连接；有源区与第三金属层连接；其中多晶压敏电阻为多晶保险丝，阻值为5-200。
更进一步的，本发明的特点还在于：
其中第一金属层和第三金属层均为源极，且互相连接。
其中第二金属层为栅极，且第二金属层位于第一金属层和第三金属层之间。
其中多晶压敏电阻的形状为中间细，两端粗的形状。
其中压敏电阻中间部分的直径为0.3-2μm，压敏电阻两端的直径为5-20μm。
其中阱区的深度为0.6-2μm。
其中场氧化层的厚度为200-1000埃米。
本发明的另一技术方案是：
一种具有压敏电阻的ESD保护低压超结MOSFET的制造方法，包括以下步骤：
步骤1，提供n型重掺杂的n+衬底，并且在n+衬底上形成n型硅外延层；
步骤2，在n型外延层上通过光刻、干法腐蚀形成源区；
步骤3，通过湿法热氧化工艺或CVD工艺在源区底部和侧壁生长氧化层；
步骤4，通过多晶硅淀积工艺进行第一次多晶硅淀积；
步骤5，通过干法腐蚀工艺进行多晶硅回刻，使多晶硅与硅外延层表面齐平；
步骤6，通过干法加湿法腐蚀工艺去除表面场氧化层；
步骤7，通过光刻、多晶硅刻蚀及湿法腐蚀工艺对深沟槽内的多晶硅淀积层及场氧化层依次进行回刻，在深沟槽上方得到一个沟槽，再用湿法腐蚀工艺刻蚀沟槽两边上方的氧化层，再用干法腐蚀对多晶硅淀积层进行固定深度的刻蚀，其中刻蚀的深度为0.1-0.3μm；
步骤8，通过干热法氧化工艺生长场氧化层(2)，其中场氧化层的厚度为200-1000埃米，形成MOSFET器件场氧化层；
步骤9，进行第二次多晶硅淀积；
步骤10，进行第二次多晶硅干法回刻，形成多晶ESD结构和多晶压敏电阻，其中压敏电阻的形状为中间细，两端粗的形状。；
步骤11，进行P-BODY注入，形成阱区，阱深0.6um-2um；
步骤12，进行N+注入，形成器件源极和多晶ESD结构；
步骤13，进行介质层沉淀，以及接触孔的光刻和腐蚀；
步骤14，进行接触孔的钨填充，得到第一金属层、第二金属层和第三金属层的正面结构；
步骤15，对第一金属层、第二金属层和第三金属层的正面进行刻蚀，并且将第一金属层和第三金属层连接起来；
步骤16，进行背面金属工艺，形成器件漏端，得到具有多敏电阻的ESD保护低压超结MOSFET。
本发明的有益效果是：通过在MOSFET结构上增加一个阻值为10Ω的多晶保险丝，并且多晶保险丝设置在源极与栅极之间，且与源极连接；由于栅极与源极上使用较大电流烧毁多晶保险丝之后，源极和栅极之间不存在ESD保护的特性，因此能够用于测试低压超结MOSFET的栅极漏电流Igss真实电流，并且还能够实现对单个低压超结MOSFET及单个ESD模块的测试。
更进一步的，多晶压敏电阻的中间部分细，能够便于多晶压敏电阻进行熔断。
本发明的有益效果还在于，提供了上述MOSFET的制造方法，该方法能够制造出具有压敏电阻的ESD保护低压超结MOSFET。
附图说明
图1为本发明的结构示意图；
图2为本发明的中多晶压敏电阻的俯视图。
其中：1为硅外延层；2为场氧化层；3为介质层；4为多晶ESD结构；5为多晶压敏电阻；6为阱区；7为第一金属层；8为第二金属层；9为第三金属层；10为源区。
具体实施方式
下面结合附图对本发明做进一步详细描述：
本发明提供了一种具有压敏电阻的ESD保护低压超结MOSFET，如图1所示，包括硅外延层1，硅外延层1上依次设置有场氧化层2和介质层3，其中场氧化层2的厚度为200-1000埃米，优选为500埃米、700埃米或800埃米；硅外延层1上设置有阱区6，阱区6的阱深为0.6-2μm，优选为0.8μm、1.2μm或1.6μm；阱区6上设置有源区10，源区10直接通过介质层3与第三金属层9连接；阱区6还直接通过介质层3与第二金属层8连接；硅外延层1与场氧化层2连接，场氧化层2上分别设置有多晶ESD结构4和多晶压敏电阻5，其中多晶ESD结构4与第二金属层8连接，多晶压敏电阻5与第一金属层7连接；其中多晶压敏电阻5为多晶保险丝，阻值为5-200，优选为8Ω、10Ω、14Ω或17Ω；其中第一金属层7和第三金属层9均为源极，且互相连接，第二金属层8为栅极，第二金属层8在第一金属层7和第三金属层9之间。
如图2所示，多晶压敏电阻5为中间细，两端粗的形状，且中间细部分的直径为0.3-2μm优选为0.5μm、1μm、1.2μm或1.8μm，两端的直径为5-20μm，优选为8μm、10μm、14μm或17μm。
本发明一种具有压敏电阻的ESD保护低压超结MOSFET的制造方法，具体步骤包括：
步骤1，提供n型重掺杂的n+衬底，并且在n+衬底上形成n型硅外延层；
步骤2，在n型外延层上通过光刻、干法腐蚀形成源区；
步骤3，通过湿法热氧化工艺或CVD工艺在源区底部和侧壁生长氧化层；
步骤4，通过多晶硅淀积工艺进行第一次多晶硅淀积；
步骤5，通过干法腐蚀工艺进行多晶硅回刻，使多晶硅与硅外延层表面齐平；
步骤6，通过干法加湿法腐蚀工艺去除表面场氧化层；
步骤7，通过光刻、多晶硅刻蚀及湿法腐蚀工艺对深沟槽内的多晶硅淀积层及场氧化层依次进行回刻，在深沟槽上方得到一个沟槽，再用湿法腐蚀工艺刻蚀沟槽两边上方的氧化层，再用干法腐蚀对多晶硅淀积层进行固定深度的刻蚀，其中刻蚀的深度为0.1-0.3μm，优选为0.2μm；
步骤8，通过干热法氧化工艺生长场氧化层(2)，其中场氧化层的厚度为200-1000埃米，优选为500埃米、700埃米或800埃米，形成MOSFET器件场氧化层；
步骤9，进行第二次多晶硅淀积；
步骤10，进行第二次多晶硅干法回刻，形成多晶ESD结构和多晶压敏电阻，其中压敏电阻的形状为中间细，两端粗的形状。；
步骤11，进行P-BODY注入，形成阱区，阱深0.6um-2um，优选为0.8μm、1.2μm或1.6μm；
步骤12，进行N+注入，形成器件源极和多晶ESD结构；
步骤13，进行介质层沉淀，以及接触孔的光刻和腐蚀；
步骤14，进行接触孔的钨填充，得到第一金属层、第二金属层和第三金属层的正面结构；
步骤15，对第一金属层、第二金属层和第三金属层的正面进行刻蚀，并且将第一金属层和第三金属层连接起来；
步骤16，进行背面金属工艺，形成器件漏端，得到具有多敏电阻的ESD保护低压超结MOSFET。
Claims (10)
1.一种具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，包括硅外延层(1)，硅外延层(1)外依次设置有场氧化层(2)和介质层(3)；其中硅外延层(1)内设置有阱区(6)，阱区(6)上设置有源区(10)，源区(10)直接与介质层(3)连接；场氧化层(2)分别与多晶ESD结构(4)和多晶压敏电阻(5)连接，多晶压敏电阻(5)与第一金属层(7)连接；多晶ESD结构(4)与第二金属层(8)连接；有源区(10)与第三金属层(9)连接；其中多晶压敏电阻(5)为多晶保险丝，阻值为5-200。
2.根据权利要求1所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述第一金属层(7)和第三金属层(9)均为源极，且互相连接。
3.根据权利要求2所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述第二金属层(8)为栅极，且第二金属层(8)位于第一金属层(7)和第三金属层(9)之间。
4.根据权利要求1所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述多晶压敏电阻(5)的形状为中间细，两端粗的形状。
5.根据权利要求4所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述压敏电阻(5)中间部分的直径为0.3-2μm，压敏电阻(5)两端的直径为5-20μm。
6.根据权利要求4所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述阱区(6)的深度为0.6-2μm。
7.根据权利要求4所述的具有压敏电阻的ESD保护低压超结MOSFET，其特征在于，所述场氧化层(2)的厚度为200-1000埃米。
8.一种如权利要求1所述的具有压敏电阻的ESD保护低压超结MOSFET的制造方法，其特征在于，包括以下步骤：
步骤1，提供n型重掺杂的n+衬底，并且在n+衬底上形成n型硅外延层(1)；
步骤2，在n型外延层上通过光刻、干法腐蚀形成源区(10)；
步骤3，通过湿法热氧化工艺或CVD工艺在源区(10)底部和侧壁生长氧化层；
步骤4，通过多晶硅淀积工艺进行第一次多晶硅淀积；
步骤5，通过干法腐蚀工艺进行多晶硅回刻，使多晶硅与硅外延层(1)表面齐平；
步骤6，通过干法加湿法腐蚀工艺去除表面场氧化层(2)；
步骤7，通过光刻、多晶硅刻蚀及湿法腐蚀工艺对深沟槽内的多晶硅淀积层及场氧化层依次进行回刻，在深沟槽上方得到一个沟槽，再用湿法腐蚀工艺刻蚀沟槽两边上方的氧化层，再用干法腐蚀对多晶硅淀积层进行固定深度的刻蚀；
步骤8，通过干热法氧化工艺生长场氧化层(2)，形成MOSFET器件场氧化层(2)；
步骤9，进行第二次多晶硅淀积；
步骤10，进行第二次多晶硅干法回刻，形成多晶ESD结构(4)和多晶压敏电阻(5)，其中压敏电阻(5)的形状为中间细，两端粗的形状。；
步骤11，进行P-BODY注入，形成阱区(6)，阱深0.6um-2um；
步骤12，进行N+注入，形成器件源极和多晶ESD结构(4)；
步骤13，进行介质层沉淀，以及接触孔的光刻和腐蚀；
步骤14，进行接触孔的钨填充，得到第一金属层(7)、第二金属层(8)和第三金属层(9)的正面结构；
步骤15，对第一金属层(7)、第二金属层(8)和第三金属层(9)的正面进行刻蚀，并且将第一金属层(7)和第三金属层(9)连接起来；
步骤16，进行背面金属工艺，形成器件漏端，得到具有多敏电阻的ESD保护低压超结MOSFET。
9.根据权利要求8所述的具有压敏电阻的ESD保护低压超结MOSFET的制造方法，其特征在于，所述步骤7中固定深度的刻蚀，其中刻蚀的深度为0.1-0.3μm。
10.根据权利要求8所述的具有压敏电阻的ESD保护低压超结MOSFET的制造方法，其特征在于，所述步骤8中场氧化层(2)的厚度为200-1000埃米。
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| CN106206551B (zh) | 2018-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: ESD protected low-pressure super-junction metal oxide semiconductor field effect transistor (MOSFET) with piezoresistors and manufacturing method of MOSFET Effective date of registration: 20190923 Granted publication date: 20181116 Pledgee: Xi'an Science and Technology Financial Service Center Co., Ltd. Pledgor: XI'AN SEMIPOWER ELECTRONIC TECHNOLOGY CO., LTD. Registration number: Y2019980000188 |
|
| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20201204 Granted publication date: 20181116 Pledgee: Xi'an Science and Technology Financial Service Center Co.,Ltd. Pledgor: XI'AN SEMIPOWER ELECTRONIC TECHNOLOGY Co.,Ltd. Registration number: Y2019980000188 |