JPH06310714A - 半導体装置における入力保護回路 - Google Patents
半導体装置における入力保護回路Info
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- JPH06310714A JPH06310714A JP11757493A JP11757493A JPH06310714A JP H06310714 A JPH06310714 A JP H06310714A JP 11757493 A JP11757493 A JP 11757493A JP 11757493 A JP11757493 A JP 11757493A JP H06310714 A JPH06310714 A JP H06310714A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 高静電耐性と高速応答性を備えた半導体装置
における入力保護回路を提供する。 【構成】 入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該第
１の保護ダイオード３のカソード電極と高電位側電源と
の間に接続された抵抗素子５と、前記入力保護抵抗２の
他端にカソード電極を接続した第２の保護ダイオード４
と、該第２の保護ダイオード４のアノード電極と低電位
側電源との間に接続された抵抗素子６とで半導体装置に
おける入力保護回路を構成する。
における入力保護回路を提供する。 【構成】 入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該第
１の保護ダイオード３のカソード電極と高電位側電源と
の間に接続された抵抗素子５と、前記入力保護抵抗２の
他端にカソード電極を接続した第２の保護ダイオード４
と、該第２の保護ダイオード４のアノード電極と低電位
側電源との間に接続された抵抗素子６とで半導体装置に
おける入力保護回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の入力保
護回路に関する。
護回路に関する。
【０００２】
【従来の技術】従来、ＩＣ，ＬＳＩ等の半導体装置にお
いては、静電気などにより印加される過大入力から内部
回路を保護するため、入力保護回路が用いられており、
この入力保護回路は半導体装置の信頼性を保証するため
の重要な回路であり、種々の提案がなされている。
いては、静電気などにより印加される過大入力から内部
回路を保護するため、入力保護回路が用いられており、
この入力保護回路は半導体装置の信頼性を保証するため
の重要な回路であり、種々の提案がなされている。
【０００３】かかる入力保護回路は、最近では、ポリシ
リコンで形成した入力保護抵抗と保護ダイオードとを用
いて構成するのが一般的になってきている。このような
ポリシリコン抵抗と保護ダイオードを用いた入力保護回
路の具体例として、特開昭５３−７６６７９号には、図
３に示すように、入力パッド101 にポリシリコンからな
る薄膜抵抗102 の一端を接続し、該薄膜抵抗102 の他端
と高電位側電源及び低電位側電源との間に、それぞれ第
１の保護ダイオード103 及び第２の保護ダイオード104
を接続したものが開示されている。
リコンで形成した入力保護抵抗と保護ダイオードとを用
いて構成するのが一般的になってきている。このような
ポリシリコン抵抗と保護ダイオードを用いた入力保護回
路の具体例として、特開昭５３−７６６７９号には、図
３に示すように、入力パッド101 にポリシリコンからな
る薄膜抵抗102 の一端を接続し、該薄膜抵抗102 の他端
と高電位側電源及び低電位側電源との間に、それぞれ第
１の保護ダイオード103 及び第２の保護ダイオード104
を接続したものが開示されている。
【０００４】この入力保護回路は、薄膜抵抗102 により
極めて抑制された電流が、第１の保護ダイオード103 あ
るいは第２の保護ダイオード104 を通り、高電位側電源
あるいは低電位側電源へと流れ込み、更に内部回路へ入
力される電圧を前記第１及び第２の保護ダイオード103
，104 で制限し、内部回路を保護するようになってい
る。
極めて抑制された電流が、第１の保護ダイオード103 あ
るいは第２の保護ダイオード104 を通り、高電位側電源
あるいは低電位側電源へと流れ込み、更に内部回路へ入
力される電圧を前記第１及び第２の保護ダイオード103
，104 で制限し、内部回路を保護するようになってい
る。
【０００５】
【発明が解決しようとする課題】前記図３に示した従来
の入力保護回路は、ポリシリコン等の薄膜抵抗102 と第
１及び第２の保護ダイオード103 ，104 を用いて、内部
回路を保護しようとするものであり、特にＭＯＳトラン
ジスタのゲート保護として、この形式の入力保護回路を
使用している場合が多い。
の入力保護回路は、ポリシリコン等の薄膜抵抗102 と第
１及び第２の保護ダイオード103 ，104 を用いて、内部
回路を保護しようとするものであり、特にＭＯＳトラン
ジスタのゲート保護として、この形式の入力保護回路を
使用している場合が多い。
【０００６】しかし、このような構成の入力保護回路
は、内部回路が電界により破壊を生じるＭＯＳトランジ
スタで構成されている場合には有用であるが、過大電流
によって接合部の破壊を生じるバイポーラトランジスタ
で構成されている場合は、十分な静電耐性を確保するこ
とができない。すなわち、従来の入力保護回路において
は、入力パッド101 にサージが侵入した場合、保護すべ
き次段のＭＯＳトランジスタのゲートに印加される電圧
は、第１又は第２の保護ダイオード103 ，104 によって
クランプされるため、制限される。まだ第１又は第２の
保護ダイオード103 ，104 から薄膜抵抗102 を介し入力
パッド101 に電流が流れる。この際、過大電流により、
第１又は第２の保護ダイオード103 ，104 が破壊するお
それがあるが、これは薄膜抵抗102 の値を大きくするこ
とにより防ぐことができる。しかし、保護すべき次段が
バイポーラトランジスタの場合、薄膜抵抗102 の大きさ
は、直ちに回路の高速応答性に影響を与えるため、あま
り大きくすることはできない。そのため過大電流が第１
又は第２の保護ダイオード103 ，104 へ流れてしまい、
その接合の破壊を生じさせ、結果的に静電耐性を確保す
ることができなくなるという問題点がある。
は、内部回路が電界により破壊を生じるＭＯＳトランジ
スタで構成されている場合には有用であるが、過大電流
によって接合部の破壊を生じるバイポーラトランジスタ
で構成されている場合は、十分な静電耐性を確保するこ
とができない。すなわち、従来の入力保護回路において
は、入力パッド101 にサージが侵入した場合、保護すべ
き次段のＭＯＳトランジスタのゲートに印加される電圧
は、第１又は第２の保護ダイオード103 ，104 によって
クランプされるため、制限される。まだ第１又は第２の
保護ダイオード103 ，104 から薄膜抵抗102 を介し入力
パッド101 に電流が流れる。この際、過大電流により、
第１又は第２の保護ダイオード103 ，104 が破壊するお
それがあるが、これは薄膜抵抗102 の値を大きくするこ
とにより防ぐことができる。しかし、保護すべき次段が
バイポーラトランジスタの場合、薄膜抵抗102 の大きさ
は、直ちに回路の高速応答性に影響を与えるため、あま
り大きくすることはできない。そのため過大電流が第１
又は第２の保護ダイオード103 ，104 へ流れてしまい、
その接合の破壊を生じさせ、結果的に静電耐性を確保す
ることができなくなるという問題点がある。
【０００７】本発明は、従来の半導体装置の入力保護回
路における上記問題点を解消するためになされたもの
で、高静電耐性と高速応答性を備えた半導体装置の入力
保護回路を提供することを目的とする。
路における上記問題点を解消するためになされたもの
で、高静電耐性と高速応答性を備えた半導体装置の入力
保護回路を提供することを目的とする。
【０００８】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、入力パッドと、該入力パッドに
一端を接続した入力保護抵抗と、該入力保護抵抗の他端
にアノード電極を接続した第１の保護ダイオードと、前
記保護抵抗の他端にカソード電極を接続した第２の保護
ダイオードとを有する半導体装置における入力保護回路
において、前記第１の保護ダイオードのカソード電極は
抵抗素子を介して高電位側電源に接続し、前記第２の保
護ダイオードのアノード電極は抵抗素子を介して低電位
側電源に接続して構成するものである。
決するため、本発明は、入力パッドと、該入力パッドに
一端を接続した入力保護抵抗と、該入力保護抵抗の他端
にアノード電極を接続した第１の保護ダイオードと、前
記保護抵抗の他端にカソード電極を接続した第２の保護
ダイオードとを有する半導体装置における入力保護回路
において、前記第１の保護ダイオードのカソード電極は
抵抗素子を介して高電位側電源に接続し、前記第２の保
護ダイオードのアノード電極は抵抗素子を介して低電位
側電源に接続して構成するものである。
【０００９】このように構成した入力保護回路におい
て、入力パッドにサージが印加された場合、そのサージ
の入り方により、入力パッドから入力保護抵抗，第１の
保護ダイオード及び第１の保護ダイオードに直列に接続
された抵抗素子を通って高電位側電源へ、または、低電
位側電源から第２の保護ダイオードに直列に接続された
抵抗素子，第２の保護ダイオード及び入力保護抵抗を通
って入力パッドへ電流が流れる。この際、入力保護抵抗
をあまり大きい値に設定しなくても、第１もしくは第２
の保護ダイオードに直列接続された抵抗素子によって、
電流は制限されるため、第１もしくは第２の保護ダイオ
ードの接合部の破壊を防止することができる。これによ
り、高静電耐性を実現することができる。また入力保護
抵抗の値をあまり大きくしなくてよいため、保護すべき
次段のバイポーラトランジスタ回路の高速応答性にも影
響を及ぼさない。
て、入力パッドにサージが印加された場合、そのサージ
の入り方により、入力パッドから入力保護抵抗，第１の
保護ダイオード及び第１の保護ダイオードに直列に接続
された抵抗素子を通って高電位側電源へ、または、低電
位側電源から第２の保護ダイオードに直列に接続された
抵抗素子，第２の保護ダイオード及び入力保護抵抗を通
って入力パッドへ電流が流れる。この際、入力保護抵抗
をあまり大きい値に設定しなくても、第１もしくは第２
の保護ダイオードに直列接続された抵抗素子によって、
電流は制限されるため、第１もしくは第２の保護ダイオ
ードの接合部の破壊を防止することができる。これによ
り、高静電耐性を実現することができる。また入力保護
抵抗の値をあまり大きくしなくてよいため、保護すべき
次段のバイポーラトランジスタ回路の高速応答性にも影
響を及ぼさない。
【００１０】
【実施例】次に実施例について説明する。図１の（Ａ）
は、本発明に係る半導体装置における入力保護回路の第
１実施例を示す回路構成図である。この実施例の入力保
護回路は、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該記
第１の保護ダイオード３のカソード電極と高電位側電源
との間に接続された抵抗素子５と、前記入力保護抵抗２
の他端にカソード電極を接続した第２の保護ダイオード
４と、該第２の保護ダイオード４のアノード電極と低電
位側電源との間に接続された抵抗素子６とで構成され
る。
は、本発明に係る半導体装置における入力保護回路の第
１実施例を示す回路構成図である。この実施例の入力保
護回路は、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該記
第１の保護ダイオード３のカソード電極と高電位側電源
との間に接続された抵抗素子５と、前記入力保護抵抗２
の他端にカソード電極を接続した第２の保護ダイオード
４と、該第２の保護ダイオード４のアノード電極と低電
位側電源との間に接続された抵抗素子６とで構成され
る。
【００１１】次に、このように構成された入力保護回路
の動作について説明する。入力パッド１にサージが印加
された場合、そのサージの入り方により、入力パッド１
から入力保護抵抗２，第１の保護ダイオード３及び第１
の保護ダイオード３に直列に接続された抵抗素子５を通
って高電位側電源へ、または、低電位側電源から第２の
保護ダイオード４に直列に接続された抵抗素子６，第２
の保護ダイオード４及び入力保護抵抗２を通って入力パ
ッド１へ電流が流れる。この際、入力保護抵抗２をあま
り大きい値に設定しなくても、第１もしくは第２の保護
ダイオード３，４に直列接続された抵抗素子５，６によ
って、電流は制限されるため、第１もしくは第２の保護
ダイオード３，４の接合部の破壊を防止することができ
る。これにより、高静電耐性を実現することができる。
また入力保護抵抗２の値をあまり大きくしなくてよいた
め、保護すべき次段のバイポーラトランジスタ回路の高
速応答性にも影響を及ぼさない。
の動作について説明する。入力パッド１にサージが印加
された場合、そのサージの入り方により、入力パッド１
から入力保護抵抗２，第１の保護ダイオード３及び第１
の保護ダイオード３に直列に接続された抵抗素子５を通
って高電位側電源へ、または、低電位側電源から第２の
保護ダイオード４に直列に接続された抵抗素子６，第２
の保護ダイオード４及び入力保護抵抗２を通って入力パ
ッド１へ電流が流れる。この際、入力保護抵抗２をあま
り大きい値に設定しなくても、第１もしくは第２の保護
ダイオード３，４に直列接続された抵抗素子５，６によ
って、電流は制限されるため、第１もしくは第２の保護
ダイオード３，４の接合部の破壊を防止することができ
る。これにより、高静電耐性を実現することができる。
また入力保護抵抗２の値をあまり大きくしなくてよいた
め、保護すべき次段のバイポーラトランジスタ回路の高
速応答性にも影響を及ぼさない。
【００１２】次に、図１の（Ｂ）に示す第２実施例につ
いて説明する。この実施例の入力保護回路は、第１の保
護ダイオード３側への抵抗素子の挿入を省いた構成のも
のであり、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を高電位側電源にカソード電極を接続した第
１の保護ダイオード３と、前記入力保護抵抗２の他端に
カソード電極を接続した第２の保護ダイオード４と、該
第２の保護ダイオード４のアノード電極と低電位側電源
との間に接続された抵抗素子６とで構成されている。
いて説明する。この実施例の入力保護回路は、第１の保
護ダイオード３側への抵抗素子の挿入を省いた構成のも
のであり、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を高電位側電源にカソード電極を接続した第
１の保護ダイオード３と、前記入力保護抵抗２の他端に
カソード電極を接続した第２の保護ダイオード４と、該
第２の保護ダイオード４のアノード電極と低電位側電源
との間に接続された抵抗素子６とで構成されている。
【００１３】このように構成された入力保護回路は、図
１の（Ａ）に示した第１実施例と比べ、第１の保護ダイ
オード３の接合部破壊の点で静電耐性は若干低下するお
それはあるが、第１実施例とほぼ同様な作用効果が得ら
れるものである。
１の（Ａ）に示した第１実施例と比べ、第１の保護ダイ
オード３の接合部破壊の点で静電耐性は若干低下するお
それはあるが、第１実施例とほぼ同様な作用効果が得ら
れるものである。
【００１４】次に、図１の（Ｃ）に示す第３実施例につ
いて説明する。この実施例の入力保護回路は、第２の保
護ダイオード４側への抵抗素子の挿入を省いた構成のも
のであり、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該記
第１の保護ダイオード３のカソード電極と高電位側電源
との間に接続された抵抗素子５と、前記入力保護抵抗２
の他端にカソード電極を低電位側電源にアノード電極を
接続した第２の保護ダイオード４とで構成されており、
図１の（Ｂ）に示した第２実施例と同等の作用効果を奏
するものである。
いて説明する。この実施例の入力保護回路は、第２の保
護ダイオード４側への抵抗素子の挿入を省いた構成のも
のであり、入力パッド１と、該入力パッド１に一端を接
続した入力保護抵抗２と、該入力保護抵抗２の他端にア
ノード電極を接続した第１の保護ダイオード３と、該記
第１の保護ダイオード３のカソード電極と高電位側電源
との間に接続された抵抗素子５と、前記入力保護抵抗２
の他端にカソード電極を低電位側電源にアノード電極を
接続した第２の保護ダイオード４とで構成されており、
図１の（Ｂ）に示した第２実施例と同等の作用効果を奏
するものである。
【００１５】次に、上記各実施例における各構成部材を
同一半導体基板に形成した具体的な構成例について説明
する。まず、第１及び第３実施例における第１の保護ダ
イオード３及び抵抗素子５の断面構造を図２の（Ａ），
（Ｂ）に示す。図２の（Ａ），（Ｂ）において、11はＰ
型基板、12はＮ型埋め込み層、13はＮ型エピタキシャル
層、14はＮ型不純物層、15は絶縁層、16はＰ型不純物
層、17は薄膜抵抗、18は酸化膜、19Ａ，19Ｂ，19Ｃはメ
タル電極を示している。
同一半導体基板に形成した具体的な構成例について説明
する。まず、第１及び第３実施例における第１の保護ダ
イオード３及び抵抗素子５の断面構造を図２の（Ａ），
（Ｂ）に示す。図２の（Ａ），（Ｂ）において、11はＰ
型基板、12はＮ型埋め込み層、13はＮ型エピタキシャル
層、14はＮ型不純物層、15は絶縁層、16はＰ型不純物
層、17は薄膜抵抗、18は酸化膜、19Ａ，19Ｂ，19Ｃはメ
タル電極を示している。
【００１６】図２の（Ａ）は、第１及び第３実施例にお
ける抵抗素子５を寄生抵抗で実現する場合の構成を示し
ている。すなわち、メタル電極19Ａを第１の保護ダイオ
ード３のアノード電極とし、Ｐ型不純物層16とＮ型エピ
タキシャル層13の接合面において第１の保護ダイオード
３を形成する。そして第１の保護ダイオード３のカソー
ド電極からつながるＮ型エピタキシャル層13もしくはＮ
型埋め込み層12において寄生抵抗ＲP を形成し、メタル
電極19Ｂを高電位側電源へ接続する。この寄生抵抗ＲP
を形成する成分は、Ｎ型エピタキシャル層13もしくはＮ
型埋め込み層12だけに限らず、Ｎ型不純物層であれば、
何でも用いることができる。
ける抵抗素子５を寄生抵抗で実現する場合の構成を示し
ている。すなわち、メタル電極19Ａを第１の保護ダイオ
ード３のアノード電極とし、Ｐ型不純物層16とＮ型エピ
タキシャル層13の接合面において第１の保護ダイオード
３を形成する。そして第１の保護ダイオード３のカソー
ド電極からつながるＮ型エピタキシャル層13もしくはＮ
型埋め込み層12において寄生抵抗ＲP を形成し、メタル
電極19Ｂを高電位側電源へ接続する。この寄生抵抗ＲP
を形成する成分は、Ｎ型エピタキシャル層13もしくはＮ
型埋め込み層12だけに限らず、Ｎ型不純物層であれば、
何でも用いることができる。
【００１７】図２の（Ｂ）は、第１及び第３実施例にお
ける抵抗素子５を、薄膜抵抗17を用いて実現した場合の
構成例である。この薄膜抵抗17は、バルクのSi以外であ
れば、何でも用いることができる。一般的には、ＣＭＯ
Ｓデバイスのゲート材料と同一のポリシリコンやポリサ
イド等が用いられる。
ける抵抗素子５を、薄膜抵抗17を用いて実現した場合の
構成例である。この薄膜抵抗17は、バルクのSi以外であ
れば、何でも用いることができる。一般的には、ＣＭＯ
Ｓデバイスのゲート材料と同一のポリシリコンやポリサ
イド等が用いられる。
【００１８】次に、第１及び第２実施例における第２の
保護ダイオード４及び抵抗素子６の断面構造を図２の
（Ｃ），（Ｄ）に示す。図２の（Ｃ），（Ｄ）におい
て、Ｐ型埋め込み層21，Ｐ型不純物層22，Ｎ型不純物層
23を用いている以外は、図２の（Ａ），（Ｂ）に示した
構成部分と同一である。図２の（Ｃ）は、第１及び第２
実施例における抵抗素子６を寄生抵抗で構成した場合を
示している。すなわち、メタル電極19Ａを第２の保護ダ
イオード４のカソード電極とし、Ｎ型エピタキシャル層
13とＰ型埋め込み層21の接合面において第２の保護ダイ
オード４を形成する。そして、第２の保護ダイオード４
のアノード電極からつながるＰ型埋め込み層21もしくは
Ｐ型基板11において寄生抵抗ＲP を形成し、メタル電極
19Ｂを低電位側電源へ接続する。この寄生抵抗ＲP を形
成する成分は、Ｐ型埋め込み層21やＰ型基板11に限ら
ず、Ｐ型不純物層であれば、何でも用いることができ
る。
保護ダイオード４及び抵抗素子６の断面構造を図２の
（Ｃ），（Ｄ）に示す。図２の（Ｃ），（Ｄ）におい
て、Ｐ型埋め込み層21，Ｐ型不純物層22，Ｎ型不純物層
23を用いている以外は、図２の（Ａ），（Ｂ）に示した
構成部分と同一である。図２の（Ｃ）は、第１及び第２
実施例における抵抗素子６を寄生抵抗で構成した場合を
示している。すなわち、メタル電極19Ａを第２の保護ダ
イオード４のカソード電極とし、Ｎ型エピタキシャル層
13とＰ型埋め込み層21の接合面において第２の保護ダイ
オード４を形成する。そして、第２の保護ダイオード４
のアノード電極からつながるＰ型埋め込み層21もしくは
Ｐ型基板11において寄生抵抗ＲP を形成し、メタル電極
19Ｂを低電位側電源へ接続する。この寄生抵抗ＲP を形
成する成分は、Ｐ型埋め込み層21やＰ型基板11に限ら
ず、Ｐ型不純物層であれば、何でも用いることができ
る。
【００１９】図２の（Ｄ）は、第１及び第２実施例にお
ける抵抗素子６を、薄膜抵抗17を用いて構成した場合の
構成例である。この薄膜抵抗17は、バルクのSi以外であ
れば、何でも用いることができる。一般的には、ＣＭＯ
Ｓデバイスのゲート材料と同一のポリシリコンやポリサ
イド等が用いられる。
ける抵抗素子６を、薄膜抵抗17を用いて構成した場合の
構成例である。この薄膜抵抗17は、バルクのSi以外であ
れば、何でも用いることができる。一般的には、ＣＭＯ
Ｓデバイスのゲート材料と同一のポリシリコンやポリサ
イド等が用いられる。
【００２０】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、第１の保護ダイオードと高電位側
電源の間、もしくは第２の保護ダイオードと低電位側電
源の間に設けた抵抗素子により電流を抑制することによ
り実現された高静電耐性と、更に入力保護抵抗を小なら
しめることにより実現される高速応答性を備えた半導体
装置における入力保護回路を提供することができる。
に、本発明によれば、第１の保護ダイオードと高電位側
電源の間、もしくは第２の保護ダイオードと低電位側電
源の間に設けた抵抗素子により電流を抑制することによ
り実現された高静電耐性と、更に入力保護抵抗を小なら
しめることにより実現される高速応答性を備えた半導体
装置における入力保護回路を提供することができる。
【図１】本発明に係る半導体装置における入力保護回路
の実施例を示す回路構成図である。
の実施例を示す回路構成図である。
【図２】図１に示した実施例の各構成部材の具体的な構
成を示す断面構成図である。
成を示す断面構成図である。
【図３】従来の半導体装置における入力保護回路を示す
回路構成図である。
回路構成図である。
１ 入力パッド ２ 入力保護抵抗 ３ 第１の保護ダイオード ４ 第２の保護ダイオード ５，６ 抵抗素子 11 Ｐ型基板 12 Ｎ型埋め込み層 13 Ｎ型エピタキシャル層 14 Ｎ型不純物層 15 絶縁層 16 Ｐ型不純物層 17 薄膜抵抗 18 酸化膜 19Ａ，19Ｂ，19Ｃ メタル電極 21 Ｐ型埋め込み層 22 Ｐ型不純物層 23 Ｎ型不純物層
Claims (5)
- 【請求項１】 入力パッドと、該入力パッドに一端を接
続した入力保護抵抗と、該入力保護抵抗の他端にアノー
ド電極を接続した第１の保護ダイオードと、前記保護抵
抗の他端にカソード電極を接続した第２の保護ダイオー
ドとを有する半導体装置における入力保護回路におい
て、前記第１の保護ダイオードのカソード電極は抵抗素
子を介して高電位側電源に接続し、前記第２の保護ダイ
オードのアノード電極は抵抗素子を介して低電位側電源
に接続したことを特徴とする半導体装置における入力保
護回路。 - 【請求項２】 入力パッドと、該入力パッドに一端を接
続した入力保護抵抗と、該入力保護抵抗の他端にアノー
ド電極を接続した第１の保護ダイオードと、前記保護抵
抗の他端にカソード電極を接続した第２の保護ダイオー
ドとを有する半導体装置における入力保護回路におい
て、前記第１の保護ダイオードのカソード電極は高電位
側電源に接続し、前記第２の保護ダイオードのアノード
電極は抵抗素子を介して低電位側電源に接続したことを
特徴とする半導体装置における入力保護回路。 - 【請求項３】 入力パッドと、該入力パッドに一端を接
続した入力保護抵抗と、該入力保護抵抗の他端にアノー
ド電極を接続した第１の保護ダイオードと、前記保護抵
抗の他端にカソード電極を接続した第２の保護ダイオー
ドとを有する半導体装置における入力保護回路におい
て、前記第１の保護ダイオードのカソード電極は抵抗素
子を介して高電位側電源に接続し、前記第２の保護ダイ
オードのアノード電極は低電位側電源に接続したことを
特徴とする半導体装置における入力保護回路。 - 【請求項４】 前記第１及び第２の保護ダイオードは、
同一半導体基板上に形成され、該第１の保護ダイオード
もしくは第２の保護ダイオードのカソード電極もしくは
アノード電極と、高電位側電源もしくは低電位側電源と
の間に接続される抵抗素子として、前記第１もしくは第
２の保護ダイオードのアノード電極とカソード電極の取
り出し位置を離間して配置することにより生じる寄生抵
抗を用いたことを特徴とする請求項１〜３のいずれか１
項に記載の半導体装置における入力保護回路。 - 【請求項５】 前記第１及び第２の保護ダイオードは、
同一半導体基板上に形成され、該第１の保護ダイオード
もしくは第２の保護ダイオードのカソード電極もしくは
アノード電極と、高電位側電源もしくは低電位側電源と
の間に接続される抵抗素子として、前記半導体基板上に
形成された薄膜抵抗を用いたことを特徴とする請求項１
〜３のいずれか１項に記載の半導体装置における入力保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11757493A JPH06310714A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置における入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11757493A JPH06310714A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置における入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310714A true JPH06310714A (ja) | 1994-11-04 |
Family
ID=14715196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11757493A Withdrawn JPH06310714A (ja) | 1993-04-22 | 1993-04-22 | 半導体装置における入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106206551A (zh) * | 2016-08-30 | 2016-12-07 | 西安芯派电子科技有限公司 | 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法 |
-
1993
- 1993-04-22 JP JP11757493A patent/JPH06310714A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106206551A (zh) * | 2016-08-30 | 2016-12-07 | 西安芯派电子科技有限公司 | 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |