CN103579229A - 集成过流保护的mosfet及制造方法 - Google Patents

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Abstract

本发明公开了一种集成过流保护的MOSFET，内置了NPN型晶体管和源极电阻，该器件在流过源端的电流超过额定值时，NPN型晶体管会自动调节MOSFET栅端电压，从而使器件的源端电流回到正常水平，具有过流的自我保护功能。本发明还公开了所述集成过流保护的MOSFET的制造方法。

Description

集成过流保护的MOSFET及制造方法
技术领域
本发明涉及半导体集成电路领域，特别是指一种集成过流保护的MOSFET，本发明还涉及所述集成过流保护的MOSFET的制造方法。
背景技术
MOSFET作为一种功率器件，在如今的电子设备中得到广泛应用，其经常工作在大电压、强电流的状态下，由于较高的工作负荷，很容易发生烧毁。
传统的MOSFET如图1所示，在硅衬底的N型外延11上有P型区12，P型区12上覆盖一层重掺杂N型区13，以作为源区，两沟槽14水平排布，且从上至下贯穿重掺杂N型区13、P型区12，进入N型外延11中，两沟槽14内壁覆盖一层氧化层15，然后沟槽内填充满栅极导电多晶硅16，在两个沟槽之间的P型区12及重掺杂N型区13中，还具有接触孔17及重掺杂P型区18，重掺杂P型区18位于P型区12中，且其上表面与重掺杂N型区13接触，接触孔17贯穿重掺杂N型区13，其底部进入重掺杂P型区18中，将重掺杂P型区18引出到器件表面。
由图可看出，普通的MOSFET仅提供最基本的功率开关管功能，其本身并不具有防止大电流造成损伤的自我保护能力，一旦电流过大，器件极有可能烧毁，造成损失。
发明内容
本发明所要解决的技术问题是提供一种集成过流保护的MOSFET，其具有自我调节栅压使器件电流回到正常水平的能力。
本发明所要解决的另一技术问题是提供所述的集成过流保护的MOSFET的制造方法。
为解决上述问题，本发明提供的集成过流保护的MOSFET，其结构包含：
在N型外延层中具有两个P阱水平排布，一侧P阱用于沟槽型MOSFET单元，另一侧P阱是用于过流保护的NPN型晶体管单元。
所述的沟槽型MOSFET单元，包含两个沟槽，沟槽内壁淀积一层氧化层后填充栅极导电多晶硅，两沟槽之间P型阱区中上部靠沟槽分别具有重掺杂的N型区；一侧沟槽的外侧P阱区中上部也具有一重掺杂N型区。
在NPN型晶体管单元所在的P阱中，包含有两个重掺杂N型区，分别构成NPN管的发射区和集电区，所述P阱作为NPN管的基区，在基区上具有一段二氧化硅，二氧化硅上淀积多晶硅，构成源极电阻。
在包含MOSFET单元部分和NPN管单元部分的整个器件表面具有层间介质层。
MOSFET单元部分，两沟槽之间的两个重掺杂N型区通过穿通层间介质的接触孔连接到顶层金属引出源极，靠近NPN管单元的沟槽通过穿通层间介质的接触孔连接到顶层金属引出栅极，另一个沟槽栅为水平引出。
NPN管单元部分，所述两个重掺杂N型区通过穿通层间介质的接触孔引出连接到顶层金属分别形成NPN管的发射极及集电极，其集电极是与MOSFET的栅极连接，发射区通过穿通层间介质的接触孔连接到顶层金属，并与源极电阻的一端相连，NPN管的基区通过接触孔连接到顶层金属并再与源极电阻的另一端相连。
本发明所述的集成过流保护的MOSFET的制造方法，包含如下工艺步骤：
第1步，在N型外延中采用离子注入并进行热推进工艺形成两个P阱，分别用于制作MOSFET单元及NPN管，在用于制作MOSFET单元的P阱中刻蚀两个沟槽，两个沟槽内均淀积一层氧化层，然后淀积栅极导电多晶硅填充满所述的两个沟槽。
第2步，在用于制作NPN管的P阱表面淀积二氧化硅，并在所述二氧化硅上淀积多晶硅作为源极电阻。
第3步，采用离子注入形成MOSFET以及NPN管的重掺杂N型区。
第4步，淀积氧化物作为层间介质，然后在层间介质上蚀刻出接触孔，作MOSFET及NPN管的接触，接着做顶层金属连接等工艺。
进一步地，所述第1步中两个P阱的注入剂量为6x1012～2x1013cm-2，注入的结深为0.8μm，刻蚀的沟槽深度为0.8～2.0μm，淀积氧化层厚度为
Figure BDA00001900193300021
，栅极导电多晶硅的厚度为
Figure BDA00001900193300022
。
进一步地，所述第2步中淀积的二氧化硅厚度为
Figure BDA00001900193300023
，淀积的多晶硅厚度为
Figure BDA00001900193300024
。
进一步地，所述第3步中离子注入的剂量范围为4x1015～8x1015cm-2。
进一步地，所述第4步中淀积的层间介质厚度为
Figure BDA00001900193300025
。
本发明所述的集成过流保护的MOSFET，通过在MOSFET中内置NPN管，通过NPN管监测MOSFET源端的电流，当源端电流超过额定值时自动调节MOSFET的栅极电压使MOSFET具有过流自我保护功能。
附图说明
图1是传统MOSFET器件结构图；
图2是本发明MOSFET的器件结构图；
图3是本发明MOSFET的等效电路图；
图4是本发明工艺第1步完成图；
图5是本发明工艺第2步完成图；
图6是本发明工艺第3步完成图。
附图标记说明
201是N型外延，202是P阱，203是沟槽，204是氧化层，205是栅极导电多晶硅，206是重掺杂N型区，207是层间介质，208是顶层金属，209是接触孔，210是多晶硅源极电阻，211是二氧化硅，11是N型外延，12是P型区，13是重掺杂N型区，14是沟槽，15是氧化层，16是栅极导电多晶硅，17是接触孔，18是重掺杂P型区。
具体实施方式
本发明所述的集成过流保护的MOSFET，其结构现参照附图2说明如下：
在N型外延层201中具有两个P型阱区202水平排布，一侧P型阱区202用于沟槽型MOSFET单元，另一侧P型阱区202是用于过流保护的NPN型晶体管单元。
所述的沟槽型MOSFET单元，包含两个沟槽203，沟槽203内壁淀积一层的氧化层204后填充栅极导电多晶硅205，两沟槽203之间P型阱区202中上部靠沟槽203分别具有N型区206；远离NPN管单元的沟槽203的外侧P型阱区202中上部也具有一个重掺杂N型区206。
在NPN型晶体管单元所在的P型阱202中，包含有两个重掺杂N型区206，分别构成NPN管的发射区和集电区，所述P型阱202作为NPN管的基区，在基区上具有一段二氧化硅211，二氧化硅211上淀积多晶硅210，构成源极电阻。
在整个器件表面具有层间介质层207。MOSFET单元部分，两沟槽203之间的两个重掺杂N型区206通过穿通层间介质207的接触孔209连接到顶层金属208引出源极，一侧沟槽203通过穿通层间介质207的接触孔209连接到顶层金属208引出栅极，远离NPN管单元的沟槽栅203为水平引出（是为公知技艺图中未示出）。
NPN管单元部分，所述两个重掺杂N型区206通过穿通层间介质207的接触孔209引出连接到顶层金属208分别形成NPN管的发射极及集电极，其集电极是与MOSFET的栅极连接，发射区通过穿通层间介质207的接触孔209连接到顶层金属208，并与源极电阻210的一端相连，NPN管的基区即P阱202通过接触孔209连接到顶层金属208并再与源极电阻210的另一端相连。
本发明所述的集成过流保护的MOSFET，其等效电路如图3所示，源极电阻Rs串接在MOSFET的源极，NPN管的发射极和基极分别连接在Rs的两端，集电极连接到MOSFET的栅极。当流过MOSFET源极的电流达到一定程度时，源极电阻Rs上的压降达到了NPN管的发射极开启电压，使NPN管导通，将MOSFET的栅极电压拉低，从而实现了源极电流的降低，保护了MOSFET不会由于电流过大而烧毁。
本发明所述的集成过流保护的MOSFET的制造方法，包含如下工艺步骤：
第1步，在N型外延中201采用注入剂量为6x1012～2x1013cm-2的离子注入并进行热推进工艺形成两个结深为0.8μm左右的P阱202，分别用于制作MOSFET单元及NPN管。如图4所示，在用于制作MOSFET单元的P阱202中刻蚀两个深度为0.8～2.0μm沟槽203，两沟槽203内均淀积一层厚度为
Figure BDA00001900193300041
的氧化层204并再淀积厚度为
Figure BDA00001900193300042
的栅极导电多晶硅205填充满所述的两个沟槽203。
第2步，如图5所示，在用于制作NPN管的P阱202表面制作厚度为
Figure BDA00001900193300043
的二氧化硅211及源极电阻210，源极电阻210是由一段淀积在所述二氧化硅211上的厚度为
Figure BDA00001900193300044
的多晶硅构成。
第3步，如图6所示，采用注入剂量为4x1015～8x1015cm-2的离子注入形成MOSFET以及NPN管的重掺杂N型区206，其中MOSFET的重掺杂N型区206用于形成MOSFET的源极，NPN管的重掺杂N型区206用于形成集电区及发射区。
第4步，淀积厚度为
Figure BDA00001900193300045
的氧化物作为层间介质207，然后在层间介质上蚀刻出接触孔，作为MOSFET及NPN管的接触孔209，接着做顶层金属208等连接工艺，器件最终完成如图2所示。
以上所述即为本发明的一具体实施例，但并不以此构成本发明的权利保护范围，本领域的技术人员仍能进行一定的更改或变化，凡在本发明的技术思想之内进行的改进或者变化，均应包含在本发明的保护范围之内。

Claims (6)

1.一种集成过流保护的MOSFET，其特征在于：
在N型外延层中具有两个P阱水平排布，一侧P阱用于沟槽型MOSFET单元，另一侧P阱是用于过流保护的NPN型晶体管单元；
所述的沟槽型MOSFET单元，包含两个沟槽，两沟槽内壁附有一层氧化层后填充满栅极导电多晶硅，两沟槽之间P型阱区中上部靠沟槽分别具有重掺杂的N型区；一侧沟槽的外侧P阱区中上部也具有一重掺杂N型区；
在NPN型晶体管单元所在的P阱中，包含有两个重掺杂N型区，分别构成NPN管的发射区和集电区，所述P阱作为NPN管的基区，在基区上具有一段二氧化硅，二氧化硅上淀积多晶硅，构成源极电阻；
在包含MOSFET单元部分和NPN管单元部分的整个器件表面具有层间介质层；
MOSFET单元部分，两沟槽之间的两个重掺杂N型区通过穿通层间介质的接触孔连接到顶层金属引出源极，靠近NPN管单元的沟槽通过穿通层间介质的接触孔连接到顶层金属引出栅极，远离NPN管单元的沟槽栅为水平引出；
NPN管单元部分，所述两个重掺杂N型区通过穿通层间介质的接触孔引出连接到顶层金属分别形成NPN管的发射极及集电极，其集电极是与MOSFET的栅极连接，发射区通过穿通层间介质的接触孔连接到顶层金属，并与源极电阻的一端相连，NPN管的基区通过接触孔连接到顶层金属并再与源极电阻的另一端相连。
2.如权利要求1所述的一种集成过流保护的MOSFET的制造方法，其特征在于：包含如下工艺步骤：
第1步，在N型外延中采用离子注入并进行热推进工艺形成两个P阱，分别用于制作MOSFET单元及NPN管，在用于制作MOSFET单元的P阱中刻蚀两个沟槽，两个沟槽内均淀积一层氧化层，然后淀积栅极导电多晶硅填充满所述的两个沟槽；
第2步，在用于制作NPN管的P阱表面淀积二氧化硅，并在所述二氧化硅上淀积多晶硅作为源极电阻；
第3步，采用离子注入形成MOSFET以及NPN管的重掺杂N型区；
第4步，淀积氧化物作为层间介质，然后层间介质上蚀刻出接触孔，作MOSFET及NPN管的接触，接着做顶层金属连接等工艺。
3.如权利要求2所述的一种集成过流保护的MOSFET的制造方法，其特征在于：所述第1步中两个P阱的注入剂量为6x1012～2x1013cm-2，注入的结深为0.8μm，刻蚀的沟槽深度为0.8～2.0μm，淀积氧化层厚度为
Figure FDA00001900193200021
栅极导电多晶硅的厚度为
Figure FDA00001900193200022
4.如权利要求2所述的一种集成过流保护的MOSFET的制造方法，其特征在于：所述第2步中淀积的二氧化硅厚度为
Figure FDA00001900193200023
淀积的多晶硅厚度为
Figure FDA00001900193200024
5.如权利要求2所述的一种集成过流保护的MOSFET的制造方法，其特征在于：所述第3步中离子注入的剂量范围为4x1015～8x1015cm-2。
6.如权利要求2所述的一种集成过流保护的MOSFET的制造方法，其特征在于：所述第4步中淀积的层间介质厚度为
Figure FDA00001900193200025
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206551A (zh) * 2016-08-30 2016-12-07 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN112531650A (zh) * 2020-12-07 2021-03-19 华羿微电子股份有限公司 一种自带短路保护的功率mosfet
CN115799259A (zh) * 2022-12-19 2023-03-14 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211549B1 (en) * 1997-09-17 2001-04-03 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device including first and second semiconductor elements
JP2003264289A (ja) * 2003-01-27 2003-09-19 Hitachi Ltd 絶縁ゲート型半導体装置
CN102347365A (zh) * 2010-07-28 2012-02-08 安森美半导体贸易公司 双向开关以及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211549B1 (en) * 1997-09-17 2001-04-03 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device including first and second semiconductor elements
JP2003264289A (ja) * 2003-01-27 2003-09-19 Hitachi Ltd 絶縁ゲート型半導体装置
CN102347365A (zh) * 2010-07-28 2012-02-08 安森美半导体贸易公司 双向开关以及其制造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106206551A (zh) * 2016-08-30 2016-12-07 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN106206551B (zh) * 2016-08-30 2018-11-16 西安芯派电子科技有限公司 一种具有压敏电阻的esd保护低压超结mosfet及其制造方法
CN112531650A (zh) * 2020-12-07 2021-03-19 华羿微电子股份有限公司 一种自带短路保护的功率mosfet
CN115799259A (zh) * 2022-12-19 2023-03-14 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法
CN115799259B (zh) * 2022-12-19 2024-01-26 上海雷卯电子科技有限公司 一种提供增强型过压保护的mosfet及mosfet的制造方法

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