CN102593157A - 具有低米勒电容的超级介面的功率晶体管及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 20
- 239000000969 carrier Substances 0.000 claims abstract description 8
- 230000002262 irrigation Effects 0.000 claims description 40
- 238000003973 irrigation Methods 0.000 claims description 40
- 150000002500 ions Chemical class 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000004575 stone Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 8
- 230000008859 change Effects 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 2
- 238000012423 maintenance Methods 0.000 claims description 2
- 238000013021 overheating Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 238000005516 engineering process Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 238000002360 preparation method Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000036632 reaction speed Effects 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明是有关于一种具有低米勒电容的超级介面的功率晶体管及其制作方法。该具有低米勒电容的超级介面的功率晶体管的制作方法，是在具有第一电性的第一层体上，形成具有第二电性的第二层体，再在第二层体上形成介电层及导电层，接着自导电层向下间隔地形成沟渠与连接孔，然后在沟渠内填覆具有第一电性的半导体材料后进行热处理使载子扩散入第二层体中而转变为具有第一电性的第一区及具有第二电性的第二区，再移除半导体材料，最后形成源极区与源极结构而制得功率晶体管，本发明主要是利用热处理使载子扩散形成第一及第二区进而形成晶格连续的超级介面，从而提升了电流的稳定度，也减少晶体管的漏电流与失效机率。
Description
技术领域
本发明涉及一种晶体管及其制作方法，特别是涉及一种具有低米勒电容的超级介面的功率晶体管及其制作方法。
背景技术
功率晶体管(power metal-oxide-semiconductor field transistor)是一种利用多数载子(majority carrier)导电，并以电压控制电流的元件，具有开关速度快、高频性能佳，及能承受高电压等优点，因此，通常并联多个功率晶体管而作为输入电压为数十至数千伏特的功率开关电路运用。
请参阅图1所示，是一种现有的功率晶体管的剖视示意图。目前现有的功率晶体管1包含一个漏极结构11、一个形成于该漏极结构11上的磊晶结构12、一个栅极结构13，及一个源极结构14，以下以n型的功率晶体管1作说明。
该漏极结构11是选自n型半导体材料并以磊晶的方式形成。
该磊晶结构12包括一个形成于该漏极结构11上且具有n型电性的第一区121、一个形成于该漏极结构11上并与该第一区121相邻且具有p型电性的第二区122、一个形成于该第二区122顶面且具有n型电性的源极区123，及一个形成于该第二区122顶面且具有p型电性的接触区124。其中，n型电性表示该区域具有n型半导体材料的电特性，p型电性表示该区域为具有p型半导体材料的电特性。
该第二区122具有一个连结于该漏极结构11上的基部125，及一个位于该第一区121及该源极区123间的重掺杂部126，该重掺杂部126的载子浓度大于基部125的载子浓度。
该栅极结构13包括一层介电层131，及一层导电层132，该介电层131形成于该第一区121的顶面及该第二区122的顶面且未被该源极区123及该接触区124覆盖的区域，该导电层132形成于该介电层131上并可对外电连接而可接受来自外界的电能。一般，介电层131是二氧化硅构成，导电层132是多晶硅构成。
该源极结构14与该栅极结构13的导电层132间隔且彼此绝缘地形成于该源极区123及该接触区124顶面，并以可导电的材料，例如钨，构成而可对外电连接。
当分别给予该栅极结构13的导电层132及该漏极结构11对应该源极结构14一预定电压时，电子自该漏极结构11流经该磊晶结构12的第一区121与第二区122的基部125所形成的超级介面(super junction)、重掺杂部126，及该源极区123而形成导电通路；此时，该具有n型电性的第一区121提供通路，且可借由该第一区121及连结该第一区121与该基部125形成超级介面的空乏区作为电子流的缓冲，进而使该功率晶体管1在给予高电压的环境下正常动作。
上述的功率晶体管1是先以一层第一n型磊晶层体作为漏极结构11，并在该漏极结构11上以磊晶的方式形成一层较该第一n型磊晶层体的载子浓度低的第二n型磊晶层体。
接着，在该第二n型磊晶层体顶面以蚀刻的方式形成至少一个沟渠，并同时界定以n型磊晶层体构成的第一区121；再于该沟渠底部以磊晶的方式填覆满p型半导体材料而形成该第二区122。
然后在该第一区121顶面形成介电层131，及导电层132构成栅极结构13。
之后，利用所形成的栅极结构13作为罩幕，以离子布植的方式植入浓度较填覆满该沟渠的p型半导体材料的载子浓度高的载子，而在该第二区122界定出连结该漏极结构11的基部125及重掺杂部126；并类似地以离子布植的方式在该第二区122顶面形成源极区123。
最后，用绝缘材料自该第二区122及该源极区123共同界定的表面向上形成中间层后，在该中间层顶面以蚀刻的方式形成与栅极结构13的导电层132间隔且绝缘的连接孔，再以离子布植的方式形成接触区124，并在连接孔中填覆钨(在业界惯称为“接触插塞”)而形成源极结构14，完成该功率晶体管1的制作。
目前功率晶体管1的主要问题在于：在形成超级介面的第一区121与第二区122时，是利用蚀刻后配合磊晶方式填入p型半导体材料，而磊晶的工艺成本较高、且执行技术也较困难，此外，蚀刻会造成后续形成的超级介面不平整，及/或有晶格缺陷而成为“不连续面”，进而影响载子的流动，此外，第一、二区121、122的连接面为异质界面(因为第一、二区121、122的构成材料不同)，如此导致电荷易被抑制(trap)而累积于超级介面，进而造成功率晶体管1动作时电流的不稳定、不可预测，以及漏电流的问题。
此外，由于受限于工艺，目前的功率晶体管1的第一区121的全部顶面与栅极结构13的介电层131直接接触，而造成功率晶体管1具有较大的漏极与栅极间电容，因而延长了开启/关闭的时间。
由此可见，上述现有的功率晶体管及其制作方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的具有低米勒电容的超级介面的功率晶体管及其制作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的功率晶体管的制作方法存在的缺陷，而提供一种新的具有低米勒电容的超级介面的功率晶体管的其制作方法，所要解决的技术问题是使其所制作的功率晶体管的动作更稳定、开启/关闭反应快速，非常适于实用。
本发明的另一目的在于，克服现有的功率晶体管存在的缺陷，而提供一种新的具有低米勒电容的超级介面的功率晶体管，所要解决的技术问题是使其动作更稳定、并且开启/关闭反应快速，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种具有低米勒电容的超级介面的功率晶体管的制作方法包含(a)在一层具有第一电性的半导体材料所形成的第一层体上，用具有相反于第一电性的第二电性的半导体材料形成一层第二层体，(b)在该第二层体上依序以介电材料形成一层介电层，及以导电材料形成一层位于该介电层上的导电层，(c)自该导电层的表面向下形成一个深度至该第二层体且用绝缘材料界定形成的连接孔，及一个与该连接孔间隔的沟渠，(d)在该沟渠内填覆一种具有多个载子而成第一电性的半导体材料后，进行热处理使所述载子扩散进入该第二层体中而使该第二层体形成一个转变为第一电性的第一区，及一个保持第二电性的第二区，然后移除填覆该沟渠中的半导体材料，以及(e)在对应该连接孔的第二区顶部形成一个转变为具有第一电性并与该第一区间隔的源极区，再填覆一种导电材料于该连接孔中，制得该具有低米勒电容的超级介面的功率晶体管。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(a)是以磊晶的方式形成该第二层体。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(a)以离子布植的方式对该第二层体掺杂具有第二电性的载子，而形成一个重掺杂部，及一个位于该重掺杂部与该第一层体间的基部，该重掺杂部的载子浓度大于该基部的载子浓度。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(d)在移除该沟渠中的半导体材料后，再填覆种一电中性物质。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(d)是在该沟渠内依序填入二种具有多个载子而成第一电性的半导体材料，且先填入的半导体材料的载子浓度大于后填入的半导体材料的载子浓度。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(e)是在实施该步骤(d)在该沟渠填覆具有多个载子而成第一电性的半导体材料的同时在该连接孔中填覆具有第一电性的半导体材料，再经过热处理而形成该第一区及该源极区。
较佳地，前述具有低米勒电容的超级介面的功率晶体管的制作方法，其中该步骤(e)是以离子布植的方式在对应该连接孔的第二区顶部形成该源极区。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种具有低米勒电容的超级介面的功率晶体管包含一个漏极结构、一个路径结构、一个源极结构，以及一个栅极结构；该漏极结构以具有第一电性的半导体材料所形成，该路径结构以半导体材料构成并与该漏极结构连结，该路径结构包括一个具有第一电性的第一区、一个具有相反于第一电性的第二电性的第二区，及一个远离该漏极结构并与该第一区间隔且具有第一电性的源极区，该第一区及该第二区的界面是晶格连续面，该源极结构与该源极区连结并用于对外电连接，该栅极结构包括一层形成在该路径结构上并与该第二区连结的介电层，及一层形成在该介电层上并与该源极结构绝缘的导电层。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
较佳地，前述具有低米勒电容的超级介面的功率晶体管，其中该路径结构的第二区具有一个邻近该漏极结构的基部，及一个远离该漏极结构并连结该源极区的重掺杂部，该重掺杂部的载子浓度大于该基部的载子浓度。
较佳地，前述具有低米勒电容的超级介面的功率晶体管，其中该路径结构还包括一个连结该源极结构并以具有第二电性的半导体材料所形成的接触区，该源极区与该栅极结构的介电层的距离小于该接触区与该栅极结构的介电层的距离，该接触区的载子浓度大于该第二区的重掺杂部的载子浓度。
较佳地，前述具有低米勒电容的超级介面的功率晶体管，其中该具有第一电性的半导体材料是选自n型及p型其中一型的半导体材料，该具有第二电性的半导体材料是选自n型及p型其中另一型的半导体材料。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明具有低米勒电容的超级介面的功率晶体管及其制作方法至少具有下列优点及有益效果：本发明提供的制作方法制作的具有完整晶格连续超级介面的具有低米勒电容的超级介面的功率晶体管，减少了电子因超级介面的晶格缺陷而被局限的机率，增加了该具有低米勒电容的超级介面的功率晶体管的动作稳定度与崩溃电压，同时增加了开启/关闭反应速度。
综上所述，本发明是有关于一种具有低米勒电容的超级介面的功率晶体管及其制作方法。该具有低米勒电容的超级介面的功率晶体管的制作方法，是在具有第一电性的第一层体上，形成具有第二电性的第二层体，再在第二层体上形成介电层及导电层，接着自导电层向下间隔地形成沟渠与连接孔，然后在沟渠内填覆具有第一电性的半导体材料后进行热处理使载子扩散入第二层体中而转变为具有第一电性的第一区及具有第二电性的第二区，再移除半导体材料，最后形成源极区与源极结构而制得功率晶体管，本发明主要是利用热处理使载子扩散形成第一及第二区进而形成晶格连续的超级介面，从而提升了电流的稳定度，也减少晶体管的漏电流与失效机率。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一种现有的功率晶体管的剖视示意图。
图2是根据本发明一第一较佳实施例所制作出的具有低米勒电容的超级介面的功率晶体管的剖视示意图。
图3是说明该第一较佳实施例的流程图。
图4是说明该第一较佳实施例在一第一层体上形成一第二层体的剖视示意图。
图5是说明该第一较佳实施例在该第二层体顶部形成一井层的剖视示意图。
图6是说明该第一较佳实施在该第二层体顶面形成一介电层、一导电层，及一硬遮幕层的剖视示意图。
图7是说明该第一较佳实施在该第二层体形成一连接孔及一沟渠的剖视示意图。
图8是说明先该第一较佳实施在该沟渠填覆一半导体材料，再经由热处理工艺而形成一第一区，再移除该半导体材料的剖视示意图。
图9是说明该第一较佳实施在该沟渠填覆一电中性物质的剖视示意图。
图10是根据本发明一第二较佳实施例所制得的具有低米勒电容的超级介面的功率晶体管的剖视示意图。
图11是说明该第二较佳实施例的第一区与该漏极结构接触的剖视示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有低米勒电容的超级介面的功率晶体管及其制作方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
请参阅图2、图3所示，图2是根据本发明一第一较佳实施例所制作出的具有低米勒电容的超级介面的功率晶体管的剖视示意图。图3是说明该第一较佳实施例的流程图。本发明一种具有低米勒电容的超级介面的功率晶体管2的制作方法的一第一较佳实施例是制作出如图2所示的功率晶体管2。
先请参阅图2所示，该具有低米勒电容的超级介面的功率晶体管2包含一个漏极结构21、一个与该漏极结构21连结且以半导体材料构成的路径结构22、一个与该路径结构22连结的源极结构24，及一个形成在该路径结构22上的栅极结构23。
该漏极结构21以具有第一电性的半导体材料并以磊晶的方式形成，以该第一较佳实施例所制得的具有低米勒电容的超级介面的功率晶体管2而言，该具有第一电性的半导体材料即n型半导体材料。
该路径结构22包括一个具有第一电性的第一区221、一个具有第二电性且形成于该漏极结构21上的第二区222，及一个形成于该第二区222顶面且与该第一区221以该第二区222作为间隔的源极区223，该源极区223也以该第二区222而与该漏极结构21间隔不接触。该第一区221与第二区222的界面是一晶格连续面，且该第二区222包覆该第一区221而使该第一区221与该漏极结构21间以第二区222作为间隔。该第二电性相反于该第一电性而为p型电性。
该第二区222具有一个连结该漏极结构21的基部225、一个形成于该基部225上的重掺杂部226，及一个形成于该重掺杂部226上并与该源极区223连结且与该第一区221间隔的接触区224。该接触区224以具有第二电性的半导体材料所形成，该接触区224的第二电性的载子浓度大于该重掺杂部226的第二电性的载子浓度，且该重掺杂部226的第二电性的载子浓度大于该基部225的第二电性的载子浓度，该接触区224及该源极区223皆与该重掺杂部226连结并与该基部225间隔。
该源极结构24连结该源极区223与该接触区224，且以可导电的材料例如钨形成(在业界惯称为“接触插塞”)，并可与外界电连接。
该栅极结构23包括一层形成于该路径结构22的重掺杂部226和该第一区221共同界定的顶面的介电层231、一层形成于该介电层231上的导电层232，及一层形成于该导电层232侧周面的绝缘壁233。该介电层231与该绝缘壁233可由例如二氧化硅、氮化硅，或此等材料的组合所构成，该导电层232以导电材料例如多晶硅构成，而该导电层232借由该绝缘壁233与该源极结构24间隔且不电连接。
当施加电压于该栅极结构23的导电层232对应该源极结构24，及该漏极结构21对应该源极结构24时，电荷经该路径结构22的第一区221与该第二区222的基部225形成的超级介面而电导通；此外，电荷可借由该第一区221与该基部225间形成的超级介面的空乏区，及该第一区221与该漏极结构21间形成的空乏区作为电子流的缓冲，进而使该具有低米勒电容的超级介面的功率晶体管2可在施加高电压时正常动作。
上述的具有低米勒电容的超级介面的功率晶体管2的制作方法在经过以下本发明第一较佳实施例的说明后，应当可更加清楚的明白。
请参阅图3、图4、图5所示，图4是说明该第一较佳实施例在一第一层体上形成一第二层体的剖视示意图。图5是说明该第一较佳实施例在该第二层体顶部形成一井层的剖视示意图。首先，进行步骤31，以磊晶的方式依序用第一、二电性的半导体材料形成预定作为漏极结构21的一层第一层体25，及一层连结于该第一层体25上的第二层体26，再在该第二层体26顶面以离子布植的方式植入具有第二电性的载子，而将该第二层体26区分为一层纯磊晶层262及一层井层261。
请参阅图3、图6所示，图6是说明该第一较佳实施在该第二层体顶面形成一介电层、一导电层，及一硬遮幕层的剖视示意图。接续进行步骤32，在该第二层体26的井层261顶面依序形成一层选自绝缘材料的介电层231、一层以导电材料所构成的导电层232，及一层硬遮幕层234。接着，利用微影及蚀刻等工艺将该介电层231的其中一部分，及对应该部分的介电层231的导电层232与硬遮幕层234移除，而使该第二层体26的部分顶面裸露，再在该第二层体26上的导电层232的侧周面形成一个绝缘壁233(如图7所示)。在该第一较佳实施例中，该导电层232是选自多晶硅，该介电层231与绝缘壁233选自二氧化硅、氮化硅，及其组合为材料所制成。
请参阅图3、图7所示，图7是说明该第一较佳实施在该第二层体形成一连接孔及一沟渠的剖视示意图。接着，进行步骤33，依序利用微影及蚀刻等工艺自该第二层体26裸露的顶面依序往下形成一个深度至该纯磊晶层262的沟渠27，及一个与该沟渠27间隔且深度至该井层261的连接孔28。由于该导电层232顶面连结该硬遮幕层234，故若在形成该沟渠27及该连接孔28的过程中，曝光机台在对准时产生偏移，该介电层231及该导电层232也有该绝缘壁233及该硬遮幕层234的保护，而可避免在蚀刻沟渠27，及/或连接孔28时受到破坏；即该硬遮幕层234在上述微影及蚀刻工艺时可提供为自我对准(self align)，以保护该导电层232及该介电层231的完整性，及增进形成该沟渠27与该连接孔28的位置精确程度。
请参阅图3、图8所示，图8是说明先该第一较佳实施在该沟渠填覆一半导体材料，再经由热处理工艺而形成一第一区，再移除该半导体材料的剖视示意图。然后，进行步骤34，在该沟渠27内及该连接孔28内填覆满一种具有第一电性的半导体材料291，在该第一较佳实施例中，填覆该沟渠27及该连接孔28的半导体材料291是选自磷硅玻璃(phosphosilicateglass，简称PSG)、硼磷硅玻璃(Borophosphosilicate glass，简称BPSG)、掺杂砷的硅玻璃，及其中的任一组合为材料所制成。接着进行热处理工艺，使填覆于该沟渠27及该连接孔28中具有第一电性的载子扩散进入该第二层体26，进而使邻近该沟渠27的部分第二层体26由原本的第二电性转变成为具有相反于该第二电性的第一电性的第一区221，且邻近该连接孔28的部分第二层体26转变成为具有相反于该第二电性的第一电性的源极区223，再将该沟渠27中及该连接孔28中具有第一电性的半导体材料移除，使该第一区221及该源极区223的范围固定不再扩大。其余未形成该第一区221及该源极区223的第二层体26的纯磊晶层262界定为基部225，第二层体26的井层261界定为重掺杂部226。而该第一区221及该第二区222间形成晶格完美且连续的超级介面。
再需说明的是，若在该沟渠27中依序填覆二种具有第一电性的半导体材料291，且先填入的半导体材料的载子浓度大于后续填入的半导体材料291的载子浓度，则可更精确地调控该源极区223及该第一区221间的重掺杂部226的距离，即该第一较佳实施例所制得的具有低米勒电容的超级介面的功率晶体管2的通道的长度，并可避免该第一区221与该源极区223接触。
此外，也可先单独在该沟渠27中填覆具有第一电性的半导体材料与进行热处理使载子扩散，再另以离子布植的方式在对应该连接孔28的第二层体26顶部形成该源极区223。
请参阅图3、图9所示，图9是说明该第一较佳实施在该沟渠填覆一电中性物质的剖视示意图。最后，进行步骤35，在该沟渠27内填覆一种电中性物质292，使沟渠27内不再含有具有电性的载子，接着以离子布植的方式在对应该连接孔28底部的第二层体26形成一个较该重掺杂部226的载子浓度高的接触区224，该接触区224与该源极区223连结，然后以金属材料(如钨金属)填覆于该连接孔28而制得该源极结构24，并使该源极结构24可对外电连接，而制得具有低米勒电容的超级介面的功率晶体管2。
借由该重掺杂部226的载子浓度的控制，使该第一较佳实施例制得的具有低米勒电容的超级介面的功率晶体管2的第一区221与该介电层231间重叠的区域较目前的功率晶体管少，进而使漏极与栅极间的电容值降低，从而显著降低在源极输出的米勒电容。
另外，本发明是用填覆具有第一电性的半导体材料在该沟渠27中，再利用热处理工艺使具有第一电性的载子扩散进入该第二层体26中而形成第一区221及第二区222，因此，除了工艺成本、技术难度较低外，第一区221及第二区222构成的超级介面因为没有经过蚀刻破坏而是晶格连续的完整连续面，所以电荷是不会被局限地自该漏极结构21通过该第一、二区221、222形成的晶格连续面，实质是通过晶格完整无缺陷且不存在多余应力的区域，作为电荷理想的缓冲区域，因此，本发明具有低米勒电容的超级介面的功率晶体管2的动作稳定度较佳，并具有较快的开启/关闭反应速度与较大的崩溃电压，另外，未施加电压时，也不会有漏电流的状况产生。
除此之外，本发明在蚀刻成型该沟渠27时并不需特别控制精确程度，也不需刻意降低对该第二层体26晶格破坏的程度，仅需形成所需结构形态的沟渠27即可，如此，还可以大幅减少控制蚀刻精准程度的设备及人力资源。
请参阅图10、图11所示，图10是根据本发明一第二较佳实施例所制得的具有低米勒电容的超级介面的功率晶体管的剖视示意图。图11是说明该第二较佳实施例的第一区与该漏极结构接触的剖视示意图。本发明具有低米勒电容的超级介面的功率晶体管2的制作方法的一第二较佳实施例是与上述第一较佳实施例相似，其不同处在于该步骤34中沟渠27蚀刻得更深，使热处理后该第一区221接触该漏极结构21，或借由控制热扩散工艺的气氛、温度，及/或时间，而使路径结构22的该第一区221与该漏极结构21连结，而使得具有低米勒电容的超级介面的功率晶体管2施加电压成电导通时，可自该漏极结构21顶面即开始缓冲漂移的电荷，进而增加该具有低米勒电容的超级介面的功率晶体管2的耐高电压的程度。
由以上说明可知，本发明是提出一种新的、利用填覆具有预定电性特征的半导体材料，并配合以热处理的方式将载子扩散而形成超级介面，从而制作具有低米勒电容的超级介面的功率晶体管2的方法，如此制作出的具有低米勒电容的超级介面的功率晶体管2的超级介面因未受蚀刻破坏、影响，而可更稳定、快速的动作，且具有更快的开启/关闭反应速度，另外，在未施加电压时，也不会有漏电流的状况产生。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (11)
1.一种具有低米勒电容的超级介面的功率晶体管，其特征在于：其包含一个漏极结构、一个路径结构、一个源极结构，以及一个栅极结构，该漏极结构以具有第一电性的半导体材料所形成，该路径结构以半导体材料构成并与该漏极结构连结，该路径结构包括一个具有第一电性的第一区、一个具有相反于该第一电性的第二电性的第二区，及一个远离该漏极结构并与该第一区间隔且具有第一电性的源极区，该第一区及该第二区的界面是晶格连续面，该源极结构与该源极区连结并用于对外电连接，该栅极结构包括一层形成在该路径结构上并与该第二区连结的介电层，及一层形成在该介电层上并与该源极结构绝缘的导电层。
2.如权利要求1所述的具有低米勒电容的超级介面的功率晶体管，其特征在于：该路径结构的第二区具有个一邻近该漏极结构的基部，及一个远离该漏极结构并连结该源极区的重掺杂部，该重掺杂部的载子浓度大于该基部的载子浓度。
3.如权利要求2所述的具有低米勒电容的超级介面的功率晶体管，其特征在于：该路径结构还包括一个连结该源极结构并以具有该第二电性的半导体材料所形成的接触区，该源极区与该栅极结构的介电层的距离小于该接触区与该栅极结构的介电层的距离，该接触区的载子浓度大于该第二区的重掺杂部的载子浓度。
4.如权利要求3所述的具有低米勒电容的超级介面的功率晶体管，其特征在于：该具有第一电性的半导体材料是选自n型及p型其中一型的半导体材料，该具有第二电性的半导体材料是选自n型及p型其中另一型的半导体材料。
5.一种具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于，其包含以下步骤：(a)在一层具有第一电性的半导体材料所形成的第一层体上，用具有相反于该第一电性的第二电性的半导体材料形成一层第二层体，(b)在该第二层体上依序以介电材料形成一层介电层，及以导电材料形成一层位于该介电层上的导电层，(c)自该导电层的表面向下形成一个深度至该第二层体且用绝缘材料界定形成的连接孔，及一个与该连接孔间隔的沟渠，(d)在该沟渠内填覆一具有多个载子而成第一电性的半导体材料后，进行热处理使所述载子扩散进入该第二层体中而使该第二层体形成一个转变为第一电性的第一区，及一个保持第二电性的第二区，然后移除填覆该沟渠中的该半导体材料，以及(e)在对应该连接孔的第二区顶部形成一个转变为具有第一电性并与该第一区间隔的源极区，再填覆一种导电材料于该连接孔中，制得该具有低米勒电容的超级介面的功率晶体管。
6.如权利要求5所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(a)是以磊晶的方式形成该第二层体。
7.如权利要求6所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(a)以离子布植的方式对该第二层体掺杂具有第二电性的载子，而形成一个重掺杂部，及一个位于该重掺杂部与该第一层体间的基部，该重掺杂部的载子浓度大于该基部的载子浓度。
8.如权利要求7所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(d)在移除该沟渠中的该半导体材料后，再填覆一种电中性物质。
9.如权利要求8所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(d)是在该沟渠内依序填入二种具有多个载子而成第一电性的半导体材料，且先填入的半导体材料的载子浓度大于后填入的半导体材料的载子浓度。
10.如权利要求9所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(e)是在实施该步骤(d)在该沟渠填覆具有多个载子而成第一电性的半导体材料的同时在该连接孔中填覆具有第一电性的半导体材料，再经过热处理而形成该第一区及该源极区。
11.如权利要求9所述的具有低米勒电容的超级介面的功率晶体管的制作方法，其特征在于：该步骤(e)是以离子布植的方式在对应该连接孔的第二区顶部形成该源极区。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100100310A TWI414069B (zh) | 2011-01-05 | 2011-01-05 | Power transistor with low interface of low Miller capacitor and its making method |
| TW100100310 | 2011-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102593157A true CN102593157A (zh) | 2012-07-18 |
Family
ID=46481584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011102205267A Pending CN102593157A (zh) | 2011-01-05 | 2011-08-01 | 具有低米勒电容的超级介面的功率晶体管及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102593157A (zh) |
| TW (1) | TWI414069B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102789990A (zh) * | 2012-08-17 | 2012-11-21 | 西安龙腾新能源科技发展有限公司 | 一种浅槽源电极结构超结器件的制作工艺 |
| CN103594348A (zh) * | 2012-08-17 | 2014-02-19 | 茂达电子股份有限公司 | 具有低密勒电容的半导体元件的制作方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111584365B (zh) * | 2020-04-29 | 2024-01-30 | 北京时代民芯科技有限公司 | 一种低米勒电容槽栅vdmos器件制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1409408A (zh) * | 2001-09-25 | 2003-04-09 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| CN1433569A (zh) * | 2000-06-02 | 2003-07-30 | 通用半导体公司 | 一种制造功率mos场效应管的方法 |
| CN1610974A (zh) * | 2001-12-31 | 2005-04-27 | 通用半导体公司 | 具有电压维持区域并从相反掺杂的多晶硅区域扩散的高电压功率mosfet |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103199017B (zh) * | 2003-12-30 | 2016-08-03 | 飞兆半导体公司 | 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法 |
| US7635637B2 (en) * | 2005-07-25 | 2009-12-22 | Fairchild Semiconductor Corporation | Semiconductor structures formed on substrates and methods of manufacturing the same |
| TWI349314B (en) * | 2007-08-27 | 2011-09-21 | Anpec Electronics Corp | Semiconductor process for trench power mosfet |
-
2011
- 2011-01-05 TW TW100100310A patent/TWI414069B/zh not_active IP Right Cessation
- 2011-08-01 CN CN2011102205267A patent/CN102593157A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102789990B (zh) * | 2012-08-17 | 2015-10-28 | 西安龙腾新能源科技发展有限公司 | 一种浅槽源电极结构超结器件的制作工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201230333A (en) | 2012-07-16 |
| TWI414069B (zh) | 2013-11-01 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C05 | Deemed withdrawal (patent law before 1993) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20120718 |