CN1610974A - 具有电压维持区域并从相反掺杂的多晶硅区域扩散的高电压功率mosfet - Google Patents

具有电压维持区域并从相反掺杂的多晶硅区域扩散的高电压功率mosfet Download PDF

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Abstract

提供了一种用于形成功率半导体器件的方法，本方法首先提供第一(2)或第二导电(1)类型的衬底，之后在衬底(1)上形成电压维持区域。通过在衬底(1)上淀积第一导电类型的外延层并且在外延层中形成至少一个沟槽(520)来形成电压维持区域。在沟槽(520)中淀积具有第二导电类型的第二掺杂剂的第一多晶硅层(512)。扩散第二掺杂剂来形成相邻于沟槽(520)的掺杂的外延区域，并处在外延层中。接下来在沟槽(520)中淀积具有第一导电类型的第一掺杂剂的第二多晶硅层(512)。分别位于第二和第一多晶硅层(512)中的第一和第二掺杂剂彼此相互扩散来实现第一和第二多晶硅层(512)中的电气补偿。最后，在电压维持区域上形成至少一个第二导电类型的区域来在它们之间限定结部。

Description

具有电压维持区域并从相反掺杂的多晶硅 区域扩散的高电压功率MOSFET
相关申请
本发明涉及于2001年10月4日在美国专利商标局提交的、题目为“用于制造具有浮岛电压维持层的功率半导体器件的方法”的、序列号为09/970,972的未授权美国专利申请。
本申请涉及于2001年12月31日在美国专利商标局提交的、题目为“用于制造具有包括由快速扩散形成的掺杂柱的电压维持区域的高电压功率MOSFET的方法”的、序列号为10/039,068的未授权美国专利申请。
本申请涉及于2001年12月31日在美国专利商标局提交的、题目为“具有包括由沟槽蚀刻和离子注入形成的掺杂柱的电压维持区域的高电压功率MOSFET”的、序列号为10/038,845的未授权美国专利申请。
本申请涉及于2001年12月31日在美国专利商标局提交的、题目为“具有包括由使用也是掺杂源的蚀刻剂气体的沟槽蚀刻形成的掺杂柱的电压维持区域的高电压功率MOSFET”的、序列号为10/039,284的未授权美国专利申请。
技术领域
本发明总的来说涉及半导体器件，并且具体的说涉及功率MOSFET器件。
背景技术
在比如自动电气系统、电源，以及功率管理仪器的应用中采用功率MOSFET器件。这种器件应该在截止态中维持高电压，同时在导通状态下具有低电压降和高电流。
图1示出了N沟槽功率MOSFET的典型结构。在N+硅衬底2上形成的N-外延硅层1包括器件中两个MOSFET单元的p-体区5a和6a，N+源区域7和8。P-体区5和6也可以包括深p-体区5b和6b。源-体区电极12延伸穿过外延层1的特定表面部分以接触源极和体区。由延伸到图1的半导体上表面的N-外延层1的部分形成两个单元的N型漏极。在N+衬底2的底部设置漏电极。通常是多晶硅的绝缘栅电极18主要位于器件的体区和漏极部分之上，和体区和漏极通过通常是二氧化硅的绝缘物的薄层分开。当将合适的正向电压加到与源极和体区电极相关的栅极上时，在体区的表面的源和漏之间形成沟槽。
如图1所示的现有MOSFET的导通电阻大部分由外延层1中的漂移区域电阻确定。漂移区域电阻依次由外延层1的掺杂和层厚度确定。但是，为增加器件的击穿电压，必须在增加层厚度的同时减少外延层1的掺杂浓度。图2的曲线20示出了作为现有MOSFET的击穿电压的函数的每单位面积的导通电阻。不幸的是，如曲线20所示，器件的导通电阻随着它的击穿电压的增加快速增加。电阻的快速增加使得在较高的电压操作MOSFET时，具体的说在高于几百伏特的电压操作时会产生问题。
图3示出了设计用于操作在较高的电压的、具有减少的导通电阻的MOSFET。在1998的IEDM论文集(p.683)的第26.2号论文公开了这种MOSFET。这个MOSFET和如图1所示的现有MOSFET类似，除了它包括从体区5和6之下延伸进器件的漂移区域的p型掺杂区域40和42。该p型掺杂区域40和42限定了在由n型掺杂的柱分开的漂移区域中的柱，其中n型掺杂柱由和p型掺杂区域40和42相邻的外延层1的部分限定。相反掺杂类型的另外的柱使得不仅如现有MOSFET中的在纵向方向上建立反向电压，而且在水平方向上也建立反向电压。结果，这个器件可以实现和现有器件相同的反向电压，并且外延层1的层厚度减少而且漂移区域的掺杂浓度增加。图2的曲线25示出了每单位面积的导通电阻，其是如图3所示的MOSFET的击穿电压的函数。很明显，在较高的操作电压，这个器件的导通电阻相比如图1所示的器件显著的减少，基本上随着击穿电压线性增加。
如图3所示的器件的改进的操作特性是基于晶体管的漂移区域中的电荷补偿。就是说，例如，以数量级或更多(by an order of magnitudeor more)显著的增加漂移区域中的掺杂，并且通过添加相反掺杂类型的柱来使添加的电荷平衡。这样晶体管的闭锁电压保持不变。当器件在它的导通状态时电荷补偿柱不对电流导通做出贡献。晶体管的这些所需特征决定性的依靠在相反掺杂类型的相邻柱之间实现电荷补偿的程度。不幸的是，因为在其制造过程中控制处理参数的限制，难以避免柱的掺杂梯度的不均匀。例如，穿过柱和衬底之间的界面和穿过柱和p-体区之间的界面的扩散将引起在那些界面附近的柱的部分的掺杂浓度的改变。
可以以包括多个外延淀积步骤的处理顺序来制造如图3所示的结构，其中每一步淀积后都引入适当的掺杂剂。不幸的是，执行外延淀积步骤是昂贵的，并且使得制造这个结构很昂贵。制造这些器件的另一技术在未授权的美国申请序列号90/970,972中示出，其中将沟槽连续蚀刻到不同深度。在每一蚀刻步骤之后注入掺杂材料并且通过沟槽的底部扩散来形成一系列掺杂区域(所谓的“浮岛”)，它们共同执行好像如图3所示的p型掺杂区域40和42的功能，但是，使用该浮岛技术的器件的导通电阻不和使用连续柱的相同器件一样低。
因此，需要提供一种制造如图3所示的MOSFET结构的方法，该方法需要最小数量的外延淀积步骤，使得可以更为廉价的生产，而且还能允许充分控制处理参数，使得可以在器件的漂移区域中的相反掺杂类型的相邻柱中实现高度的电荷补偿。
发明内容
根据本发明，提供了一种用于形成功率半导体器件的方法，本方法首先提供第一或第二导电类型的衬底，之后在衬底上形成电压维持区域。通过在衬底上淀积第一导电类型的外延层并且在外延层中形成至少一个沟槽来形成电压维持区域。在沟槽中淀积具有第二导电类型的第二掺杂剂的第一多晶硅层。扩散第二掺杂剂来形成在外延层中并且和沟槽相邻的掺杂的外延区域。接下来在沟槽中淀积具有第一导电类型的第一掺杂剂的第二多晶硅层。分别位于第二和第一多晶硅层中的第一和第二掺杂剂彼此扩散来实现第一和第二多晶硅层中的电气补偿。最后，在电压维持区域上形成至少一个第二导电类型的区域来在它们之间限定一接合(junction)。
可以从包括纵向DMOS，V-沟槽CMOS以及沟槽DMOSMOSFET，IGBT，双极性晶体管和二极管的组中选择由本发明的方法形成的功率半导体器件。
根据本发明的另一方面，提供一种功率半导体器件。该器件包括第一或第二导电类型的衬底和设置在衬底上的电压维持区域。电压维持区域包括具有第一导电类型的外延层和至少一个位于外延层中的沟槽。至少一个具有第二导电类型的掺杂剂的掺杂柱位于外延层中，并和沟槽的侧壁相邻。第一多晶硅层位于沟槽中，并且第二多晶硅层位于第一多晶硅层上。该柱是通过使第二掺杂剂从第一多晶硅层扩散进入外延层来形成的。在电压维持区域上设置至少一个第二导电类型的区域来限定在它们之间的结。
附图说明：
图1示出了现有的功率MOSFET结构的截面图。
图2示出了现有的功率MOSFET的作为击穿电压的函数的每单位面积导通电阻。
图3示出了包括具有位于体区下的p型掺杂剂的柱的电压维持区域的MOSFET结构，其被设计用于操作在使每单位面积的导通电阻比如图1所示的结构在相同的电压时更低。
图4(a)-4(d)示出了可以采用来制造根据本发明构造的电压维持区域的示例性处理步骤的顺序。
具体实施方式
根据本发明，将在下面描述一种在半导体功率器件的电压维持层中形成p型柱的方法。首先，在形成器件的电压维持区域的n型掺杂外延层中蚀刻一个或多个沟槽。每一沟槽被置于将设置掺杂柱的地方的中心。在沟槽中淀积第一p型掺杂多晶硅层。将在多晶硅中的p型掺杂剂扩散进在沟槽周围的n型掺杂外延层。之后，淀积第二n型掺杂多晶硅层来填充该沟槽。来自相反掺杂的多晶硅层的掺杂剂彼此扩散，并且彼此进行电气补偿。但是，因为在多晶硅中n型掺杂剂的扩散速率大于形成外延层中的单晶硅的扩散速率，在外延层中形成的p型掺杂区域不经历显著的电荷补偿。产生的几乎是电中性的多晶硅柱显示出高电阻，并且不以任何显著的方式对器件性能做出贡献，同时p型掺杂的单晶硅区域形成连续掺杂的柱，其具有类似于如图3所示的光滑的侧面。在本发明的一些实施例中，采用的p型掺杂剂是硼并且采用的n型掺杂剂是磷、砷或它们的组合物。
可以根据下面的在图4(a)-4(d)中示出了的示例性步骤制造类似于如图3所示的功率半导体器件。
首先，在现有N+掺杂衬底502上生长N型掺杂外延层501。外延层501通常是15-50微米厚并且在400-800V下具有5-40欧姆-厘米的电阻率。之后，通过以介质层覆盖外延层501的表面形成介质掩模层，并且之后使用现有的曝光和构图方法来留下限定沟槽520的位置的部分。通过掩模开口以反应离子蚀刻将沟槽520干蚀刻到最初的深度，该深度可能在(例如)10-45微米的范围。
如果需要的话，每一沟槽的侧壁可以是光滑的。首先，可以使用干化学蚀刻来从沟槽侧壁移去氧化物的薄层(通常大约500-1000埃)来消除反应离子蚀刻过程引起的损坏。之后，在沟槽520上生长牺牲二氧化硅层。该牺牲层通过缓冲氧化物蚀刻，或通过HF蚀刻移去，使得产生的沟槽侧壁尽可能的光滑。
在图4(b)中，在沟槽520中淀积p型掺杂多晶硅层510。之后执行扩散步骤使得p型掺杂剂从沟槽520扩散进周围的外延层501，这样形成单晶硅的p型掺杂柱512。通常，应该选择沟槽深度、掺杂剂剂量和扩散处理的幅度(magnitude)和持续时间来达到所需的电荷补偿度(degree)。
参考图4(c)，之后淀积n型掺杂的多晶硅层516来填充沟槽。其后执行扩散步骤使得多晶硅层516中的n型掺杂剂和多晶硅层510中的p型掺杂剂互相扩散。允许进行互相扩散处理直到p和n型掺杂剂彼此进行电气补偿，使得多晶硅层510和51 6成为电平衡。如在 Solid State Electronics的Vol.27，No.11，pp.995-1001，1984的“半绝缘多晶硅电阻”(由M.K.Lee，C.Y.Lu，K.Z.Chang和C.Shih)中所描述的，如果正确地选择n型和p型掺杂剂的量可以实现电荷补偿，并且将其在这里完全包括并全文引入作为参考。
通过给位于沟槽520中的多晶硅层提供电气补偿，在沟槽520的中心形成高电阻区域。当将反向电压应用到完成的器件时，假定高电阻多晶硅区域中的任意过度电荷具有和外延硅的掺杂柱512相同的导电类型，这个电阻引起小的泄漏电流在器件的两个高压终端之间流过。但是，如果高电阻多晶硅区域具有和掺杂的柱512相反的导电类型，它将在掺杂柱512中“电气”漂移，除非超过临界电场。
最后，如图4(d)所示，通过从它的表面移去多晶硅对该结构的表面进行平坦化处理。
上述顺序的处理步骤产生了如图4(d)所示的结构，其提供具有p型掺杂柱的电压维持层，在其上可以制造任意数量的不同的功率半导体器件。如前所述，这种功率半导体器件包括纵向DMOS，V-沟槽DMOS，以及沟槽MOS MOSFET，IGBT和其它MOS门控器件。例如，图3示出了包括具有类似于在本发明中采用的掺杂柱的电压维持层的MOSFET的实例，除了在本发明中，该掺杂柱具有纵向的侧壁。应该注意虽然图4示出了用来形成掺杂柱的单一沟槽，本发明包含具有一个或多个沟槽来形成任意数量的掺杂柱的电压维持区域。例如，当适当的减少器件的导通电阻时，一个或多个掺杂柱可以位于栅极的中心以下或其它位置。
如图4所示，一旦形成了电压维持区域和一个或多个掺杂柱，可以以下面的方式完成如图3所示的MOSFET。在形成有源区掩模之后生长栅氧化物。之后，淀积、掺杂、并氧化多晶硅层。然后对多晶硅层进行掩模处理来形成栅极区域。使用传统的掩模处理、注入和扩散步骤形成p+掺杂深体区5b和6b。例如，在20到200KeV以大约1×1014到5×1015/cm2的剂量将硼注入p+掺杂深体区。以类似的方式形成浅体区5a和6a。这个区域的注入剂量将是在20到100KeV能量下的1×1013到5×1014/cm2。
接下来，使用光致抗蚀剂掩模处理来形成限定源区域7和8的构图的掩模层。然后通过注入和扩散处理形成源区域7和8。例如，在衬底上形成氧化层之后，可以在20到100KeV、在通常2×1015到1.2×1016/cm2的浓度将砷注入源区域。在注入之后，将砷扩散到大约0.5到2.0微米的深度。体区的深度通常在大约1-3微米的范围，其中P+掺杂深体区(如果存在的话)稍微深一些。以传统的方式，通过蚀刻氧化层来在前表面上形成接触开口来完成DMOS晶体管。还淀积金属化层并对其进行掩模处理以限定源-体区和栅电极。而且，使用垫(pad)掩模来限定垫接触。最后，在衬底的下表面形成漏接触层，产生如图5所示的器件。
应该注意虽然公开了制造功率MOSFET的特定处理顺序，但可以使用其它处理顺序，同时保持在本方面的范围之中。例如，可以在限定栅极区域之前形成深p+掺杂体区。还可以在形成沟槽之前形成深p+掺杂体区。在一些DMOS结构中，该p+掺杂的深体区可以比p-掺杂体区更浅，或者在一些情况中，甚至可能没有p+掺杂体区。
在本发明的一些实施例中，不需要淀积掺杂的多晶硅层。而是，可以使用气相掺杂将掺杂剂添加到第一多晶硅层510。另外，可以在多晶硅上淀积二氧化硅的掺杂层，这里多晶硅在它在蚀刻步骤中被移去之前用作固体源(solid source)。类似的，可以将掺杂剂从气相或从二氧化硅的掺杂淀积层添加到第二多晶硅层516，并使第二层不填充沟槽。如果采用气相淀积，则淀积或生长介质层或未掺杂的多晶硅层来在平化之前以填充沟槽。相反的，如果掺杂的多晶硅用作掺杂源，则其可以被用于填充沟槽。还可以仅淀积一层掺杂的多晶硅(例如，层510)并且使用气相掺杂或通过从如上所述的固体掺杂源引入掺杂剂来引入电气补偿掺杂的多晶硅的掺杂剂。如上所述，然后以介质或未掺杂的多晶硅随后填充沟槽。
先前的描述表示该层510中的n型掺杂剂没有扩散进p型掺杂柱512。但是，事实上可以在层516中使用n型掺杂剂来补偿一些掺杂柱512中的p型掺杂剂，这样提供了一种用于调整掺杂柱512中的电荷的技术，以获得最大(或最佳)的击穿电压。还可以最初以未掺杂的多晶硅填充沟槽，然后将第一掺杂剂扩散进多晶硅以及外延层501的周围部分(来形成掺杂柱512)，并且之后，将第二掺杂剂扩散进多晶硅来补偿第一掺杂剂。这个方法将产生具有从晶片表面延伸到超过沟槽底部的点的掺杂剂浓度梯度的掺杂区域，这个梯度是沟槽尺寸、多晶硅晶粒尺寸、沟槽深度、引入的掺杂剂的量以及其它变量的函数。
虽然在这里特别示出并描述了多种实施例，应该理解由上述说明覆盖了不脱离本发明的精神和范围的修改和变型，并且它们在附加的权利要求的范围之内。例如，可以提供根据本发明的功率半导体器件，其中多种半导体区域的导电性和在这里所述的相反。另外，虽然使用纵向DMOS晶体管来示出制造根据本发明的器件需要的示例性步骤，根据这些教导也可以制造其它DMOS FET和其它功率半导体器件，比如二极管、双极性晶体管、功率JFET、IGBT、MCT和其它MOS门控功率器件。

Claims (59)

1.一种形成功率半导体器件的方法，包括下面的步骤：
A.提供第一或第二导电类型的衬底；
B.在所述衬底上通过下列步骤形成电压维持区域：
1.在衬底上淀积外延层，所述外延层具有第一导电类型；
2.在所述外延层中形成至少一个沟槽；
3.在所述沟槽中淀积具有第二导电类型的第二掺杂剂的第一材料层；
4.扩散所述第二掺杂剂来形成相邻所述沟槽的掺杂的外延区域并处在所述外延层中；
5.在所述沟槽中淀积具有第一导电类型的第一掺杂剂的第二材料层；
6.互相扩散分别位于第二和第一材料层中的第一和第二掺杂剂来实现第一和第二材料层中的电气补偿；
C.在所述电压维持区域上形成至少一个所述第二导电类型的区域来在它们之间限定一结。
2.如权利要求1所述的方法，其中所述电气补偿足够基本上实现在第一和第二材料层中的电荷平衡。
3.如权利要求1所述的方法，其中该第二层基本上充满沟槽。
4.如权利要求1所述的方法，其中步骤(C)进一步包括步骤：
在栅极绝缘区域上形成栅导体；
在外延层中形成第一和第二体区来在它们之间限定一漂移区域，所述体区具有第二导电类型；
在该第一和第二体区中分别形成第一导电类型的第一和第二源区域。
5.如权利要求1所述的方法，其中所述第二掺杂剂是硼。
6.如权利要求1所述的方法，其中所述第一掺杂剂包括磷。
7.如权利要求1所述的方法，其中所述第一掺杂剂包括砷。
8.如权利要求1所述的方法，其中所述第一掺杂剂包括磷和砷。
9.如权利要求4所述的方法，其中所述体区包括深体区。
10.如权利要求1所述的方法，其中通过提供限定至少一个沟槽的掩模层，并且蚀刻由该掩模层限定的沟槽来形成所述沟槽。
11.如权利要求4所述的方法，其中通过将掺杂剂注入并扩散进衬底来形成所述体区。
12.如权利要求1所述的方法，其中所述功率半导体器件是从包括纵向DMOS、V-槽DOS、和沟槽DMOS MOSFET、IGBT、二极管和双极性晶体管的组中选择的。
13.如权利要求1所述的方法，其中所述第一和第二材料层是多晶硅层。
14.如权利要求2所述的方法，其中所述第一和第二材料层是多晶硅层。
15.如权利要求3所述的方法，其中所述第一和第二材料层是多晶硅层。
16.如权利要求4所述的方法，其中所述第一和第二材料层是多晶硅层。
17.如权利要求1所述的方法，进一步包括将第一掺杂剂的部分扩散进所述掺杂的外延区域来调整所述掺杂的外延区域的电子电荷的步骤。
18.一种根据权利要求1的方法制造的功率半导体器件。
19.一种根据权利要求16的方法制造的功率半导体器件。
20.一种根据权利要求12的方法制造的功率半导体器件。
21.一种功率半导体器件，包括：
第一或第二导电类型的衬底；
设置在所述衬底上的电压维持区域，所述电压维持区域包括：
具有第一导电类型的外延层；
位于所述外延层中的至少一个沟槽；
位于该沟槽中的第一材料层；
位于第一多晶硅层上的第二材料层；
至少一个掺杂的柱，其与沟槽相邻并且位于外延层中，所述至少一个掺杂的柱具有第二导电类型的掺杂剂，通过将第二掺杂剂从第一材料层扩散进外延层来形成所述至少一个掺杂柱；
至少一个所述第二导电性的区域，其设置在所述电压维持区域上以在它们之间限定结。
22.如权利要求21所述的器件，其中所述第一和第二材料层是高电阻率材料层。
23.如权利要求21所述的器件，其中所述第一和第二材料层基本上是电中性的。
24.如权利要求21所述的器件，其中至少一个区域进一步包括：
栅介质和设置在所述栅介质上的栅导体；
第一和第二体区，其位于外延层中以在它们之间限定漂移区域，所述体区具有第二导电类型，以及；
第一导电类型的第一和第二源区域，其分别位于第一和第二体区中。
25.如权利要求24所述的器件，其中所述体区包括深体区。
26.如权利要求21所述的器件，其中该第二层基本上填充该沟槽。
27.如权利要求21所述的器件，其中所述掺杂剂是硼。
28.如权利要求21所述的器件，进一步包括从第二层扩散到第一层的第一掺杂剂。
29.如权利要求23所述的器件，进一步包括从第二层扩散到第一层，以实现第一和第二材料层电中性的第二掺杂剂。
30.如权利要求29所述的器件，其中所述另一掺杂剂包括砷。
31.如权利要求29所述的器件，其中所述另一掺杂剂包括磷。
32.如权利要求29所述的方法，其中所述另一掺杂剂包括磷和砷。
33.如权利要求21所述的器件，其中所述功率半导体器件是从包括纵向DMOS、V-槽DOS，和沟槽DMOS MOSFET、IGBT、二极管和双极性晶体管的组中所选择的。
34.如权利要求21所述的器件，其中所述第一和第二材料层是多晶硅层。
35.如权利要求22所述的器件，其中所述第一和第二材料层是多晶硅层。
36.如权利要求23所述的器件，其中所述第一和第二材料层是多晶硅层。
37.如权利要求24所述的方法，其中所述第一和第二材料层是多晶硅层。
38.如权利要求29所述的方法，其中所述第一和第二材料层是多晶硅层。
39.一种形成功率半导体器件的方法，包括下面的步骤：
A.提供第一或第二导电类型的衬底；
B.在所述衬底上通过下列步骤形成电压维持区域：
1.在衬底上淀积外延层，所述外延层具有第一导电类型；
2.在所述外延层中形成至少一个沟槽；
3.在所述沟槽中提供具有第二导电类型的第二掺杂剂的第一材料层；
4.扩散所述第二掺杂剂来形成相邻所述沟槽的掺杂的外延区域，并处在所述外延层中；
5.在所述沟槽中提供具有第一导电类型的第一掺杂剂的第二材料层；
6.互相扩散分别位于第二和第一材料层中的第一和第二掺杂剂以在第一和第二材料层中实现电气补偿；
C.在所述电压维持区域上形成至少一个所述第二导电类型的区域以在它们之间限定一结。
40.如权利要求39所述的方法，其中所述电气补偿足够基本上实现第一和第二材料层中的电荷平衡。
41.如权利要求39所述的方法，其中该第二层基本上填充该沟槽。
42.如权利要求39所述的方法，其中步骤(C)进一步包括步骤：
在栅介质区域上形成栅导体；
在外延层中形成第一和第二体区以在它们之间限定漂移区域，所述体区具有第二导电类型；
在第一和第二体区中分别形成第一导电类型的第一和第二源区域。
43.如权利要求39所述的方法，其中所述第二掺杂剂是硼。
44.如权利要求39所述的方法，其中所述第一掺杂剂包括磷。
45.如权利要求39所述的方法，其中所述第一掺杂剂包括砷。
46.如权利要求39所述的方法，其中所述第一掺杂剂包括磷和砷。
47.如权利要求42所述的方法，其中所述体区包括深体区。
48.如权利要求39所述的方法，其中所述沟槽是通过提供限定至少一个沟槽的掩模层、并且蚀刻由掩模层限定的沟槽来形成的。
49.如权利要求42所述的方法，其中所述体区通过将掺杂剂注入并扩散进衬底来形成。
50.如权利要求39所述的方法，其中所述功率半导体器件是从包括纵向DMOS、V-槽DOS、和沟槽DMOS MOSFET、IGBT、二极管和双极性晶体管的组中选择。
51.如权利要求39所述的方法，其中提供第一材料层的步骤包括在使用气相掺杂以第二掺杂剂掺杂第一材料层之后淀积第一材料层的步骤。
52.如权利要求51所述的方法，其中提供第二材料层的步骤包括在使用气相掺杂以第一掺杂剂掺杂第二材料层之后淀积第二材料层的步骤。
53.如权利要求52所述的方法，进一步包括以介质材料填充沟槽的步骤。
54.如权利要求52所述的方法，进一步包括以未掺杂的多晶硅填充沟槽的步骤。
55.如权利要求39或51所述的方法，其中所述第一和第二材料层是多晶硅层。
56.如权利要求52所述的方法，其中所述第一和第二材料层是多晶硅层。
57.如权利要求53所述的方法，其中所述第一和第二材料层是多晶硅层。
58.如权利要求39所述的方法，进一步包括将第一掺杂剂的部分扩散进所述掺杂的外延区域以调整所述掺杂的外延区域的电荷的步骤。
59.一种形成功率半导体器件的方法，包括下面的步骤：
A.提供第一或第二导电类型的衬底；
B.在所述衬底上通过下列步骤形成电压维持区域：
1.在衬底上淀积外延层，所述外延层具有第一导电类型；
2.在所述外延层中形成至少一个沟槽；
3.在所述沟槽中提供具有第二导电类型的第二掺杂剂的第一材料层；
4.扩散所述第二掺杂剂以形成相邻所述沟槽的掺杂的外延区域，并处在所述外延层中；
5.将第一导电类型的第一掺杂剂扩散进第一材料层以实现第一材料层中的电气补偿；
C.在所述电压维持区域上形成至少一个所述第二导电类型的区域以在它们之间限定一结部。
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