CN102208436A

CN102208436A - 功率半导体器件的终端结构及功率半导体器件

Info

Publication number: CN102208436A
Application number: CN2010101411741A
Authority: CN
Inventors: 周振强; 江堂华; 吴家键; 蔡桥斌
Original assignee: BYD Co Ltd
Current assignee: BYD Semiconductor Co Ltd
Priority date: 2010-03-31
Filing date: 2010-03-31
Publication date: 2011-10-05
Anticipated expiration: 2030-03-31
Also published as: CN102208436B

Abstract

本发明提供了一种功率半导体器件的终端结构及功率半导体器件。该功率半导体器件的终端结构包括位于功率半导体器件主体半导体区中的沟道环，所述沟道环的材料为相对介电常数为1～15之间的本征多晶材料。本发明的功率半导体器件的终端结构中沟道环采用相对介电常数在15以内的本征多晶材料，使通过该沟道环区域内的电场线接近水平、并且在该区域内无极值点，可以很好地降低载流子的滞留量，从而提高击穿电压。

Description

功率半导体器件的终端结构及功率半导体器件

技术领域

本发明属于半导体器件保护技术领域，尤其涉及一种功率半导体器件的终端结构及功率半导体器件。

背景技术

电场限制环，简称场环，是功率半导体器件常用终端中的一种。场环的应用可以改善功率半导体器件边缘电场分布，提高功率半导体器件的耐压能力和稳定性。图1是现有的功率半导体器件的终端结构示意图。请参照图1，该功率半导体器件包括重掺杂N型衬底1(N+衬底1)、位于N+衬底1上面的N型缓冲层2、位于N型缓冲层2上面的轻掺杂N型外延层3(N-型外延层3)和在N-型外延层3(相当于功率半导体器件中的主体半导体区)中形成的功能区域和保护区域。所谓主体半导体区是功率半导体器件中即形成有功能结构有形成有保护结构的半导体层。该功能区域为主结区域，图中P+型半导体层与N-型外延层形成的PN结称为主结。该保护区域具有沟道环4和截止环5等区域。在功率半导体器件中还具有位于该保护区域上方的钝化层6，以提供进一步保护。现有的功率半导体器件必须具备很高的耐压，一般会设置多个沟道环4。因此，设置有沟道环4的功率半导体器件中，若p型半导体区域、n型半导体区域分别均匀掺杂且场环完全耗尽，则耗尽层内的其电场分布如图2A、图2B所示。图2A为功率半导体横向上耗尽层的电场曲线图；图2B为功率半导体轴向上耗尽层的电场曲线图；该横向为功率半导体的厚度方向，该轴向是俯视功率半导体器件时得到的平面内的任一方向。耗尽层的耐压大小由电场曲线与X轴围成的面积决定。从图2B中我们可以得到，该耗尽层的电场曲线具有多个波峰、波谷，因此其耐压并没有达到最大，从而限制了功率半导体的轴向耐压能力。

发明内容

本发明为解决现有技术中的功率半导体器件中具有沟道环的终端耐压能力较弱的技术问题，提供一种功率半导体器件的终端结构，以实现较高的耐压。

本发明是这样实现的，一种功率半导体器件的终端结构，包括位于功率半导体器件主体半导体区中的沟道环，其中，所述沟道环的材料为相对介电常数为1～15之间的本征多晶材料。

本发明还提供一种功率半导体器件，其中，该器件包括上述功率半导体器件的终端结构。

本发明的功率半导体器件的终端结构中沟道环采用相对介电常数在15以内的本征多晶材料，使通过该沟道环区域内的电场线接近水平、并且在该区域内无极值点，可以很好地降低载流子的滞留量，从而提高击穿电压。

附图说明

图1是现有的功率半导体器件的终端结构示意图；

图2A为现有的功率半导体横向上耗尽层的电场曲线图；

图2B为现有的功率半导体轴向上耗尽层的电场曲线图；

图3是本发明实施例的功率半导体器件的终端结构示意图；

图4是材料为本征多晶材料的沟道环的电场曲线图。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

详述本发明实施例之前，先就电场限制环(场环)的击穿机理进行描述。电场限制环一般是用p型区耗尽产生的电场谷来抵消n型区耗尽所产生的电场峰对最大电场值迭加影响，从而达到耐压的目的。电场限制环击穿也就是表示耗尽层的击穿。在忽略空间电荷区的载流子并认为空间电荷区中的杂质已全部电离的情况下，根据下面泊松方程：

\frac{dE (x)}{dx} = \frac{q}{ϵ} (p - n + N_{d}^{+} - N_{a}^{-})

可以得到：

p型区内

\frac{dE (x)}{dx} = - \frac{q}{ϵ} N_{a};

n型区内

\frac{dE (x)}{dx} = \frac{q}{ϵ} N_{d};

其中，X轴是pn方向为正方向建立起来的，Na为p型掺杂浓度，Nd为n型掺杂浓度。由上面公式可以知道，耗尽层的击穿电压为以Ec(临界击穿电场)为顶点、耗尽层宽度为底的三角形面积，并且该电场在pn结处达到最大。也就是说临界电场Ec出现在pn结处。

设计传统终端时，使各电场峰值相等、各电场谷值相等并尽可能使电场峰值接近于电场谷值以节约终端占用的宽度。对于n型环器件，若场环中有p型环结构，耐压时p型环内电子净积累较严重，其有效负电荷密度增加，引起更严重的电子净积累；同理，与p型环紧邻的n型环空穴净积累较严重，而这又导致该区域有效正电荷密度增加，引起更严重的空穴净积累。这样此类传统结构场环即便符合应用要求也存在着缓慢击穿的风险。

本发明的核心思想是用本征多晶材料来替代现有技术中沟道环内材料，因为通过具有本征多晶材料的沟道环的区域内的电场线接近水平、并且在该区域内无极值点，可以很好地降低载流子的滞留量，从而提高击穿电压，同时也不存在缓慢击穿的风险。

这样用本征多晶材料来替代现有场环材料，既可以节省场环占用宽度，又因为省去了现有技术中常用的场环上的挖场氧工艺而增加了其机械强度和耐玷污性。采用本发明替代的场环越宽、个数越多，本发明的技术优势就越明显，因此，需要耐很高电压的场合，可以采用本征多晶材料替代所有场环的材料来实现。

据于此，提出本发明实施例的功率半导体器件的终端结构，包括位于功率半导体器件主体半导体区中的沟道环，所述沟道环的材料为相对介电常数为1～15之间的本征多晶材料。

图4是材料为本征多晶材料的沟道环的电场曲线图。

从图4可以看出，本征多晶材料的电场曲线接近于直线，并没有波峰和波谷，最大限度提高了击穿电压。图4中也可以得到，不同相对介电常数的本征多晶材料的耐压是不一样的，如ε_r为2时电场曲线围成的面积是最大的、而ε_r为4时电场曲线围成的面积最小，因此，相对介电常数越低其电场线围成的面积越大即耐压越高。作为本发明实施例的沟道环的材料的相对介电常数值越低越好。

采用相对介电常数在1～15之间的本征多晶材料，是因为以下三点：

第一，低相对介电常数。由于其相对介电常数低不易发生极化现象或者发生极化现象的程度较低，因此表面具有较少的极化电荷，有利于耐压；

第二，本征多晶材料没有掺杂。在没有掺杂的本征多晶材料内由于没有掺杂其在电场中就不存在杂质电离的情况，因此在主体半导体区域中形成的耗尽区的电场就没有波峰和波谷，即电场几乎为一条平行与X轴的直线。这样现有技术中相同面积的终端结构与本发明实施例的终端结构相比，本实施例的终端结构耐压要高。

第三，省去了现有技术中终端制作工艺中常用的场环上的挖场氧工艺，从而增加了本发明实施例的终端结构的机械强度和耐玷污性。

本发明实施例的本征多晶材料优选本征多晶硅和本征多晶碳化硅的一种。这些材料都是常用的半导体材料，具有成熟的工艺和成本优势，可以满足工业需求。本发明实施例优选本征多晶碳化硅为沟道环的材料，以实现较高耐压。例如，耐压1200V时，现有的场环型终端结构需400微米左右长度，而本发明实施例的采用材料为本征多晶硅料的沟道环的终端结构则需要200微米左右长度。本征多晶硅的相对介电常数在2-5之间。功率半导体器件需要应用在耐压超过1200的场合时，其终端优选采用多个该材料为本征多晶硅的沟道环来实现器件的耐压。本征多晶碳化硅的相对介电常数也在2-5之间，但通常较本征多晶硅的相对介电常数要小，因此，此处采用本征多晶碳化硅效果更好。

为了详细说明本发明的技术方案，现列举一实例如下：

图3是本发明实施例的功率半导体器件的终端结构示意图。

参照图3，功率半导体器件包括N+型衬底、位于N+型衬底上的N型缓冲层、位于N型缓冲层上的N-型半导体区(相当于功率半导体器件的主体半导体区)、位于N-型半导体区中的P型掺杂的主结和终端结构。该终端结构包括一位于N-型半导体区中与主结距一定距离处的沟道环100和距沟道环100另一侧一定距离的N+截止环、位于N-型半导体区上表面的电场集中区200和位于电场集中区200上方的钝化层300。所述电场集中区200包括位于N-型半导体区上面的第二绝缘层210、位于第二绝缘层210上的过渡层220、位于过渡层220上的栅氧层230、位于栅氧层230上第一绝缘层240、位于第一绝缘层240上并在终端结构边缘处的金属层、位于栅氧层230和第一绝缘层240之间的多晶硅层，该金属层位于沟道环100远离主结的一侧，该多晶硅层位于第一一绝缘层240和栅氧层230之间并水平方向上与金属层相距一定距离，以保证电场集中区200中的电位合适。

这种终端结构采用多个绝缘层和过渡层层叠形式，可以通过改变各层之间的相对介电常数，来实现较高耐压，同时还可以降低漏电电流。

该功率半导体器件是功率快速回复二极管(FRD)、MOS管(金属氧化物绝缘栅场效应管)、CMOS管(互补金属氧化物绝缘栅场效应管)、IGBT(绝缘栅双极型晶体管)等功率半导体器件。

所述沟道环的材料为本征多晶硅和本征多晶碳化硅中的一种。其相对介电常数优选1～15为最好，本发明实施例中相对介电常数越低越好，此处优选本征多晶材料为本征多晶碳化硅。

本发明实施例的钝化层的材料优选聚酰亚胺。由于聚酰亚胺的相对介电常数为2至3之间，在其表面产生的极化电荷比较少，可以实现较高耐压，同时还可以较少漏电电流。

本发明实施例的过渡层起到了上承钝化层下启沟道环的作用，在本发明实施例的终端结构中占有重要地位，进一步起到提高耐压的作用。本发明过渡层的材料是优选相对介电常数在1～15之间的本征多晶材料或者绝缘材料。过渡层的材料若选择绝缘材料，则此时优选的材料是聚酰亚胺。过渡层的材料如选择本征多晶材料，则此时的材料优选本征多晶硅和本征多晶碳化硅的一种，进一步优选为本征多晶碳化硅。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种功率半导体器件的终端结构，包括位于功率半导体器件主体半导体区中的沟道环，其特征在于，所述沟道环的材料为相对介电常数为1～15之间的本征多晶材料。

2.如权利要求1所述功率半导体器件的终端结构，其特征在于，所述沟道环的材料为本征多晶硅和本征多晶碳化硅中的一种。

3.如权利要求1所述功率半导体器件的终端，其特正在于，具有多个所述沟道环。

4.如权利要求1-3任一项所述功率半导体器件的终端结构，其特征在于，还包括电场集中区和钝化层，所述电场集中区位于主体半导体区的上面，所述钝化层位于电场集中区的上面。

5.如权利要求4所述功率半导体器件的终端结构，其特征在于，所述钝化层的材料是聚酰亚胺。

6.如权利要求4所述功率半导体器件的终端结构，其特征在于，所述电场集中区包括位于主体半导体区上面的第二绝缘层、位于第二绝缘层上的过渡层、位于过渡层上的栅氧层、位于栅氧层上的第一绝缘层、位于第一绝缘层上并在终端结构边缘处的金属层、位于栅氧层和第一绝缘层之间的多晶硅层；所述多晶硅层水平方向上与金属层隔开。

7.如权利要求6所述功率半导体器件的终端结构，其特征在于，所述过渡层的材料是相对介电常数均在1～15之间的本征多晶材料或者绝缘材料。

8.如权利要求7所述功率半导体器件的终端结构，其特征在于，所述过渡层的材料是聚酰亚胺。

9.如权利要求7所述功率半导体器件的终端结构，其特征在于，所述过渡层的材料是本征多晶硅和本征多晶碳化硅中的一种。

10.一种功率半导体器件，其特征在于，包括如权利要求1至9任一项所述的功率半导体器件的终端结构。