CN110544725B - 具有截止环结构的功率半导体器件及其制作方法 - Google Patents

具有截止环结构的功率半导体器件及其制作方法 Download PDF

Info

Publication number
CN110544725B
CN110544725B CN201910805687.9A CN201910805687A CN110544725B CN 110544725 B CN110544725 B CN 110544725B CN 201910805687 A CN201910805687 A CN 201910805687A CN 110544725 B CN110544725 B CN 110544725B
Authority
CN
China
Prior art keywords
type
groove
conductive
semiconductor device
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910805687.9A
Other languages
English (en)
Other versions
CN110544725A (zh
Inventor
朱袁正
周锦程
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi NCE Power Co Ltd
Original Assignee
Wuxi NCE Power Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi NCE Power Co Ltd filed Critical Wuxi NCE Power Co Ltd
Priority to CN201910805687.9A priority Critical patent/CN110544725B/zh
Publication of CN110544725A publication Critical patent/CN110544725A/zh
Application granted granted Critical
Publication of CN110544725B publication Critical patent/CN110544725B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及半导体技术领域，具体公开了一种具有截止环结构的功率半导体器件，包括半导体基板，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且环绕元胞区设置；位于终端保护区的第二导电类型体区内环绕第二类沟槽的外围设置有截止环结构；截止环结构包括第三类沟槽、第四类沟槽和截止环金属，第三类沟槽和第四类沟槽的沟槽底部均伸入第一导电类型外延层内，截止环金属位于第三类沟槽和第四类沟槽的上方，且截止环金属能够通过第四类沟槽伸入第一导电类型外延层内。本发明还公开了一种具有截止环结构的功率半导体器件的制作方法。本发明提供的具有截止环结构的功率半导体器能够提高功率半导体器件的截止能力，阻止器件漏电。

Description

具有截止环结构的功率半导体器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种具有截止环结构的功率半导体器件及具有截止环结构的功率半导体器件的制作方法。
背景技术
如图1所示，为传统沟槽MOSFET结构的结构示意图。如图1所示，沟槽MOSFET结构包括元胞区和终端保护区，所述元胞区位于器件的中心区，在终端保护区内设置有截止环结构。图1所示的截止环由第三类沟槽13构成，以N型器件为例，所述第三类沟槽13位于P型体区的表面被绝缘介质层覆盖，沟槽底部进入N型外延层中，并且环绕第二类沟槽5。第三类沟槽13上方的绝缘介质层中设有通孔，该通孔从绝缘介质层的表面进入导电多晶硅内，在第三类沟槽13远离元胞区的一侧设有通孔，该通孔从绝缘介质层的表面进入P型体区内。在第三类沟槽的上方设有截止环金属12，截止环金属12填充满第三类沟槽13与其远离元胞区的一侧的通孔。在实际生产过程中，当沟槽深度变浅时，器件耐压时出现了严重的漏电现象，经过仿真验证，如图2所示，为传统沟槽MOSFET结构耐压时的电势分布图，在器件耐压时，截止环并没有将电场完全截止，因此导致了器件的漏电，经过研究发现在传统沟槽MOSFET内的第三类沟槽13远离元胞区一侧的通孔内的截止环金属12由于与P型体区接触，因此无法使第三类沟槽13内的导电多晶硅带上漏极电位，实际上第三类沟槽13内的导电多晶硅的电位一直比漏极电位低。
发明内容
本发明提供了一种具有截止环结构的功率半导体器件及具有截止环结构的功率半导体器件的制作方法，解决相关技术中存在的沟槽的漏电问题。
作为本发明的一个方面，提供一种具有截止环结构的功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其中，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；
位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一类导电类型外延层内；
位于所述终端保护区的所述第二导电类型体区内靠近所述元胞区的位置设置有至少一根第二类沟槽；
位于所述终端保护区的所述第二导电类型体区内环绕所述第二类沟槽的外围设置有截止环结构；
所述截止环结构包括第三类沟槽、第四类沟槽和截止环金属，所述第三类沟槽和所述第四类沟槽的沟槽底部均伸入所述第一导电类型外延层内，所述第三类沟槽位于所述终端保护区靠近所述元胞区的一侧，且环绕所述第二类沟槽设置，所述第四类沟槽位于所述终端保护区远离所述元胞区的一侧，且位于所述第二类沟槽的拐角位置，所述截止环金属位于所述第三类沟槽和所述第四类沟槽的上方，且所述截止环金属能够通过所述第四类沟槽伸入所述第一导电类型外延层内。
进一步地，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，所述第三类沟槽和所述第四类沟槽均被所述绝缘介质层覆盖，所述第三类沟槽的侧壁和底壁上均形成有栅氧层，所述第三类沟槽内设置有导电多晶硅，所述第四类沟槽的侧壁上设置有导电多晶硅，所述第四类沟槽的底壁及内部均填充绝缘介质层，所述第三类沟槽上覆盖的绝缘介质层内设置有第一通孔，所述第四类沟槽内部的绝缘介质层中设置有第二通孔，所述第一通孔的底部延伸至所述第三类沟槽内的导电多晶硅内，所述第二通孔的底部延伸至所述第一导电类型外延层内，所述截止环金属的一端填充所述第一通孔，所述截止环金属的另一端填充所述第二通孔。
进一步地，所述第一类沟槽和所述第二类沟槽的底壁和侧壁上均形成有栅氧层，所述第一类沟槽和所述第二类沟槽内均设置有导电多晶硅，所述第一类沟槽内的导电多晶硅连接栅极电位，所述第二类沟槽和所述第四类沟槽内的导电多晶硅均浮空设置。
进一步地，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有栅极总线金属，所述源极金属通过所述绝缘介质层上的第三通孔与所述第二导电类型体区以及所述第一导电类型源区接触。
进一步地，所述第二类沟槽设置四个拐角，每个拐角位置均设置有所述第四类沟槽。
进一步地，位于所述终端保护区的所述第二导电类型体区内设置有三根第二类沟槽。
进一步地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。
作为本发明的另一个方面，提供一种具有截止环结构的功率半导体器件的制作方法，其中，所述具有截止环结构的功率半导体器件的制作方法包括：
提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层上选择性刻蚀沟槽，形成第一类沟槽、第二类沟槽、第三类沟槽和第四类沟槽，其中所述第四类沟槽位于所述第二类沟槽的拐角位置处；
热生长形成栅氧层；
淀积导电多晶硅，并刻蚀保留所述第一类沟槽、所述第二类沟槽、所述第三类沟槽内的导电多晶硅以及刻蚀保留所述第四类沟槽的侧壁上的导电多晶硅；
淀积绝缘介质层，并填充所述第四类沟槽，刻蚀所述绝缘介质层，并保留所述第四类沟槽内的绝缘介质层；
注入第二导电类型杂质并热退火，形成第二导电类型体区；
选择性注入第一导电类型杂质并激活，形成第一导电类型源区；
淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，并注入第二导电类型杂质；
淀积金属并选择性刻蚀金属，形成源极金属、栅极总线金属和截止环金属。
进一步地，所述通孔包括第一通孔、第二通孔和第三通孔，所述第一通孔位于所述第三类沟槽上，且所述第一通孔的底部延伸至所述第三类沟槽内的导电多晶硅内，所述第二通孔位于所述第四类沟槽内，所述第二通孔的底部延伸至所述第一导电类型外延层内，所述第三通孔包括位于终端保护区的第三通孔以及位于元胞区的第三通孔，所述位于终端保护区的第三通孔位于所述第一类沟槽和所述第二类沟槽之间，所述源极金属通过所述位于元胞区的第三通孔与所述第一导电类型源区和第二导电类型体区接触，所述源极金属通过所述位于终端保护区的第三通孔与所述第二导电类型体区接触。
通过上述具有截止环结构的功率半导体器件及其制作方法，在截止环结构中设置第四类沟槽，由于在第四类沟槽内的截止环金属能够进入到第一导电类型外延层内，因而使得第三类沟槽内的导电多晶硅的电位与漏极电位完全相同，能够提高功率半导体器件的截止能力，阻止器件漏电。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为现有技术中的沟槽MOSFET结构的结构示意图。
图2为现有技术中的沟槽MOSFET结构耐压时的电势分布图。
图3为本发明提供的功率半导体器件的俯视图。
图4为沿图3的虚线AA’截得的结构示意图。
图5为沿图3的虚线BB’截得的结构示意图。
图6为本发明提供的具有截止环结构的功率半导体器件耐压时的电势分布图。
图7为本发明提供的形成外延层的结构示意图。
图8为本发明提供的形成第一类沟槽、第二类沟槽、第三类沟槽和第四类沟槽的结构示意图。
图9为本发明提供的形成栅氧层的结构示意图。
图10为本发明提供的淀积导电多晶硅后的结构示意图。
图11为本发明提供的刻蚀导电多晶硅后形成第四类沟槽内的绝缘介质层的结构示意图。
图12为本发明提供的形成第二导电类型体区与第一导电类型源区的结构示意图。
图13为本发明提供的形成绝缘介质层与通孔的结构示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互结合。下面将参考附图并结合实施例来详细说明本发明。
为了使本领域技术人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包括，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本实施例中提供了一种具有截止环结构的功率半导体器件，图3至图5是根据本发明实施例提供的具有截止环结构的功率半导体器件的结构示意图，如图3至图5所示，包括：
包括半导体基板，所述半导体基板被划分为元胞区01和终端保护区02，所述元胞区01位于所述半导体基板的中心区，所述终端保护区02位于所述元胞区01的外圈且环绕所述元胞区01设置，其中，所述半导体基板包括第一导电类型衬底1和位于所述第一导电类型衬底1上的第一导电类型外延层2，所述第一导电类型外延层2的表面设置有第二导电类型体区3；
位于所述元胞区01的所述第二导电类型体区3内设置有第一类沟槽4，所述第一类沟槽4的沟槽底部伸入所述第一类导电类型外延层2内；
位于所述终端保护区02的所述第二导电类型体区3内靠近所述元胞区01的位置设置有至少一根第二类沟槽5；
位于所述终端保护区02的所述第二导电类型体区3内环绕所述第二类沟槽5的外围设置有截止环结构；
所述截止环结构包括第三类沟槽13、第四类沟槽14和截止环金属12，所述第三类沟槽13和所述第四类沟槽14的沟槽底部均伸入所述第一导电类型外延层2内，所述第三类沟槽13位于所述终端保护区02靠近所述元胞区01的一侧，且环绕所述第二类沟槽5设置，所述第四类沟槽14位于所述终端保护区02远离所述元胞区01的一侧，且位于所述第二类沟槽5的拐角位置，所述截止环金属12位于所述第三类沟槽13和所述第四类沟槽14的上方，且所述截止环金属12能够通过所述第四类沟槽14伸入所述第一导电类型外延层2内。
通过上述具有截止环结构的功率半导体器件，在截止环结构中设置第四类沟槽，由于在第四类沟槽内的截止环金属能够进入到第一导电类型外延层内，因而使得第三类沟槽内的导电多晶硅的电位与漏极电位完全相同，能够提高功率半导体器件的截止能力，阻止器件漏电。
需要说明的是，如图3所示，为功率半导体器件的俯视图，图4为沿图3的虚线AA’截得的结构示意图，图5为沿图3的虚线BB’截得的结构示意图，图3可以看出，第四类沟槽14位于所述第二类沟槽5的拐角位置处。
具体地，为了实现第三类沟槽和所述第四类沟槽的功能，位于所述元胞区01以及所述终端保护区02的所述第二导电类型体区3的表面均设置有绝缘介质层9，所述第三类沟槽13和所述第四类沟槽14均被所述绝缘介质层9覆盖，所述第三类沟槽13的侧壁和底壁上均形成有栅氧层6，所述第三类沟槽13内设置有导电多晶硅7，所述第四类沟槽14的侧壁上设置有导电多晶硅7，所述第四类沟槽14的底壁及内部均填充绝缘介质层9，所述第三类沟槽13上覆盖的绝缘介质层9内设置有第一通孔15，所述第四类沟槽14内部的绝缘介质层9中设置有第二通孔16，所述第一通孔15的底部延伸至所述第三类沟槽13内的导电多晶硅7内，所述第二通孔16的底部延伸至所述第一导电类型外延层2内，所述截止环金属12的一端填充所述第一通孔15，所述截止环金属12的另一端填充所述第二通孔16。
具体地，所述第一类沟槽4和所述第二类沟槽5的底壁和侧壁上均形成有栅氧层6，所述第一类沟槽4和所述第二类沟槽5内均设置有导电多晶硅7，所述第一类沟槽4内的导电多晶硅7连接栅极电位，所述第二类沟槽5和所述第四类沟槽14内的导电多晶硅7均浮空设置。
应当理解的是，此处“浮空设置”的含义为不连接任何电位，即第二类沟槽5和第四类沟槽14内的导电多晶硅均不连接任何电位。
具体地，位于所述元胞区01的所述第二导电类型体区3的表面设置有第一导电类型源区8，位于所述元胞区01的绝缘介质层9表面设置有源极金属10，位于所述终端保护区02的绝缘介质层9表面设置有栅极总线金属11，所述源极金属10通过所述绝缘介质层9上的第三通孔17与所述第二导电类型体区3以及所述第一导电类型源区8接触。
具体地，如图3所示，所述第二类沟槽5设置四个拐角，每个拐角位置均设置有所述第四类沟槽14。
优选地，位于所述终端保护区02的所述第二导电类型体区3内设置有三根第二类沟槽5。
应当理解的是，所述第二导电类型体区3内设置的第二类沟槽5的数量可以根据需求进行设置，此处不做限定，图4仅为示意性表示。
优选地，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型半导体器件时，第一导电类型为P型，第二导电类型为N型。
需要说明的是，本实施例均以功率半导体器件为N型功率半导体器件为例进行说明的。
下面结合图4对本实施例提供的具有截止环结构的功率半导体器件的结构进行整体说明。
以N型功率器件为例，提供的具有截止环结构的功率半导体器件，包括元胞区01和终端保护区02，所述元胞区01位于器件的中心区，所述终端保护区02环绕在元胞区01的周围，所述元胞区01包括多个元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括N型衬底1及位于N型衬底1上的N型外延层2，所述N型外延层2表面设有P型体区3，所述P型体区3表面设有第一类沟槽4，所述第一类沟槽4内设有栅氧层6与导电多晶硅7，所述第一类沟槽4的底部进入N型外延层2中，所述P型体区3表面设有N型源区8，在所述元胞区01表面覆盖绝缘介质层9，源极金属10通过所述绝缘介质层9上的通孔与P型体区3、N型源区8接触，所述终端保护区02包括半导体基板，所述半导体基板包括N型衬底1及位于N型衬底1上的N型外延层2，所述N型外延层2表面设有P型体区3，所述P型体区3内设有至少一根互相平行的第二类沟槽5，所述第二类沟槽5内设有栅氧层6与导电多晶硅7，所述第二类沟槽5上方与P型体区3上方覆盖有绝缘介质层9，在绝缘介质层9的上方设有栅极总线金属11，在器件的最外围，即在第二类沟槽5的远离元胞区01的一侧，设有截止环结构，所述截止环结构由第三类沟槽13与第四类沟槽14组成，所述第三类沟槽13与第四类沟槽14都位于P型体区3的表面被绝缘介质层9覆盖，并且沟槽底部进入N型外延层2中，所述第三类沟槽13位于靠近元胞区01的一侧，并且环绕第二类沟槽5，沟槽内设有栅氧层6与导电多晶硅7，在所述第三类沟槽13上方的绝缘介质层9中设有第一通孔15，所述第一通孔从绝缘介质层9的表面进入导电多晶硅7内，所述第四类沟槽14位于远离元胞区01的一侧，并且第四类沟槽14位于第二类沟槽5拐角的位置，所述第四类沟槽14的表面设有栅氧层6，在所述第四类沟槽14的侧壁设有导电多晶硅7，在所述第四类沟槽14的中心部分的沟槽底部不设有导电多晶硅7，并且被绝缘介质层9填充满，在所述第四类沟槽14内的绝缘介质层9中设有第二通孔，所述第二通孔从绝缘介质层9的表面进入N型外延层内，在第三类沟槽13与第四类沟槽14的上方设有截止环金属12，所述截止环金属12填充满第三类沟槽13的第一通孔15与第四类沟槽14内的第二通孔16。
如图6所示，为本实施例的具有截止环结构的功率半导体器件耐压时的电势分布图，当进行耐压时，由于在第四类沟槽内的截止环金属进入N型外延层中，所以第三类沟槽内的导电多晶硅的电位与漏极电位完全相同，因此本实施例的截止效果优于传统截止环。另外，由于本实施例提供的第四类沟槽设置在功率半导体器件的四角，不增加器件的面积，因此，不增加成本即可完成。
本发明的另一实施例，提供一种具有截止环结构的功率半导体器件的制作方法，其中，如图4至图13所示，所述具有截止环结构的功率半导体器件的制作方法包括：
如图7所示，提供第一导电类型衬底1，在所述第一导电类型衬底1上生长第一导电类型外延层2；
如图8所示，在所述第一导电类型外延层2上选择性刻蚀沟槽，形成第一类沟槽4、第二类沟槽5、第三类沟槽13和第四类沟槽14，其中所述第四类沟槽14位于所述第二类沟槽5的拐角位置处；
如图9所示，热生长形成栅氧层6；
如图10所示，淀积导电多晶硅7，并刻蚀保留所述第一类沟槽4、所述第二类沟槽5、所述第三类沟槽13内的导电多晶硅7以及刻蚀保留所述第四类沟槽14的侧壁上的导电多晶硅7；
如图11所示，淀积绝缘介质层9，并填充所述第四类沟槽14，刻蚀所述绝缘介质层9，并保留所述第四类沟槽14内的绝缘介质层9；
如图12所示，注入第二导电类型杂质并热退火，形成第二导电类型体区3；
如图13所示，选择性注入第一导电类型杂质并激活，形成第一导电类型源区8；
如图4所示，淀积绝缘介质层9，然后在绝缘介质层9上选择性刻蚀出通孔，并注入第二导电类型杂质；
如图4所示，淀积金属并选择性刻蚀金属，形成源极金属10、栅极总线金属11和截止环金属12。
通过上述具有截止环结构的功率半导体器件的制作方法制得的具有截止环结构的功率半导体器件，在截止环结构中设置第四类沟槽，由于在第四类沟槽内的截止环金属能够进入到第一导电类型外延层内，因而使得第三类沟槽内的导电多晶硅的电位与漏极电位完全相同，能够提高功率半导体器件的截止能力，阻止器件漏电。另外，本实施例提供的具有截止环结构的功率半导体器件的制作方法与现有的工艺兼容，不增加成本。
需要说明的是，图4至图13所示的结构示意图均以N型功率器件为例进行示意的，其中第一导电类型为N型，第二导电类型为P型。
具体地，如图4所示，所述通孔包括第一通孔15、第二通孔16和第三通孔17，所述第一通孔15位于所述第三类沟槽13上，且所述第一通孔15的底部延伸至所述第三类沟槽13内的导电多晶硅内，所述第二通孔16位于所述第四类沟槽14内，所述第二通孔16的底部延伸至所述第一导电类型外延层2内，所述第三通孔17包括位于终端保护区02的第三通孔以及位于元胞区01的第三通孔，所述位于终端保护区02的第三通孔17位于所述第一类沟槽4和所述第二类沟槽5之间，所述源极金属10通过所述位于元胞区01的第三通孔17与所述第一导电类型源区8和所述第二导电类型体区3接触，所述源极金属10通过所述位于终端保护区02的第三通孔17与所述第二导电类型体区3接触。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (9)

1.一种具有截止环结构的功率半导体器件，包括半导体基板，所述半导体基板被划分为元胞区和终端保护区，所述元胞区位于所述半导体基板的中心区，所述终端保护区位于所述元胞区的外圈且环绕所述元胞区设置，其特征在于，所述半导体基板包括第一导电类型衬底和位于所述第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层的表面设置有第二导电类型体区；
位于所述元胞区的所述第二导电类型体区内设置有第一类沟槽，所述第一类沟槽的沟槽底部伸入所述第一导电类型外延层内；
位于所述终端保护区的所述第二导电类型体区内靠近所述元胞区的位置设置有至少一根第二类沟槽；
位于所述终端保护区的所述第二导电类型体区内环绕所述第二类沟槽的外围设置有截止环结构；
所述截止环结构包括第三类沟槽、第四类沟槽和截止环金属，所述第三类沟槽和所述第四类沟槽的沟槽底部均伸入所述第一导电类型外延层内，所述第三类沟槽位于所述终端保护区靠近所述元胞区的一侧，且环绕所述第二类沟槽设置，所述第四类沟槽位于所述终端保护区远离所述元胞区的一侧，且位于所述第二类沟槽的拐角位置，所述截止环金属位于所述第三类沟槽和所述第四类沟槽的上方，且所述截止环金属能够通过所述第四类沟槽伸入所述第一导电类型外延层内。
2.根据权利要求1所述的具有截止环结构的功率半导体器件，其特征在于，位于所述元胞区以及所述终端保护区的所述第二导电类型体区的表面均设置有绝缘介质层，所述第三类沟槽和所述第四类沟槽均被所述绝缘介质层覆盖，所述第三类沟槽的侧壁和底壁上均形成有栅氧层，所述第三类沟槽内设置有导电多晶硅，所述第四类沟槽的侧壁上设置有导电多晶硅，所述第四类沟槽的底壁及内部均填充绝缘介质层，所述第三类沟槽上覆盖的绝缘介质层内设置有第一通孔，所述第四类沟槽内部的绝缘介质层中设置有第二通孔，所述第一通孔的底部延伸至所述第三类沟槽内的导电多晶硅内，所述第二通孔的底部延伸至所述第一导电类型外延层内，所述截止环金属的一端填充所述第一通孔，所述截止环金属的另一端填充所述第二通孔。
3.根据权利要求2所述的具有截止环结构的功率半导体器件，其特征在于，所述第一类沟槽和所述第二类沟槽的底壁和侧壁上均形成有栅氧层，所述第一类沟槽和所述第二类沟槽内均设置有导电多晶硅，所述第一类沟槽内的导电多晶硅连接栅极电位，所述第二类沟槽和所述第四类沟槽内的导电多晶硅均浮空设置。
4.根据权利要求2所述的具有截止环结构的功率半导体器件，其特征在于，位于所述元胞区的所述第二导电类型体区的表面设置有第一导电类型源区，位于所述元胞区的绝缘介质层表面设置有源极金属，位于所述终端保护区的绝缘介质层表面设置有栅极总线金属，所述源极金属通过所述绝缘介质层上的第三通孔与所述第二导电类型体区以及所述第一导电类型源区接触。
5.根据权利要求1所述的具有截止环结构的功率半导体器件，其特征在于，所述第二类沟槽设置四个拐角，每个拐角位置均设置有所述第四类沟槽。
6.根据权利要求1所述的具有截止环结构的功率半导体器件，其特征在于，位于所述终端保护区的所述第二导电类型体区内设置有三根第二类沟槽。
7.根据权利要求1至6中任意一项所述的具有截止环结构的功率半导体器件，其特征在于，所述功率半导体器件包括N型功率半导体器件和P型功率半导体器件，当所述功率半导体器件为所述N型功率半导体器件时，第一导电类型为N型，第二导电类型为P型，当所述功率半导体器件为所述P型功率半导体器件时，第一导电类型为P型，第二导电类型为N型。
8.一种具有截止环结构的功率半导体器件的制作方法，其特征在于，所述具有截止环结构的功率半导体器件的制作方法包括：
提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层；
在所述第一导电类型外延层上选择性刻蚀沟槽，形成第一类沟槽、第二类沟槽、第三类沟槽和第四类沟槽，其中所述第四类沟槽位于所述第二类沟槽的拐角位置处；
热生长形成栅氧层；
淀积导电多晶硅，并刻蚀保留所述第一类沟槽、所述第二类沟槽、所述第三类沟槽内的导电多晶硅以及刻蚀保留所述第四类沟槽的侧壁上的导电多晶硅；
淀积绝缘介质层，并填充所述第四类沟槽，刻蚀所述绝缘介质层，并保留所述第四类沟槽内的绝缘介质层；
注入第二导电类型杂质并热退火，形成第二导电类型体区；
选择性注入第一导电类型杂质并激活，形成第一导电类型源区；
淀积绝缘介质层，然后在绝缘介质层上选择性刻蚀出通孔，并注入第二导电类型杂质；
淀积金属并选择性刻蚀金属，形成源极金属、栅极总线金属和截止环金属；
截止环结构包括第三类沟槽、第四类沟槽和截止环金属，所述第三类沟槽和所述第四类沟槽的沟槽底部均伸入所述第一导电类型外延层内；所述截止环金属位于所述第三类沟槽和所述第四类沟槽的上方，且所述截止环金属能够通过所述第四类沟槽伸入所述第一导电类型外延层内。
9.根据权利要求8所述的具有截止环结构的功率半导体器件的制作方法，其特征在于，所述通孔包括第一通孔、第二通孔和第三通孔，所述第一通孔位于所述第三类沟槽上，且所述第一通孔的底部延伸至所述第三类沟槽内的导电多晶硅内，所述第二通孔位于所述第四类沟槽内，所述第二通孔的底部延伸至所述第一导电类型外延层内，所述第三通孔包括位于终端保护区的第三通孔以及位于元胞区的第三通孔，所述位于终端保护区的第三通孔位于所述第一类沟槽和所述第二类沟槽之间，所述源极金属通过所述位于元胞区的第三通孔与所述第一导电类型源区和第二导电类型体区接触，所述源极金属通过所述位于终端保护区的第三通孔与所述第二导电类型体区接触。
CN201910805687.9A 2019-08-29 2019-08-29 具有截止环结构的功率半导体器件及其制作方法 Active CN110544725B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910805687.9A CN110544725B (zh) 2019-08-29 2019-08-29 具有截止环结构的功率半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910805687.9A CN110544725B (zh) 2019-08-29 2019-08-29 具有截止环结构的功率半导体器件及其制作方法

Publications (2)

Publication Number Publication Date
CN110544725A CN110544725A (zh) 2019-12-06
CN110544725B true CN110544725B (zh) 2024-03-12

Family

ID=68712277

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910805687.9A Active CN110544725B (zh) 2019-08-29 2019-08-29 具有截止环结构的功率半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN110544725B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117832285B (zh) * 2024-03-04 2024-04-30 南京华瑞微集成电路有限公司 一种具有过压保护功能的低压沟槽mosfet及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202534649U (zh) * 2012-01-04 2012-11-14 无锡新洁能功率半导体有限公司 提高截止效果的沟槽型功率mos器件
CN103151381A (zh) * 2013-02-02 2013-06-12 张家港凯思半导体有限公司 沟槽型半导体功率器件及其制造方法和终端保护结构
CN104377245A (zh) * 2014-11-26 2015-02-25 张家港凯思半导体有限公司 一种沟槽型mos器件及其制造方法和终端保护结构
CN105914230A (zh) * 2016-05-06 2016-08-31 张家港凯思半导体有限公司 一种超低功耗半导体功率器件及制备方法
CN210272375U (zh) * 2019-08-29 2020-04-07 无锡新洁能股份有限公司 具有截止环结构的功率半导体器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202534649U (zh) * 2012-01-04 2012-11-14 无锡新洁能功率半导体有限公司 提高截止效果的沟槽型功率mos器件
CN103151381A (zh) * 2013-02-02 2013-06-12 张家港凯思半导体有限公司 沟槽型半导体功率器件及其制造方法和终端保护结构
CN104377245A (zh) * 2014-11-26 2015-02-25 张家港凯思半导体有限公司 一种沟槽型mos器件及其制造方法和终端保护结构
CN105914230A (zh) * 2016-05-06 2016-08-31 张家港凯思半导体有限公司 一种超低功耗半导体功率器件及制备方法
CN210272375U (zh) * 2019-08-29 2020-04-07 无锡新洁能股份有限公司 具有截止环结构的功率半导体器件

Also Published As

Publication number Publication date
CN110544725A (zh) 2019-12-06

Similar Documents

Publication Publication Date Title
TWI593108B (zh) 帶有保護遮罩氧化物的分裂柵溝槽功率金屬氧化物半導體場效應電晶體
CN100481503C (zh) 沟槽栅晶体管及其制造
JP5089284B2 (ja) 省スペース型のエッジ構造を有する半導体素子
US20190280119A1 (en) Super junction power transistor and preparation method thereof
CN102386124B (zh) 直接接触的沟槽结构
CN110379848B (zh) 一种具有截止环结构的功率半导体器件及其制作方法
US20110121386A1 (en) Trench MOSFET with trenched floating gates as termination
CN105321824B (zh) 半导体装置的制造方法
JP2015079894A (ja) 半導体装置及び半導体装置の製造方法
CN102456688B (zh) 具有不同器件外延层的集成电路技术
CN105513971A (zh) 具有屏蔽栅的沟槽栅功率器件的制造方法
CN104051320B (zh) 半导体元件的制造方法
CN105321997A (zh) 半导体装置
CN107452789B (zh) 用于器件制造的改进布局
CN105428241A (zh) 具有屏蔽栅的沟槽栅功率器件的制造方法
CN113571421B (zh) 一种屏蔽闸沟槽式mos管的斜氧制作方法
CN110544725B (zh) 具有截止环结构的功率半导体器件及其制作方法
CN210272375U (zh) 具有截止环结构的功率半导体器件
CN110993683A (zh) 一种功率半导体器件及其制作方法
CN210156381U (zh) 一种具有截止环结构的功率半导体器件
CN105655385B (zh) 沟槽型超级结器件的制造方法
CN211265483U (zh) 一种功率半导体器件
CN210272369U (zh) 一种功率半导体器件
KR20210115018A (ko) 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법
CN110400836A (zh) 一种功率半导体器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant