JP5823294B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関する。
ＳｉＣ（炭化シリコン：シリコンカーバイト）は、Ｓｉ（シリコン）よりも絶縁破壊耐性および熱伝導率などに優れている。そのため、ＳｉＣは、たとえば、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。より具体的には、ＳｉＣを用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）は、ハイブリッド自動車のインバータなどに好適な高耐圧デバイスとして期待されている。
ＳｉＣを用いたＭＩＳＦＥＴの一例としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ＳｉＣ基板上にＳｉＯ２（酸化シリコン）からなるゲート絶縁膜を挟んでゲート電極を積層したＳｉＣ−ＭＯＳ構造を有している。ＳｉＣ基板の表層部には、ウェル領域が形成されている。ウェル領域の表層部には、ソース領域およびドレイン領域が互いに間隔を空けて形成されている。ゲート絶縁膜は、ソース領域およびドレイン領域の間の領域上に形成されている。
特開２００９−１６５３０号公報
ＳｉＣ−ＭＯＳ構造は、ＳｉＣ基板とゲート絶縁膜との界面（ＳｉＯ２／ＳｉＣ界面）に高密度の界面準位が生じるという問題を有している。界面準位（界面欠陥）は、ＳｉＯ２からなるゲート絶縁膜の厚さが大きくなるにつれて増加する。
そこで、本願発明者らは、ＳｉＯ２の単層構造ではなく、比較的薄いＳｉＯ２膜上にＡｌＯＮ（酸窒化アルミニウム）膜を積層したＡｌＯＮ／ＳｉＯ２積層構造のゲート絶縁膜の採用を検討している。
たとえば、厚さ４０ｎｍのＳｉＯ２単層のゲート絶縁膜と、厚さ６５ｎｍのＡｌＯＮ膜および厚さ６ｎｍのＳｉＯ２膜の積層構造のゲート絶縁膜とを比較した場合、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜では、ＳｉＯ２膜の厚さが小さいので、界面準位密度の低減が期待される。
図１１は、常温下におけるＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜およびＳｉＯ２単層ゲート絶縁膜の電界強度−リーク電流特性（ゲート絶縁膜に生じる電界（Oxide Field）の強度とリーク電流密度（Gate Current Density）との関係）を示すグラフである。また、図１２は、高温下におけるＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜およびＳｉＯ２単層ゲート絶縁膜の電界強度−リーク電流特性を示すグラフである。
図１１，１２に示すように、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜では、常温（約２５℃）下のみならず２００℃の高温下においても、ＳｉＯ２単層ゲート絶縁膜よりもリーク電流が低減されることが確認されている。その低減の効果は、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜に生じる電界の強度が６ＭＶ／ｃｍよりも大きい範囲でとくに大きい。
図１３は、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度の評価結果を示すグラフである。このグラフにおいて、横軸は、ゲート絶縁膜の価電子端からのエネルギー（Ｅｃ−Ｅ）であり、縦軸は、界面準位密度Ｄitである。
ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造のそれぞれについて、高周波ＣＶ特性（たとえば、測定周波数１００ｋＨｚ）と低周波ＣＶ特性（準静的ＣＶ特性）を測定し、Ｈｉｇｈ−Ｌｏｗ法により、高周波測定値と低周波測定値との差分を界面準位密度Ｄitとして算出した。
ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造では、ＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造と比較して、ＳｉＯ２膜の厚さの低減による界面準位密度の低減が期待されるが、図１３に示す結果から、実際には界面準位密度が増大することがわかった。ＭＩＳＦＥＴでは、界面準位密度の増大がチャネル移動度の低下の原因となる。
本発明の目的は、炭化シリコン基板と酸化シリコン膜との界面の状態が良好な半導体装置およびその製造方法を提供することである。
本発明の一の局面に係る半導体装置の製造方法は、炭化シリコン（ＳｉＣ）基板上に酸化シリコン（ＳｉＯ２）膜を形成する工程と、水素を含むガス中で前記炭化シリコン基板および前記酸化シリコン膜をアニールする工程と、前記炭化シリコン基板および前記酸化シリコン膜のアニール後、前記酸化シリコン膜上に酸窒化アルミニウム（ＡｌＯＮ）膜を形成する工程とを含む。
炭化シリコン基板上に酸化シリコン膜が形成されたままの状態では、炭化シリコン基板と酸化シリコン膜との界面に、炭素（Ｃ）原子およびシリコン（Ｓｉ）原子のダングリングボンドが存在する。酸化シリコン膜の形成後に、水素を含むガス中で炭化シリコン基板および酸化シリコン膜がアニールされることにより、炭素原子およびシリコン原子のダングリングボンドに水素（Ｈ）原子が結合し、炭化シリコン基板と酸化シリコン膜との界面が水素終端化される。その結果、炭化シリコン基板と酸化シリコン膜との界面の欠陥（界面準位密度）が減少し、界面の状態が改善される。
炭化シリコン基板および酸化シリコン膜のアニール後、酸化シリコン膜上に酸窒化アルミニウム膜が形成される。酸化シリコン膜上に酸窒化アルミニウム膜が存在することにより、炭化シリコン基板および酸化シリコン膜からの水素抜けが防止される。そのため、水素終端化により改善された炭化シリコン基板と酸化シリコン膜との界面の状態が維持される。
よって、本発明の一の局面に係る製造方法によれば、炭化シリコン基板と酸化シリコン膜との界面の状態を改善することができ、その改善された状態を維持することができる。
その結果、炭化シリコン基板と酸化シリコン膜との界面の状態が良好な半導体装置を得ることができる。すなわち、本発明に係る製造方法により、炭化シリコン基板と、炭化シリコン基板上に形成された酸化シリコン膜と、酸化シリコン膜上に形成された酸窒化アルミニウム膜とを備え、炭化シリコン基板と酸化シリコン膜との界面が水素終端している半導体装置を製造することができる。
半導体装置が酸化シリコン膜および酸窒化アルミニウム膜をゲート絶縁膜とするＭＩＳＦＥＴを備える場合、界面準位密度の低減により、チャネル移動度の向上を図ることができる。
酸窒化アルミニウム膜は、高誘電率膜（Ｈｉｇｈ−ｋ膜）である。そのため、酸化シリコン膜および酸窒化アルミニウム膜からなるゲート絶縁膜では、酸化シリコン膜のみからなるゲート絶縁膜と比較して、酸窒化アルミニウム膜の厚さを大きくすることにより、同等以上の電気的特性を確保しつつ、リーク電流を低減することができる。その結果、ゲート絶縁膜の信頼性を向上することができる。
また、酸窒化アルミニウム膜上に形成されるゲート電極は、アルミニウムを含む金属材料からなることが好ましい。これにより、ゲート電極が多結晶シリコンからなる構成と比較して、ＭＩＳＦＥＴの動作速度の向上および消費電力の低減を図ることができる。
酸窒化アルミニウム膜の形成後に、酸窒化アルミニウム膜がアニール（ＰＤＡ：Post Deposition Annealing）されることが好ましい。このアニールにより、酸窒化アルミニウム膜の結晶化度を上昇させることができ、酸窒化アルミニウム膜の膜質を向上させることができる。
炭化シリコン基板および酸化シリコン膜のアニールは、ＦＧＡ（Forming Gas Annealing）であることが好ましく、水素（Ｈ２）と窒素（Ｎ２）とを混合したフォーミングガス中で４５０〜１０００℃の温度条件下で行われるとよい。フォーミングガスは、水素を爆発限界より小さい割合で含むとよく、より具体的には、フォーミングガスは、３％の水素と９７％の窒素とを含むとよい。そして、炭化シリコン基板および酸化シリコン膜のアニールは、そのフォーミングガス中で、１０００℃の温度下で３０分間行われた後、４５０℃の温度下で３０分間行われるとよい。これにより、酸化シリコン膜中に水素原子を良好に導入することができ、炭化シリコン基板と酸化シリコン膜との界面に存在する炭素原子およびシリコン原子のダングリングボンドを効果的に減少させることができる。
また、炭化シリコン基板および酸化シリコン膜のアニールの前に、酸化シリコン膜に窒素プラズマが照射されることが好ましい。これにより、炭化シリコン基板と酸化シリコン膜との界面において、Ｓｉ−Ｏ−Ｃ結合およびＣ−Ｃクラスタを切断し、炭素原子およびシリコン原子のダングリングボンドを生じさせることができる。そして、窒素プラズマの照射後に炭化シリコン基板および酸化シリコン膜のアニールが行われることにより、炭化シリコン基板と酸化シリコン膜との界面に存在する炭素原子およびシリコン原子のダングリングボンドに水素原子を容易に結合させることができる。その結果、炭化シリコン基板と酸化シリコン膜との界面を良好に水素終端化させることができる。
また、酸化シリコン膜は、窒素酸化物（ＮＯｘ）を含むガスを用いた熱酸化法により形成されることが好ましい。これにより、酸化シリコン膜中に窒素原子を導入することができ、酸化シリコン膜の比誘電率を高めることができる。その結果、リーク電流をさらに低減することができる。さらに、炭化シリコン基板と酸化シリコン膜との界面の窒素終端化による界面準位密度のさらなる低減を図ることができ、チャネル移動度のさらなる向上（改善）を期待することができる。
本発明の他の局面に係る半導体装置は、炭化シリコン層と、前記炭化シリコン層上に形成された酸窒化シリコン膜と、前記酸窒化シリコン膜上に形成された酸化シリコン膜と、前記酸化シリコン膜上に形成された高誘電率絶縁膜（Ｈｉｇｈ−ｋ絶縁膜）と、前記高誘電率絶縁膜上に形成されたゲート電極とを備えている。
言い換えれば、本発明の他の局面に係る半導体装置は、炭化シリコン層と、前記炭化シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えている。そして、前記ゲート絶縁膜は、前記炭化シリコン層側から酸窒化シリコン膜、酸化シリコン膜および高誘電率絶縁膜を積層した構造を有している。
炭化シリコン層と酸化シリコン膜との間に酸窒化シリコン膜が介在されることにより、ゲート絶縁膜が酸化シリコン膜のみからなる構造と比較して、炭化シリコン層とゲート絶縁膜との界面における界面準位密度の低減を図ることができる。そして、界面準位密度の低減により、チャネル移動度の向上を図ることができる。
また、酸窒化シリコン膜および酸化シリコン膜の合計厚さを小さくし、高誘電率絶縁膜の厚さを大きくすることにより、炭化シリコン層とゲート絶縁膜との界面における界面準位密度の増大を抑制しつつ、ゲート絶縁膜の厚さの増大によるリーク電流の低減を図ることができる。
よって、界面準位密度の低減によるチャネル移動度の向上およびリーク電流の低減によるゲート絶縁膜の信頼性の向上の両方を達成することができる。
酸窒化シリコン膜および酸化シリコン膜の合計厚さが１ｎｍ以上１０ｎｍ以下である場合、炭化シリコン層とゲート絶縁膜との界面をとくに良好な状態にすることができる。
高誘電率絶縁膜は、酸窒化アルミニウム膜であってもよい。
ゲート電極は、アルミニウムを含む金属材料からなることが好ましい。これにより、ゲート電極が多結晶シリコンからなる構成と比較して、ＭＩＳＦＥＴの動作速度の向上および消費電力の低減を図ることができる。
本発明のさらに他の局面に係る半導体装置は、第１導電型のＳｉＣからなる半導体層と、前記半導体層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記ウェル領域におけるチャネルが形成されるチャネル領域に対向するゲート電極とを備えている。前記ソース領域において、前記チャネル領域に隣接する所定幅の第１領域の不純物濃度は、当該第１領域以外の第２領域の不純物濃度よりも低い。
このように、ソース領域におけるチャネル領域に隣接する第１領域の不純物濃度を低くすることにより、第１領域の表面における酸化膜の成長のレート（酸化レート）を低く抑えることができる。したがって、その酸化膜の除去後に第１領域の表面とチャネル領域（ウェル領域）の表面との間に大きな段差が形成されることを防止できる。その結果、ソース領域からチャネル領域を移動するキャリヤの経路（移動経路）を直線に近づけることができ、これによりチャネル抵抗の低減を達成することができる。
ソース領域における第１領域以外の第２領域の不純物濃度は、第１領域の不純物濃度よりも高いので、第１領域の表面と第２領域の表面との間には、第２領域の表面が第１領域の表面よりも一段低くなる段差が形成される。第１領域の表面と第２領域の表面との間に段差が形成されていても、その段差はチャネル領域におけるキャリヤの流れに影響を与えない。よって、第１領域の不純物濃度を相対的に低くし、第２領域の不純物濃度を相対的に高くすることにより、ソース領域のキャリヤ濃度を低減させることなく、チャネル抵抗を低減することができる。
ソース領域およびチャネル領域が半導体層の上面に沿う方向に隣接して形成される場合、ソース領域およびチャネル領域の各上面がそれらの表面となり、ゲート絶縁膜が半導体層の上面に形成される。そして、ゲート絶縁膜上に、ゲート電極がチャネル領域の上面に対向するように設けられる。すなわち、半導体装置は、プレーナゲート型ＭＩＳ（Metal Insulator Semiconductor）構造を有する。
また、ソース領域およびチャネル領域が半導体層の上面と直交する方向に隣接して形成される場合、半導体層にソース領域の上面から掘り下がったトレンチが形成され、ゲート絶縁膜がトレンチの内面に形成される。トレンチは、ソース領域およびウェル領域を貫通する。そして、ゲート電極は、ゲート絶縁膜の内側に設けられ、トレンチに埋設される。すなわち、半導体装置は、トレンチゲート型ＭＩＳ構造を有する。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。 図２は、ＳｉＣ基板とＳｉＯ２膜との界面の構造を図解的に示す断面図である。 図３は、図１に示す半導体装置の製造工程図である。 図４は、ゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。 図５は、試料１，２におけるゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。 図６は、試料１の電界効果移動度の温度依存性を示すグラフである。 図７は、試料２の電界効果移動度の温度依存性を示すグラフである。 図８は、図６，７に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。 図９は、試料１，３におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。 図１０は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。 図１１は、常温下におけるＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜およびＳｉＯ２単層ゲート絶縁膜の電界強度−リーク電流特性（ゲート絶縁膜に生じる電界（Oxide Field）の強度とリーク電流密度（Gate Current Density）との関係）を示すグラフである。 図１２は、高温下におけるＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜およびＳｉＯ２単層ゲート絶縁膜の電界強度−リーク電流特性（ゲート絶縁膜に生じる電界（Oxide Field）の強度とリーク電流密度（Gate Current Density）との関係）を示すグラフである。 図１３は、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度の評価結果を示すグラフである。 図１４は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。 図１５は、図１４に示す切断線Ａ−Ａにおける半導体装置の模式的な断面図である。 図１６は、図１５に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図１７は、ＳｉＣ基板とＳｉＯ２膜との界面の構造を図解的に示す断面図である。 図１８Ａは、半導体装置の製造工程を示す模式的な断面図である。 図１８Ｂは、図１８Ａの次の工程を示す模式的な断面図である。 図１８Ｃは、図１８Ｂの次の工程を示す模式的な断面図である。 図１８Ｄは、図１８Ｃの次の工程を示す模式的な断面図である。 図１８Ｅは、図１８Ｄの次の工程を示す模式的な断面図である。 図１８Ｆは、図１８Ｅの次の工程を示す模式的な断面図である。 図１８Ｇは、図１８Ｆの次の工程を示す模式的な断面図である。 図１８Ｈは、図１８Ｇの次の工程を示す模式的な断面図である。 図１８Ｉは、図１８Ｈの次の工程を示す模式的な断面図である。 図１８Ｊは、図１８Ｉの次の工程を示す模式的な断面図である。 図１８Ｋは、図１８Ｊの次の工程を示す模式的な断面図である。 図１９は、ゲート絶縁膜の製造工程図である。 図２０は、変形例に係る半導体装置の模式的な断面図である。 図２１は、別の変形例に係る半導体装置の模式的な断面図である。 図２２は、図２１に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図２３は、ゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。 図２４は、試料１０１，１０２におけるゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。 図２５は、試料１０１の電界効果移動度の温度依存性を示すグラフである。 図２６は、試料１０２の電界効果移動度の温度依存性を示すグラフである。 図２７は、図２５，２６に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。 図２８は、試料１０１，１０３におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。 図２９は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。 図３０は、ＳｉＣを用いた参考例に係る半導体装置の模式的な断面図である。 図３１は、図３０に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図３２は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。 図３３は、ゲート絶縁膜の製造工程図である。 図３４は、ＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度を示すグラフである。 図３５は、ゲート絶縁膜の別の製造工程図である。 図３６は、変形例に係る半導体装置の模式的な断面図である。 図３７は、別の変形例に係る半導体装置の模式的な断面図である。 図３８は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。 図３９は、図３８に示す切断線Ｂ−Ｂにおける半導体装置の模式的な断面図である。 図４０は、図３９に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図４１Ａは、半導体装置の製造工程を示す模式的な断面図である。 図４１Ｂは、図４１Ａの次の工程を示す模式的な断面図である。 図４１Ｃは、図４１Ｂの次の工程を示す模式的な断面図である。 図４１Ｄは、図４１Ｃの次の工程を示す模式的な断面図である。 図４１Ｅは、図４１Ｄの次の工程を示す模式的な断面図である。 図４１Ｆは、図４１Ｅの次の工程を示す模式的な断面図である。 図４１Ｇは、図４１Ｆの次の工程を示す模式的な断面図である。 図４１Ｈは、図４１Ｇの次の工程を示す模式的な断面図である。 図４１Ｉは、図４１Ｈの次の工程を示す模式的な断面図である。 図４１Ｊは、図４１Ｉの次の工程を示す模式的な断面図である。 図４１Ｋは、図４１Ｊの次の工程を示す模式的な断面図である。 図４２は、ゲート絶縁膜の製造工程図である。 図４３は、ＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度を示すグラフである。 図４４は、ゲート絶縁膜の別の製造工程図である。 図４５は、変形例に係る半導体装置の模式的な断面図である。 図４６は、別の変形例に係る半導体装置の模式的な断面図である。 図４７は、図４６に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図４８は、さらに別の変形例に係る半導体装置の模式的な断面図である。 図４９は、本発明の第５実施形態に係る半導体装置の模式的な平面図である。 図５０は、図４９に示す切断線Ｃ−Ｃにおける半導体装置の模式的な断面図である。 図５１は、図５０に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。 図５２Ａは、半導体装置の製造工程を示す模式的な断面図である。 図５２Ｂは、図５２Ａの次の工程を示す模式的な断面図である。 図５２Ｃは、図５２Ｂの次の工程を示す模式的な断面図である。 図５２Ｄは、図５２Ｃの次の工程を示す模式的な断面図である。 図５２Ｅは、図５２Ｄの次の工程を示す模式的な断面図である。 図５２Ｆは、図５２Ｅの次の工程を示す模式的な断面図である。 図５２Ｇは、図５２Ｆの次の工程を示す模式的な断面図である。 図５２Ｈは、図５２Ｇの次の工程を示す模式的な断面図である。 図５２Ｉは、図５２Ｈの次の工程を示す模式的な断面図である。 図５２Ｊは、図５２Ｉの次の工程を示す模式的な断面図である。 図５２Ｋは、図５２Ｊの次の工程を示す模式的な断面図である。 図５３は、変形例に係る半導体装置の模式的な断面図である。 図５４は、別の変形例に係る半導体装置の模式的な断面図である。 図５５は、図５４に示すソース領域およびチャネル領域の近傍の模式的な拡大断面図である。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、Ｎ型不純物がドープされたＳｉＣ（炭化シリコン）からなるＳｉＣ基板２を備えている。
ＳｉＣ基板２の表層部には、Ｐ型のウェル領域３が形成されている。
ウェル領域３の表層部には、ＳｉＣ基板２よりもＮ型不純物が高濃度にドープされたＮ＋型のソース領域４およびドレイン領域５が形成されている。ソース領域４およびドレイン領域５は、それぞれウェル領域３の周縁部との間に間隔を空け、かつ、互いに間隔を空けて形成されている。
また、ウェル領域３の表層部には、ウェル領域３よりもＰ型不純物が高濃度にドープされたＰ＋型のコンタクト領域６が形成されている。コンタクト領域６は、ソース領域４に対してドレイン領域５側と反対側に隣接して形成されている。
ソース領域４とドレイン領域５との間の領域（チャネル領域）上には、ゲート絶縁膜７が形成されている。より具体的には、ゲート絶縁膜７は、ソース領域４とドレイン領域５との間の領域と対向し、ソース領域４の周縁部とドレイン領域５の周縁部とに跨っている。ゲート絶縁膜７は、Ｎ（窒素）を含むＳｉＯ２（酸化シリコン）からなる比較的薄いＳｉＯ２膜８と、ＡｌＯＮ（酸窒化アルミニウム）からなり、ＳｉＯ２膜８上に形成されたＡｌＯＮ膜９とを含むＡｌＯＮ／ＳｉＯ２積層構造を有している。ＳｉＯ２膜８の厚さは、１〜２０ｎｍである。ＡｌＯＮ膜９の厚さは、３０〜１００μｍである。
ゲート絶縁膜７上には、平面視でゲート絶縁膜７と同一形状のゲート電極１０が形成されている。ゲート電極１０は、Ａｌ（アルミニウム）を含む金属材料からなる。
ソース領域４およびコンタクト領域６上には、ソース電極１１が形成されている。ソース電極１１は、ソース領域４およびコンタクト領域６の表面に対してそれらに跨って接している。ソース電極１１は、Ａｌを含む金属材料からなる。
ドレイン領域５上には、ドレイン電極１２が形成されている。ドレイン電極１２は、ドレイン領域５の表面に接している。ドレイン電極１２は、Ａｌを含む金属材料からなる。
これにより、半導体装置１は、ＮチャネルＭＩＳＦＥＴ（Negative-channel Metal Insulator Semiconductor Field Effect Transistor）を備えている。ソース電極１１が接地され、ドレイン電極１２に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加されることにより、ウェル領域３におけるゲート絶縁膜との界面近傍のチャネル領域にチャネルが形成され、ドレイン電極１２からソース電極１１に向けて電流が流れる。
また、半導体装置１では、ＳｉＣ基板２のウェル領域３外の領域上に、容量膜１３が選択的に形成されている。容量膜１３は、Ｎを含むＳｉＯ２からなるＳｉＯ２膜１４と、ＡｌＯＮからなり、ＳｉＯ２膜１４上に形成されたＡｌＯＮ膜１５とを含むＡｌＯＮ／ＳｉＯ２積層構造を有している。ＳｉＯ２膜１４およびＡｌＯＮ膜１５の厚さは、それぞれＳｉＯ２膜８およびＡｌＯＮ膜９の厚さと同じである。
容量膜１３上には、平面視で容量膜１３と同一形状のキャパシタ電極１６が形成されている。キャパシタ電極１６は、ゲート電極１０と同一材料からなり、ゲート電極１０と同じ厚さを有している。
これにより、半導体装置１は、ＭＩＳキャパシタを備えている。
図２は、ＳｉＣ基板とＳｉＯ２膜との界面の構造を図解的に示す断面図である。
ＳｉＣ基板２とＳｉＯ２膜８，１４との界面に存在するＣ（炭素）原子およびＳｉ（シリコン）原子のダングリングボンドは、少ないか、ほぼ存在せず、ＳｉＣ基板２とＳｉＯ２膜８，１４との界面に存在するＣ原子およびＳｉ原子には、Ｈ（水素）原子が結合している。すなわち、ＳｉＣ基板２とＳｉＯ２膜８，１４との界面は、水素終端している。
図３は、半導体装置の製造工程図である。
半導体装置１の製造の際には、ＳｉＯ２膜形成工程（Ｓ１）、窒素プラズマ照射工程（Ｓ２）、ＦＧＡ（Forming Gas Annealing）工程（Ｓ３）、ＡｌＯＮ膜形成工程（Ｓ４）およびＰＤＡ（Post Deposition Annealing）工程（Ｓ５）がこの順に行われる。
ＳｉＯ２膜形成工程（Ｓ１）では、Ｎ２Ｏ（窒素酸化物）を含むガスを用いた熱酸化法により、ＳｉＣ基板２上に、Ｎを含むＳｉＯ２からなるＳｉＯ２膜が形成される。
窒素プラズマ照射工程（Ｓ２）では、窒素プラズマがＳｉＯ２膜に照射される。窒素プラズマは、たとえば、ＳｉＣ基板２が５００℃まで加熱された状態で、３０分間にわたって照射され続ける。また、そのときの気圧およびＲＦ出力は、たとえば、それぞれ７．５Torrおよび５０Ｗである。ＳｉＯ２膜に窒素プラズマが照射されることにより、ＳｉＣ基板２とＳｉＯ２膜との界面において、Ｓｉ−Ｏ−Ｃ結合およびＣ−Ｃクラスタが切断され、Ｃ原子およびＳｉ原子のダングリングボンドが生じる。
ＦＧＡ工程（Ｓ３）では、３％のＨ２（水素ガス）と９７％のＮ２（窒素ガス）とを含むフォーミングガス中で、ＳｉＣ基板２およびＳｉＯ２膜がアニールされる。たとえば、１０００℃の温度下でのアニールが３０分間行われた後、４５０℃の温度下でのアニールが３０分間行われる。これにより、ＳｉＯ２膜中にＨ原子が良好に導入され、ＳｉＣ基板２とＳｉＯ２膜との界面に存在するＣ原子およびＳｉ原子のダングリングボンドが減少する。
ＡｌＯＮ膜形成工程（Ｓ４）では、Ｎ２およびＯ２（酸素ガス）の混合ガスおよびＡｌターゲットを用いた反応性スパッタ法により、ＳｉＯ２膜上に、ＡｌＯＮ膜が形成される。
ＰＤＡ工程（Ｓ５）では、Ｎ２中で、ＡｌＯＮ膜がアニールされる。このアニールは、たとえば、９００℃の温度下で３０分間行われる。これにより、ＡｌＯＮ膜の結晶化度が上昇し、ＡｌＯＮ膜の膜質が向上する。
その後、ＡｌＯＮ膜上に、ゲート電極１０およびキャパシタ電極１６が形成される。ゲート電極１０およびキャパシタ電極１６は、たとえば、マスクを用いて、ＡｌＯＮ膜の表面にゲート電極の材料（Ａｌ）を選択的に蒸着させることにより形成される。そして、フォトリソグラフィおよびエッチングにより、ＡｌＯＮ膜およびＳｉＯ２膜の露出する部分（ゲート電極１０およびキャパシタ電極１６と対向していない部分）が除去され、ＡｌＯＮ膜およびＳｉＯ２膜がそれぞれＡｌＯＮ膜９，１５およびＳｉＯ２膜８，１４に加工される。その後、ソース電極１１およびドレイン電極１２が形成されると、図１に示す半導体装置１が得られる。
ＳｉＣ基板２上にＳｉＯ２膜が形成されたままの状態では、ＳｉＣ基板２とＳｉＯ２膜との界面に、Ｃ原子およびＳｉ原子のダングリングボンドが存在する。そこで、ＳｉＯ２膜の形成後には、Ｈ２を含むフォーミングガス中でＳｉＣ基板２およびＳｉＯ２膜がアニールされる。これにより、Ｃ原子およびＳｉ原子のダングリングボンドにＨ原子が結合し、ＳｉＣ基板２とＳｉＯ２膜との界面が水素終端化される。その結果、ＳｉＣ基板２とＳｉＯ２膜との界面の欠陥（界面準位密度）が減少し、その界面の状態が改善される。
ＳｉＣ基板２およびＳｉＯ２膜のアニール後、ＳｉＯ２膜上にＡｌＯＮ膜が形成される。ＳｉＯ２膜上にＡｌＯＮ膜が存在することにより、ＳｉＣ基板２およびＳｉＯ２膜からの水素抜けが防止される。そのため、水素終端化により改善されたＳｉＣ基板２とＳｉＯ２膜との界面の状態が維持される。
よって、ＳｉＣ基板２とＳｉＯ２膜との界面の状態を改善することができ、その改善された状態を維持することができる。
したがって、図３に示す製造方法により製造される半導体装置１では、ＳｉＣ基板２とＳｉＯ２膜８，１４との界面が水素終端している。そのため、半導体装置１は、ＳｉＣ基板とＳｉＯ２膜との界面に多数のダングリングボンドを有する構造と比較して、界面準位密度が低く、高いチャネル移動度を発揮することができる。
また、ＳｉＯ２膜８およびＡｌＯＮ膜９からなるゲート絶縁膜７では、ＳｉＯ２膜のみからなるゲート絶縁膜と比較して、ＡｌＯＮ膜９の厚さを大きくすることにより、同等以上の電気的特性を確保しつつ、リーク電流を低減することができる。よって、半導体装置１では、ＳｉＯ２膜のみからなるゲート絶縁膜を採用した構造と比較して、ゲート絶縁膜７の信頼性が高い。
また、ＡｌＯＮ膜９上に形成されるゲート電極１０は、Ａｌを含む金属材料からなる。これにより、ゲート電極１０が多結晶シリコンからなる構造と比較して、ＭＩＳＦＥＴの動作速度の向上および消費電力の低減を図ることができる。
また、半導体装置１の製造工程において、ＡｌＯＮ膜の形成後に、ＡｌＯＮ膜がアニールされる。これにより、ＡｌＯＮ膜の結晶化度を上昇させることができ、ＡｌＯＮ膜の膜質を向上させることができる。
さらに、ＳｉＣ基板２およびＳｉＯ２膜のアニールの前に、ＳｉＯ２膜に窒素プラズマが照射される。これにより、ＳｉＣ基板２とＳｉＯ２膜との界面において、Ｓｉ−Ｏ−Ｃ結合およびＣ−Ｃクラスタを切断し、炭素原子およびシリコン原子のダングリングボンドを生じさせることができる。そして、窒素プラズマの照射後にＳｉＣ基板２およびＳｉＯ２膜のアニールが行われることにより、ＳｉＣ基板２とＳｉＯ２膜との界面に存在するＣ原子およびＳｉ原子のダングリングボンドにＨ原子を容易に結合させることができる。その結果、ＳｉＣ基板２とＳｉＯ２膜との界面を良好に水素終端化させることができる。
また、ＳｉＯ２膜は、窒素酸化物（Ｎ２Ｏ）を含むガスを用いた熱酸化法により形成される。これにより、ＳｉＯ２膜中にＮ原子を導入することができ、ＳｉＯ２膜の比誘電率を高めることができる。その結果、リーク電流をさらに低減することができる。
（特性評価）
図１に示す構造のＭＩＳＦＥＴを有する試料１（ＡｌＯＮ／ＳｉＯ２）を図３に示す製造方法により作製した。この試料１において、ＳｉＯ２膜８の厚さは、１０ｎｍであり、ＡｌＯＮ膜９の厚さは、６５ｎｍである。
また、ＳｉＣ基板上にＳｉＯ２の単層からなるゲート絶縁膜を挟んでゲート電極を積層した構造のＭＯＳＦＥＴを有する試料２（ＳｉＯ２）を作製した。この試料２において、ゲート絶縁膜の厚さは、４０ｎｍである。
１．ドレイン電流
図４は、試料１，２におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。
試料１，２のそれぞれについて、ゲート電圧を変化させたときのドレイン電流の大きさを調べた。
図４では、試料１におけるゲート電圧とドレイン電流との関係を曲線Ｃ１で示し、試料２におけるゲート電圧とドレイン電流との関係を曲線Ｃ２で示している。
２．電界効果移動度
図５は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。
試料１，２のそれぞれについて、ゲート絶縁膜に生じる電界を変化させたときの電界効果移動度の大きさを調べた。
図５では、試料１におけるゲート絶縁膜７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ３で示し、試料２におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を曲線Ｃ４で示している。
図４，５に示す曲線Ｃ１〜Ｃ４から、試料１，２のトランジスタ動作特性がほぼ同じであることが理解される。そして、ＳｉＯ２膜８およびＡｌＯＮ膜９からなるゲート絶縁膜７を採用したＭＩＳＦＥＴにおいても、ＳｉＯ２の単層からなるゲート絶縁膜を採用したＭＯＳＦＥＴと電界効果移動度がほぼ同じであることから、ＳｉＯ２膜８上にＡｌＯＮ膜９を積層することによる界面準位密度の増加はないと考えられる。
よって、本願発明者らが先に実施した界面準位密度の評価（図１３参照）において、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造の界面準位密度がＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度よりも増加しているのは、トランジスタ動作特性に影響しない欠陥（たとえば、ＡｌＯＮ／ＳｉＯ２界面の欠陥）を反映した結果であると考えられる。この評価とは、具体的には、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の各界面準位密度をＨｉｇｈ−Ｌｏｗ法により算出し、それらを比較した評価である。
３．温度特性
図６は、試料１の電界効果移動度の温度依存性を示すグラフである。図７は、試料２の電界効果移動度の温度依存性を示すグラフである。図８は、図６，７に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。図６，７に示すグラフにおいて、横軸は、ゲート絶縁膜に生じる電界の強度であり、縦軸は、電界効果移動度である。
試料１，２のそれぞれについて、ＳｉＣ基板の温度を１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋとし、各温度におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を調べた。図６では、ＳｉＣ基板の温度が１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋのときの関係を、それぞれ曲線Ｃ５，Ｃ６，Ｃ７，Ｃ８，Ｃ９，Ｃ１０，Ｃ１１，Ｃ１２で示している。図７では、ＳｉＣ基板の温度が１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋのときの関係を、それぞれ曲線Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６，Ｃ１７，Ｃ１８，Ｃ１９，Ｃ２０で示している。図８では、試料１における各温度におけるゲート絶縁膜７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ２１で示し、試料２における各温度におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を曲線Ｃ２２で示している。
図８に示す曲線Ｃ２１，Ｃ２２を比較して、試料１の各温度下における電界効果移動度の極大値は、試料２の各温度下における電界効果移動度の極大値よりも少し低くなるが、試料１の電界効果移動度の温度依存性は、試料２の電界効果移動度の温度依存性よりも小さいことが理解される。
また、図６に示す曲線Ｃ１２と図７に示す曲線Ｃ２０とを比較して、高温下でゲート絶縁膜に高電界（２ＭＶ／ｃｍ以上の電界）が形成される条件下では、試料１の電界効果移動度が試料２の電界効果移動度よりも大きいことが理解される。よって、試料１、つまり図１に示す構造のＭＩＳＦＥＴを有する半導体装置１は、ゲート絶縁膜７に３〜４ＭＶ／ｃｍの電界が生じる条件下で動作するパワーデバイスとして好適である。
さらに、図１に示す構造のＭＩＳＦＥＴを有する試料３を図３に示す製造工程から窒素プラズマ照射工程（Ｓ２）およびＦＧＡ工程（Ｓ３）を省略した方法により作製した。この試料３において、ＳｉＯ２膜８の厚さは、１０ｎｍであり、ＡｌＯＮ膜９の厚さは、６５ｎｍである。
４．ドレイン電流
図９は、試料１，３におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。
試料１，３のそれぞれについて、ゲート電圧を変化させたときのドレイン電流の大きさを調べた。
図９では、試料１におけるゲート電圧とドレイン電流との関係を曲線Ｃ２３で示し、試料３におけるゲート電圧とドレイン電流との関係を曲線Ｃ２４で示している。
図９に示す曲線Ｃ２３，２４を比較して、試料１で得られるドレイン電流が試料３で得られるドレイン電流よりも大きいことが理解される。よって、窒素プラズマ照射工程（Ｓ２）およびＦＧＡ工程（Ｓ３）は、ドレイン電流の増大化に有効であると考えられる。
５．電界効果移動度
図１０は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。
試料１，３のそれぞれについて、ゲート絶縁膜に生じる電界を変化させたときの電界効果移動度の大きさを調べた。
図１０では、試料１におけるゲート絶縁膜７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ２６で示し、試料３におけるゲート絶縁膜７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ２５で示している。
図１０に示す曲線Ｃ２５，Ｃ２６を比較して、試料１の電界効果移動度が試料３の電界効果移動度よりも大きいことが理解される。よって、窒素プラズマ照射工程（Ｓ２）およびＦＧＡ工程（Ｓ３）は、ＳｉＣ基板２とＳｉＯ２膜８，１４との界面の状態を改善する方法として有効であると考えられる。
なお、前述の実施形態では、横型ＭＩＳＦＥＴを備える構造を例に挙げたが、本発明は、縦型ＭＩＳＦＥＴを備える構造に適用することもできる。
＜第２実施形態＞
図３０は、この発明の第２実施形態を完成させる過程で発明者が検討した参考例に係る半導体装置の模式的な断面図である。
半導体装置２０１は、Ｎ型ＳｉＣ基板２０２を備えている。Ｎ型ＳｉＣ基板２０２上には、Ｎ型ＳｉＣ層２０３がエピタキシャル成長により形成されている。
Ｎ型ＳｉＣ層２０３の表層部には、Ｐ型のウェル領域２０４が選択的に形成されている。ウェル領域２０４の表層部には、Ｎ＋型のソース領域２０５がウェル領域２０４の周縁と間隔を空けて形成されている。
各ソース領域２０５の内側には、ウェル領域２０４よりもＰ型不純物が高濃度にドープされたＰ＋型のコンタクト領域２０６が形成されている。各コンタクト領域２０６は、ソース領域２０５を深さ方向に貫通して形成されている。
Ｎ型ＳｉＣ基板２０２上には、酸化シリコン（ＳｉＯ２）からなるゲート酸化膜２０７が形成されている。
ゲート酸化膜２０７上には、Ｎ型多結晶シリコン（Ｎ型Ｐｏｌｙ−Ｓｉ）からなるゲート電極２０８が形成されている。ゲート電極２０８は、ウェル領域２０４の周縁とソース領域２０５の周縁との間の領域（チャネル領域）に対向している。
そして、Ｎ型ＳｉＣ層２０３上には、酸化シリコンからなる層間絶縁膜２０９が積層されている。
層間絶縁膜２０９には、各コンタクト領域２０６と対向する位置に、コンタクトホール２１０が形成されている。各コンタクトホール２１０は、ゲート酸化膜２０７を貫通している。各コンタクトホール２１０内には、コンタクト領域２０６の全域およびソース領域２０５におけるコンタクト領域２０６の周囲の部分が臨んでいる。
層間絶縁膜２０９上には、アルミニウム（Ａｌ）を主成分として含む金属材料からなるソースメタル２１１が形成されている。ソースメタル２１１は、層間絶縁膜２０９に形成された各コンタクトホール２１０に入り込み、ソース領域２０５およびコンタクト領域２０６に接続されている。
Ｎ型ＳｉＣ基板２０２の裏面には、ニッケル（Ｎｉ）などからなるオーミックメタル２１２およびアルミニウムを主成分として含む金属材料からなるドレインメタル２１３がＮ型ＳｉＣ基板２０２側からこの順に形成されている。
ソースメタル２１１が接地され、ドレインメタル２１３に適当な正電圧が印加された状態で、ゲート電極２０８の電位（ゲート電圧）が制御されることにより、ウェル領域２０４におけるゲート酸化膜２０７との界面近傍にチャネルが形成されて、ソースメタル２１１とドレインメタル２１３との間に電流が流れる。
半導体装置２０１の製造工程では、ソース領域２０５を形成するためのウェル領域２０４へのＮ型不純物の注入後に、そのＮ型不純物を活性化させるためのアニールが行われる。アニール後は、ウェル領域２０４およびソース領域２０５の上面を含むＮ型ＳｉＣ層２０３の上面からアニール時に形成された酸化膜が除去される。また、ゲート酸化膜２０７の形成前に、Ｎ型ＳｉＣ層２０３の上面の状態を良くするために、Ｎ型ＳｉＣ層２０３の上面に熱酸化法による犠牲酸化膜を形成し、その犠牲酸化膜を除去する処理が行われることがある。
ソース領域２０５は、Ｎ型ＳｉＣ層２０３およびウェル領域２０４と比較して、不純物を高濃度に含んでいる。そのため、アニール時や熱酸化時には、ソース領域２０５の上面において、酸化膜の成長がＮ型ＳｉＣ層２０３およびウェル領域２０４の上面よりも高レートで進む。その結果、図３１にソース領域２０５の周縁部近傍を拡大して示すように、酸化膜を除去した後は、ソース領域２０５の上面がウェル領域２０４の上面よりも一段低くなる段差が形成される。
このような段差が形成されていると、ソース領域２０５からチャネル領域を経由してドレインメタル２１３に向けて流れる電子（ｅ−）は、ソース領域２０５からウェル領域２０４に移動し、ウェル領域２０４をその上面に向けて上昇した後、ウェル領域２０４の上面に沿って移動する。すなわち、チャネル領域における電子の流れは、直線ではなく、ウェル領域２０４の上面に向かった後、ウェル領域２０４の上面に沿うように屈曲した経路となる。そのため、電子がウェル領域２０４の上面に向かって流れる経路分、チャネル抵抗が大きくなる。
そこで、第２実施形態は、チャネル領域におけるキャリヤの移動経路を直線に近づけることができ、これによりチャネル抵抗を低減することができる、半導体装置を提供する。
図１４は、本発明の第２実施形態に係る半導体装置の模式的な平面図である。図１５は、図１４に示す切断線Ａ−Ａにおける半導体装置の模式的な断面図である。なお、図１５では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。図１６は、図１５に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置１０１は、図１４に示すように、平面視四角形状（略正方形状）の外形を有している。
半導体装置１０１は、図１５に示すように、半導体基板１０２を備えている。半導体基板１０２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板１０２上には、半導体層１０３がエピタキシャル成長により形成されている。すなわち、半導体層１０３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層１０３の表層部には、複数のＰ型のウェル領域１０４が形成されている。複数のウェル領域１０４は、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。ウェル領域１０４の深さは、たとえば、０．５〜２μｍである。そして、ウェル領域１０４は、たとえば、その上面からの深さが０．５μｍ以下の部分のＰ型不純物濃度が１×１０１６〜１×１０１９ｃｍ−３である不純物濃度プロファイルを有している。
各ウェル領域１０４の表層部には、Ｎ型のソース領域１０５がウェル領域１０４の周縁と間隔を空けて形成されている。ソース領域１０５の深さは、たとえば、０．２〜１μｍである。
ソース領域１０５において、平面視でその周縁から所定幅（たとえば、０．２μｍ）の第１領域１０５Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域１０５Ａの内側の領域）１０５ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域１０５は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域１０５Ｂと、第２領域１０５Ｂを取り囲む環状をなし、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域１０５Ａとを有している。そして、第１領域１０５Ａは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１７〜５×１０１９ｃｍ−３である不純物濃度プロファイルを有している。第２領域１０５Ｂは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１９〜５×１０２０ｃｍ−３である不純物濃度プロファイルを有している。
第１領域１０５Ａの上面と第２領域１０５Ｂの上面との間には、第２領域１０５Ｂの上面が第１領域１０５Ａの上面よりも一段低くなる段差Ｓが形成されている（図１６参照）。段差Ｓの大きさは、たとえば、０．２μｍである。第１領域１０５Ａの上面とウェル領域１０４（チャネル領域Ｃ）の上面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。
各ソース領域１０５の第２領域１０５Ｂの中央には、ウェル領域１０４よりもＰ型不純物が高濃度にドープされたＰ＋型のコンタクト領域１０６が形成されている。各コンタクト領域１０６は、第２領域１０５Ｂを深さ方向に貫通して形成され、最深部がソース領域１０５の下方に存在するウェル領域１０４に達している。
半導体層１０３上には、ゲート絶縁膜１０７が形成されている。ゲート絶縁膜１０７は、Ｎ（窒素）を含むＳｉＯ２（酸化シリコン）からなる比較的薄いＳｉＯ２膜１０７Ａと、ＡｌＯＮ（酸窒化アルミニウム）からなり、ＳｉＯ２膜１０７Ａ上に形成されたＡｌＯＮ膜１０７Ｂとを含むＡｌＯＮ／ＳｉＯ２積層構造を有している。ＳｉＯ２膜１０７Ａの厚さは、１〜２０ｎｍである。ＡｌＯＮ膜１０７Ｂの厚さは、３０〜１００μｍである。
図１７は、ＳｉＣ基板とＳｉＯ２膜との界面の構造を図解的に示す断面図である。
半導体層１０３とＳｉＯ２膜１０７Ａとの界面に存在するＣ（炭素）原子およびＳｉ（シリコン）原子のダングリングボンドは、少ないか、ほぼ存在せず、半導体層１０３とＳｉＯ２膜１０７Ａとの界面に存在するＣ原子およびＳｉ原子には、Ｈ（水素）原子が結合している。すなわち、半導体層１０３とＳｉＯ２膜１０７Ａとの界面は、水素終端している。
図１５に示すように、ゲート絶縁膜１０７（ＡｌＯＮ膜１０７Ｂ）上には、ゲート電極１０８が形成されている。ゲート電極１０８は、ゲート絶縁膜１０７を挟んで、各ウェル領域１０４の間の半導体層１０３、各ウェル領域１０４の周縁とその内側のソース領域１０５の周縁との間のチャネル領域Ｃおよびソース領域１０５の第１領域１０５Ａの一部と対向している。ゲート電極１０８は、全体として、図１４に示すように、平面視格子状に形成されている。これにより、半導体装置１０１は、プレーナゲート型ＭＩＳ構造を有している。ゲート電極１０８は、Ｎ型不純物またはＰ型不純物がドープされたポリシリコン、または、Ａｌ（アルミニウム）を含む金属材料からなる。
なお、図１４では、ゲート電極１０８が、後述する層間絶縁膜１０９およびソースメタル１１１を透過して示されている。
そして、半導体層１０３上には、図１５に示すように、層間絶縁膜１０９が形成されている。層間絶縁膜１０９により、半導体層１０３の上面がゲート電極１０８とともに被覆されている。層間絶縁膜１０９は、たとえば、酸化シリコンからなる。
層間絶縁膜１０９には、各コンタクト領域１０６と対向する位置に、コンタクトホール１１０が形成されている。各コンタクトホール１１０は、ゲート絶縁膜１０７を貫通し、各コンタクトホール１１０内には、コンタクト領域１０６の全域およびソース領域１０５におけるコンタクト領域１０６の周囲の部分が臨んでいる。
層間絶縁膜１０９上には、ソースメタル１１１が形成されている。ソースメタル１１１は、層間絶縁膜１０９に形成された各コンタクトホール１１０に入り込み、ソース領域１０５およびコンタクト領域１０６に接続されている。ソースメタル１１１は、たとえば、アルミニウム（Ａｌ）を主成分として含む金属材料からなる。
また、半導体装置１０１の一側縁に沿った部分の中央上において、層間絶縁膜１０９およびソースメタル１１１が選択的に除去されることにより、図１４に示すように、ゲート電極１０８の一部を外部との接続のためのゲートパッド１１２として露出させる開口が形成されている。
図１５に示すように、半導体基板１０２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル１１３およびアルミニウムを主成分として含む金属材料からなるドレインメタル１１４が半導体基板１０２側からこの順に形成されている。
これにより、半導体装置１０１は、ＮチャネルＭＩＳＦＥＴ（Negative-channel Metal Insulator Semiconductor Field Effect Transistor）を備えている。
ソースメタル１１１が接地され、ドレインメタル１１４に適当な正電圧が印加された状態で、ゲート電極１０８の電位（ゲート電圧）が制御されることにより、ウェル領域１０４におけるゲート絶縁膜１０７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル１１１とドレインメタル１１４との間に電流が流れる。
図１６に示すように、半導体装置１０１では、ソース領域１０５におけるチャネル領域Ｃに隣接する第１領域１０５ＡのＮ型不純物濃度が低くされることにより、第１領域１０５Ａの上面とチャネル領域Ｃ（ウェル領域１０４）の上面との間に大きな段差が形成されていない。
そのため、ソースメタル１１１とドレインメタル１１４との間を流れる電子（ｅ−）は、ソース領域１０５から第１領域１０５Ａの上面に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその上面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの上面に沿った直線経路となる。よって、半導体装置１０１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図３０の半導体装置のチャネル抵抗よりも低い。
図１８Ａ〜１８Ｋは、半導体装置の製造工程を順に示す模式的な断面図である。なお、図１８Ａ〜１８Ｋでは、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。図１９は、ゲート絶縁膜の製造工程図である。
半導体装置１０１の製造工程では、まず、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体層１０３上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層（図示せず）が半導体層１０３におけるウェル領域１０４となるべき部分上から選択的に除去される。これにより、図１８Ａに示すように、半導体層１０３上に、ポリシリコンからなるマスク１４１が形成される。その後、イオン注入法により、半導体層１０３におけるマスク１４１から露出する部分に、Ｐ型不純物（たとえば、アルミニウム）がドープされる。
次に、半導体層１０３およびマスク１４１を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク１４１の側面に接する所定部分のみが残されることにより、図１８Ｂに示すように、マスク１４１と一体をなすマスク１４２が形成される。つづいて、マスク１４２から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層１０３におけるコンタクト領域１０６となるべき部分上に、レジストパターン１４３が形成される。その後、イオン注入法により、半導体層１０３におけるマスク１４１，１４２およびレジストパターン１４３から露出する部分に、Ｎ型不純物（たとえば、リン（Ｐ））がドープされる。
レジストパターン１４３が除去された後、半導体層１０３およびマスク１４１，１４２を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が再び形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク１４２の側面に接する所定部分のみが残されることにより、図１８Ｃに示すように、マスク１４１，１４２と一体をなすマスク１４４が形成される。つづいて、マスク１４４から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層１０３におけるコンタクト領域１０６となるべき部分上に、レジストパターン１４５が形成される。その後、イオン注入法により、半導体層１０３におけるマスク１４１，１４２，１４４およびレジストパターン１４５から露出する部分に、Ｎ型不純物が追加してドープされる。Ｎ型不純物のドープ後、マスク１４１，１４２，１４４およびレジストパターン１４５が除去される。
なお、図１８Ｂ，１８Ｃに示す工程において、レジストパターン１４３，１４５の形成が省略されて、半導体層１０３におけるコンタクト領域１０６となるべき部分にＮ型不純物がドープされてもよい。こうすることにより、レジストパターン１４３，１４５の形成に必要なフォトマスクを省略することができ、半導体装置１０１の製造工程を簡素化することができる。
次いで、図１８Ｄに示すように、半導体層１０３上に、レジストパターン１４６が形成される。レジストパターン１４６は、半導体層１０３におけるコンタクト領域１０６となるべき部分のみを露出させる。そして、イオン注入法により、半導体層１０３におけるレジストパターン１４６から露出する部分に、Ｐ型不純物がドープされる。
その後、半導体層１０３にドープされたＰ型不純物およびＮ型不純物を活性化させるためのアニールが行われ、図１８Ｅに示すように、半導体層１０３の表層部に、ウェル領域１０４、ソース領域１０５（第１領域１０５Ａ、第２領域１０５Ｂ）およびコンタクト領域１０６が形成される。また、アニール時に、半導体層１０３の上面が熱酸化されることにより、酸化膜１４７が形成される。ソース領域１０５の第２領域１０５Ｂおよびコンタクト領域１０６は、半導体層１０３、ウェル領域１０４およびソース領域１０５の第１領域１０５Ａと比較して、不純物濃度が高いので、酸化膜１４７は、第２領域１０５Ｂおよびコンタクト領域１０６上において相対的に厚く成長する。
そのため、図１８Ｆに示すように、酸化膜１４７が除去された後は、第２領域１０５Ｂおよびコンタクト領域１０６の上面が半導体層１０３、ウェル領域１０４およびソース領域１０５の第１領域１０５Ａの上面よりも一段下がった状態となり、第１領域１０５Ａと第２領域１０５Ｂとの間に段差Ｓが形成される。
また、酸化膜１４７の除去後に、熱酸化法により、半導体層１０３、ウェル領域１０４、ソース領域１０５およびコンタクト領域１０６の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層１０３、ウェル領域１０４、ソース領域１０５およびコンタクト領域１０６の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第１領域１０５Ａと第２領域１０５Ｂとの間に、より大きな段差Ｓが形成される。
その後、図１８Ｇに示すように、半導体層１０３、ウェル領域１０４、ソース領域１０５およびコンタクト領域１０６の上面に、ゲート絶縁膜１０７が形成される。
ゲート絶縁膜１０７を形成するために、図１９に示すように、ＳｉＯ２膜形成工程（Ｓ１１）、窒素プラズマ照射工程（Ｓ１２）、ＦＧＡ（Forming Gas Annealing）工程（Ｓ１３）、ＡｌＯＮ膜形成工程（Ｓ１４）およびＰＤＡ（Post Deposition Annealing）工程（Ｓ１５）がこの順に行われる。
ＳｉＯ２膜形成工程（Ｓ１１）では、Ｎ２Ｏ（窒素酸化物）を含むガスを用いた熱酸化法により、半導体層１０３、ウェル領域１０４、ソース領域１０５およびコンタクト領域１０６の上に、Ｎを含むＳｉＯ２からなるＳｉＯ２膜１０７Ａが形成される。
窒素プラズマ照射工程（Ｓ１２）では、窒素プラズマがＳｉＯ２膜１０７Ａに照射される。窒素プラズマは、たとえば、半導体基板１０２が５００℃まで加熱された状態で、３０分間にわたって照射され続ける。また、そのときの気圧およびＲＦ出力は、たとえば、それぞれ７．５Torrおよび５０Ｗである。ＳｉＯ２膜１０７Ａに窒素プラズマが照射されることにより、半導体層１０３とＳｉＯ２膜１０７Ａとの界面において、Ｓｉ−Ｏ−Ｃ結合およびＣ−Ｃクラスタが切断され、Ｃ原子およびＳｉ原子のダングリングボンドが生じる。
ＦＧＡ工程（Ｓ１３）では、３％のＨ２（水素ガス）と９７％のＮ２（窒素ガス）とを含むフォーミングガス中で、半導体基板１０２（半導体層１０３）およびＳｉＯ２膜１０７Ａがアニールされる。たとえば、１０００℃の温度下でのアニールが３０分間行われた後、４５０℃の温度下でのアニールが３０分間行われる。これにより、ＳｉＯ２膜１０７Ａ中にＨ原子が良好に導入され、半導体層１０３とＳｉＯ２膜１０７Ａとの界面に存在するＣ原子およびＳｉ原子のダングリングボンドが減少する。
ＡｌＯＮ膜形成工程（Ｓ１４）では、Ｎ２およびＯ２（酸素ガス）の混合ガスおよびＡｌターゲットを用いた反応性スパッタ法により、ＳｉＯ２膜１０７Ａ上に、ＡｌＯＮ膜１０７Ｂが形成される。
ＰＤＡ工程（Ｓ１５）では、Ｎ２中で、ＡｌＯＮ膜１０７Ｂがアニールされる。このアニールは、たとえば、９００℃の温度下で３０分間行われる。これにより、ＡｌＯＮ膜１０７Ｂの結晶化度が上昇し、ＡｌＯＮ膜１０７Ｂの膜質が向上する。
以上により、図１８Ｇに示すように、ゲート絶縁膜１０７が形成される。
次いで、図１８Ｈに示すように、ＣＶＤ法により、ゲート絶縁膜１０７（ＡｌＯＮ膜１０７Ｂ）上に、ポリシリコンの堆積層１４８が形成される。
次いで、図１８Ｉに示すように、フォトリソグラフィおよびエッチングにより、堆積層１４８が選択的に除去され、ゲート絶縁膜１０７上に、ポリシリコンからなるゲート電極１０８が形成される。ここで、ゲート絶縁膜１０７上に、Ａｌ（アルミニウム）を含む金属材料の堆積層が形成されて、この堆積層が選択的に除去されることで、金属材料からなるゲート電極１０８が形成されてもよい。
次いで、図１８Ｊに示すように、ＣＶＤ法により、ゲート絶縁膜１０７およびゲート電極１０８上に、層間絶縁膜１０９が形成される。
そして、図１８Ｋに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜１０９およびゲート絶縁膜１０７を貫通するコンタクトホール１１０が形成される。
その後、スパッタ法により、層間絶縁膜１０９上に、ソースメタル１１１が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド１１２が形成される。また、スパッタ法により、半導体基板１０２の裏面に、オーミックメタル１１３およびドレインメタル１１４が形成される。以上により、図１５に示す半導体装置１０１が得られる。
以上のように、ソース領域１０５におけるチャネル領域Ｃに隣接する第１領域１０５Ａの不純物濃度を低くすることにより、第１領域１０５Ａの上面における酸化膜１４７の成長のレート（酸化レート）を低く抑えることができる。したがって、その酸化膜１４７の除去後に第１領域１０５Ａの上面とチャネル領域Ｃ（ウェル領域１０４）の上面との間に大きな段差が形成されることを防止できる。その結果、ソース領域１０５からチャネル領域Ｃを移動する電子の経路（移動経路）を直線に近づけることができ、これによりチャネル抵抗の低減を達成することができる。
ソース領域１０５における第１領域１０５Ａ以外の第２領域１０５Ｂの不純物濃度は、第１領域１０５Ａの不純物濃度よりも高いので、第１領域１０５Ａの上面と第２領域１０５Ｂの上面との間には、第２領域１０５Ｂの上面が第１領域１０５Ａの上面よりも一段低くなる段差Ｓが形成される。第１領域１０５Ａの上面と第２領域１０５Ｂの上面との間に段差Ｓが形成されていても、その段差Ｓはチャネル領域Ｃにおける電子の流れに影響を与えない。よって、第１領域１０５Ａの不純物濃度を相対的に低くし、第２領域１０５Ｂの不純物濃度を相対的に高くすることにより、ソース領域１０５のキャリヤ濃度を低減させることなく、チャネル抵抗を低減することができる。
また、ゲート絶縁膜１０７の製造に関し、半導体基板１０２（半導体層１０３）上にＳｉＯ２膜１０７Ａが形成されたままの状態では、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面に、Ｃ原子およびＳｉ原子のダングリングボンドが存在する。そこで、ＳｉＯ２膜１０７Ａの形成後には、Ｈ２を含むフォーミングガス中で半導体基板１０２およびＳｉＯ２膜１０７Ａがアニールされる（図１９のＦＧＡ工程Ｓ１３）。これにより、Ｃ原子およびＳｉ原子のダングリングボンドにＨ原子が結合し、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面が水素終端化される。その結果、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面の欠陥（界面準位密度）が減少し、その界面の状態が改善される。
半導体基板１０２およびＳｉＯ２膜１０７Ａのアニール後、ＳｉＯ２膜１０７Ａ上にＡｌＯＮ膜１０７Ｂが形成される（図１９のＡｌＯＮ膜形成工程Ｓ１４）。ＳｉＯ２膜１０７Ａ上にＡｌＯＮ膜１０７Ｂが存在することにより、半導体基板１０２およびＳｉＯ２膜１０７Ａからの水素抜けが防止される。そのため、水素終端化により改善された半導体基板１０２とＳｉＯ２膜１０７Ａとの界面の状態が維持される。
よって、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面の状態を改善することができ、その改善された状態を維持することができる。
したがって、図１９に示す製造方法によりゲート絶縁膜１０７が製造される半導体装置１０１では、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面が水素終端している。そのため、半導体装置１０１は、ＳｉＣ基板とＳｉＯ２膜との界面に多数のダングリングボンドを有する構造と比較して、界面準位密度が低く、高いチャネル移動度を発揮することができる。
また、ＳｉＯ２膜１０７ＡおよびＡｌＯＮ膜１０７Ｂからなるゲート絶縁膜１０７では、ＳｉＯ２膜のみからなるゲート絶縁膜と比較して、ＡｌＯＮ膜１０７Ｂの厚さを大きくすることにより、同等以上の電気的特性を確保しつつ、リーク電流を低減することができる。よって、半導体装置１０１では、ＳｉＯ２膜のみからなるゲート絶縁膜を採用した構造と比較して、ゲート絶縁膜１０７の信頼性が高い。
また、ＡｌＯＮ膜１０７Ｂ上に形成されるゲート電極１０８は、Ａｌを含む金属材料からなるとよい。これにより、ゲート電極１０８が多結晶シリコンからなる構造と比較して、ＭＩＳＦＥＴの動作速度の向上および消費電力の低減を図ることができる。
また、ゲート絶縁膜１０７の製造工程において、ＡｌＯＮ膜１０７Ｂの形成後に、ＡｌＯＮ膜１０７Ｂがアニールされる（図１９のＰＤＡ工程Ｓ１５）。これにより、ＡｌＯＮ膜１０７Ｂの結晶化度を上昇させることができ、ＡｌＯＮ膜１０７Ｂの膜質を向上させることができる。
さらに、半導体基板１０２およびＳｉＯ２膜１０７Ａのアニールの前に、ＳｉＯ２膜１０７Ａに窒素プラズマが照射される（図１９の窒素プラズマ照射工程Ｓ１２）。これにより、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面において、Ｓｉ−Ｏ−Ｃ結合およびＣ−Ｃクラスタを切断し、炭素原子およびシリコン原子のダングリングボンドを生じさせることができる。そして、窒素プラズマの照射後に半導体基板１０２およびＳｉＯ２膜１０７Ａのアニールが行われることにより、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面に存在するＣ原子およびＳｉ原子のダングリングボンドにＨ原子を容易に結合させることができる。その結果、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面を良好に水素終端化させることができる。
また、ＳｉＯ２膜１０７Ａは、窒素酸化物（Ｎ２Ｏ）を含むガスを用いた熱酸化法により形成される。これにより、ＳｉＯ２膜１０７Ａ中にＮ原子を導入することができ、ＳｉＯ２膜１０７Ａの比誘電率を高めることができる。その結果、リーク電流をさらに低減することができる。
図２０は、変形例に係る半導体装置の模式的な断面図である。図２０において、図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図２０に示す構造について、図１５に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。また、図２０では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図１５に示す半導体装置１０１では、ソース領域１０５の第１領域１０５Ａの深さと第２領域１０５Ｂの深さとがほぼ同じであるのに対し、図２０に示す半導体装置１５１では、ソース領域１０５の第１領域１０５Ａの深さが第２領域１０５Ｂの深さよりも小さい。半導体装置１５１のように、第１領域１０５Ａの深さが第２領域１０５Ｂの深さよりも小さくても、図１５に示す半導体装置１０１と同様の効果を奏することができる。
図２１は、別の変形例に係る半導体装置の模式的な断面図である。なお、図２１では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図１５に示す半導体装置１０１および図２０に示す半導体装置１５１は、プレーナゲート型ＭＩＳ構造を有しているのに対し、図２１に示す半導体装置１６１は、トレンチゲート型ＭＩＳ構造を有している。
半導体装置１６１は、半導体基板１６２を備えている。半導体基板１６２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板１６２上には、半導体層１６３がエピタキシャル成長により形成されている。すなわち、半導体層１６３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層１６３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型のドレイン領域１６４をなしている。半導体層１６３の表層部は、Ｐ型不純物がドープされることにより、Ｐ型のウェル領域１６５とされている。
半導体層１６３には、ゲートトレンチ１６６がその表面から掘り下がって形成されている。ゲートトレンチ１６６は、たとえば、図１４に示すゲート電極１０８と同様に、平面視格子状に形成されている。ゲートトレンチ１６６は、ウェル領域１６５を貫通し、その最深部がドレイン領域１６４に達している。
ゲートトレンチ１６６の内面には、ゲート絶縁膜１６７が形成されている。ゲート絶縁膜１６７は、Ｎ（窒素）を含むＳｉＯ２（酸化シリコン）からなる比較的薄いＳｉＯ２膜１６７Ａと、ＡｌＯＮ（酸窒化アルミニウム）からなるＡｌＯＮ膜１６７Ｂとを含むＡｌＯＮ／ＳｉＯ２積層構造を有している。ＳｉＯ２膜１６７Ａは、ゲートトレンチ１６６の内面に接触し、ＡｌＯＮ膜１６７Ｂは、ＳｉＯ２膜１６７Ａ上に形成されている。
そして、ゲート絶縁膜１６７の内側をＮ型不純物またはＰ型不純物がドープされたポリシリコンで埋め尽くすことにより、ゲートトレンチ１６６内には、そのドープトポリシリコンからなるゲート電極１６８が埋設されている。ここで、ゲート電極１６８は、Ａｌ（アルミニウム）を含む金属材料で形成されてもよい。
ウェル領域１６５の表層部には、Ｎ型のソース領域１６９が形成されている。ソース領域１６９の深さ（後述する第１領域１６９Ａおよび第２領域１６９Ｂの合計深さ）は、たとえば、０．５〜２μｍである。
ソース領域１６９において、その底部の所定深さ（たとえば、０．２μｍ）の第１領域１６９Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域１６９Ａ上の領域）１６９ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域１６９は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域１６９Ｂと、第２領域１６９Ｂの下方に形成され、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域１６９Ａとを有している。第１領域１６９ＡのＮ型不純物濃度は、たとえば、５×１０１７〜５×１０１９ｃｍ−３であり、第２領域１６９ＢのＮ型不純物濃度は、たとえば、５×１０１９〜５×１０２０ｃｍ−３である。
第１領域１６９Ａおよび第２領域１６９ＢのＮ型不純物濃度の差に起因して、第１領域１６９Ａの側面と第２領域１６９Ｂの側面との間には、第２領域１６９Ｂの側面が第１領域１６９Ａの側面よりもゲート電極１６８から離間した段差Ｓが形成されている。段差Ｓの大きさは、たとえば、０．１μｍである。第１領域１６９Ａの側面とウェル領域１６５（チャネル領域Ｃ）の側面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。また、第１領域１６９Ａおよび第２領域１６９ＢのＮ型不純物濃度の差に起因して、ゲート絶縁膜１６７は、第２領域１６９Ｂの側面上において相対的に大きな厚さを有している。
また、ウェル領域１６５の表層部には、ゲートトレンチ１６６に囲まれる各領域内において、ゲートトレンチ１６６に対して間隔を空けた位置に、Ｐ＋型のコンタクト領域１７０がソース領域１６９を厚さ方向に貫通して形成されている。
半導体層１６３上には、層間絶縁膜１７１が積層されている。層間絶縁膜１７１は、たとえば、酸化シリコンからなる。
層間絶縁膜１７１には、各コンタクト領域１７０と対向する位置に、コンタクトホール１７２が貫通形成されている。各コンタクトホール１７２内には、コンタクト領域１７０の全域およびソース領域１６９におけるコンタクト領域１７０の周囲の部分が臨んでいる。
層間絶縁膜１７１上には、ソースメタル１７３が形成されている。ソースメタル１７３は、各コンタクトホール１７２に入り込み、ソース領域１６９およびコンタクト領域１７０に接続されている。ソースメタル１７３は、たとえば、Ａｌを主成分として含む金属材料からなる。
半導体基板１６２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル１７４およびアルミニウムを主成分として含む金属材料からなるドレインメタル１７５が半導体基板１６２側からこの順に形成されている。
ソースメタル１７３が接地され、ドレインメタル１７５に適当な正電圧が印加された状態で、ゲート電極１６８の電位（ゲート電圧）が制御されることにより、ウェル領域１６５におけるゲート絶縁膜１６７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル１７３とドレインメタル１７５との間に電流が流れる。
図２２は、図２１に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置１６１では、ソース領域１６９におけるチャネル領域Ｃに隣接する第１領域１６９ＡのＮ型不純物濃度が低くされることにより、第１領域１６９Ａの側面とチャネル領域Ｃ（ウェル領域１６５）の側面との間に大きな段差が形成されていない。
そのため、ソースメタル１７３とドレインメタル１７５との間を流れる電子（ｅ−）は、ソース領域１６９から第１領域１６９Ａの側面（ゲートトレンチ１６６の内面）に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその側面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの側面に沿った直線経路となる。よって、半導体装置１６１の構造によっても、半導体装置１０１，１５１と同様の作用効果を発揮することができ、半導体装置１６１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる従来の半導体装置のチャネル抵抗よりも低い。
また、半導体基板１０２，１６２上に、半導体層１０３，１６３が積層されている構造を取り上げたが、半導体層１０３，１６３が省略されて、半導体基板１０２，１６２の表層部に、ウェル領域１０４，１６５およびソース領域１０５，１６９などが形成されてもよい。
また、各部の導電型が反転されてもよい。すなわち、第１導電型がＮ型であり、第２導電型がＰ型である場合を取り上げたが、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
（特性評価）
図１５に示す構造のＭＩＳＦＥＴを有する試料１０１（ＡｌＯＮ／ＳｉＯ２）を図１８〜図１９に示す製造方法により作製した。この試料１０１において、ＳｉＯ２膜１０７Ａの厚さは、１０ｎｍであり、ＡｌＯＮ膜１０７Ｂの厚さは、６５ｎｍである。
また、半導体基板１０２上にＳｉＯ２の単層からなるゲート絶縁膜を挟んでゲート電極を積層した構造のＭＯＳＦＥＴを有する試料１０２（ＳｉＯ２）を作製した。この試料１０２において、ゲート絶縁膜の厚さは、４０ｎｍである。
１．ドレイン電流
図２３は、試料１０１，１０２におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。
試料１０１，１０２のそれぞれについて、ゲート電圧を変化させたときのドレイン電流の大きさを調べた。
図２３では、試料１０１におけるゲート電圧とドレイン電流との関係を示す曲線にＣ１０１を付し、試料１０２におけるゲート電圧とドレイン電流との関係を示す曲線にＣ１０２を付している。
２．電界効果移動度
図２４は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。
試料１０１，１０２のそれぞれについて、ゲート絶縁膜に生じる電界を変化させたときの電界効果移動度の大きさを調べた。
図２４では、試料１０１におけるゲート絶縁膜１０７に生じる電界の強度と電界効果移動度との関係を示す曲線にＣ１０３を付し、試料１０２におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を示す曲線にＣ１０４を付している。
図２３，２４に示す曲線Ｃ１０１〜Ｃ１０４から、試料１０１，１０２のトランジスタ動作特性がほぼ同じであることが理解される。そして、ＳｉＯ２膜１０７ＡおよびＡｌＯＮ膜１０７Ｂからなるゲート絶縁膜１０７を採用したＭＩＳＦＥＴにおいても、ＳｉＯ２の単層からなるゲート絶縁膜を採用したＭＯＳＦＥＴと電界効果移動度がほぼ同じであることから、ＳｉＯ２膜１０７Ａ上にＡｌＯＮ膜１０７Ｂを積層することによる界面準位密度の増加はないと考えられる。
よって、本願発明者らが先に実施した界面準位密度の評価（図１３参照）において、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造の界面準位密度がＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の界面準位密度よりも増加しているのは、トランジスタ動作特性に影響しない欠陥（たとえば、ＡｌＯＮ／ＳｉＯ２界面の欠陥）を反映した結果であると考えられる。この評価とは、具体的には、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜を採用したＳｉＣ−ＭＩＳ構造およびＳｉＯ２単層ゲート絶縁膜を採用したＳｉＣ−ＭＯＳ構造の各界面準位密度をＨｉｇｈ−Ｌｏｗ法により算出し、それらを比較した評価である。
３．温度特性
図２５は、試料１０１の電界効果移動度の温度依存性を示すグラフである。図２６は、試料１０２の電界効果移動度の温度依存性を示すグラフである。図２７は、図２５，２６に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。図２５，２６に示すグラフにおいて、横軸は、ゲート絶縁膜に生じる電界の強度であり、縦軸は、電界効果移動度である。
試料１０１，１０２のそれぞれについて、半導体基板（ＳｉＣ基板）の温度を１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋとし、各温度におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を調べた。図２５では、ＳｉＣ基板の温度が１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋのときの関係を、それぞれ曲線Ｃ１０５，Ｃ１０６，Ｃ１０７，Ｃ１０８，Ｃ１０９，Ｃ１１０，Ｃ１１１，Ｃ１１２で示している。図２６では、ＳｉＣ基板の温度が１１０Ｋ、１５０Ｋ、２００Ｋ、２５０Ｋ、３００Ｋ、４００Ｋ、５００Ｋおよび６００Ｋのときの関係を、それぞれ曲線Ｃ１１３，Ｃ１１４，Ｃ１１５，Ｃ１１６，Ｃ１１７，Ｃ１１８，Ｃ１１９，Ｃ１２０で示している。図２７では、試料１０１における各温度におけるゲート絶縁膜１０７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ１２１で示し、試料１０２における各温度におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を曲線Ｃ１２２で示している。
図２７に示す曲線Ｃ１２１，Ｃ１２２を比較して、試料１０１の各温度下における電界効果移動度の極大値は、試料１０２の各温度下における電界効果移動度の極大値よりも少し低くなるが、試料１０１の電界効果移動度の温度依存性は、試料１０２の電界効果移動度の温度依存性よりも小さいことが理解される。
また、図２５に示す曲線Ｃ１１２と図２６に示す曲線Ｃ１２０とを比較して、高温下でゲート絶縁膜に高電界（２ＭＶ／ｃｍ以上の電界）が形成される条件下では、試料１０１の電界効果移動度が試料１０２の電界効果移動度よりも大きいことが理解される。よって、試料１０１、つまり図１５に示す構造のＭＩＳＦＥＴを有する半導体装置１０１は、ゲート絶縁膜１０７に３〜４ＭＶ／ｃｍの電界が生じる条件下で動作するパワーデバイスとして好適である。
さらに、図１５に示す構造のＭＩＳＦＥＴを有する試料１０３を図１９に示す製造工程から窒素プラズマ照射工程（Ｓ１２）およびＦＧＡ工程（Ｓ１３）を省略した方法により作製した。この試料１０３において、ＳｉＯ２膜１０７Ａの厚さは、１０ｎｍであり、ＡｌＯＮ膜１０７Ｂの厚さは、６５ｎｍである。
４．ドレイン電流
図２８は、試料１０１，１０３におけるゲート電圧（Gate Voltage）とドレイン電流（Drain Current）との関係を示すグラフである。
試料１０１，１０３のそれぞれについて、ゲート電圧を変化させたときのドレイン電流の大きさを調べた。
図２８では、試料１０１におけるゲート電圧とドレイン電流との関係を曲線Ｃ１２３で示し、試料１０３におけるゲート電圧とドレイン電流との関係を曲線Ｃ１２４で示している。
図２８に示す曲線Ｃ１２３，１２４を比較して、試料１０１で得られるドレイン電流が試料１０３で得られるドレイン電流よりも大きいことが理解される。よって、窒素プラズマ照射工程（Ｓ１２）およびＦＧＡ工程（Ｓ１３）は、ドレイン電流の増大化に有効であると考えられる。
５．電界効果移動度
図２９は、ゲート絶縁膜に生じる電界（Gate Oxide Field）の強度と電界効果移動度（Field Effect Mobility）との関係を示すグラフである。
試料１０１，１０３のそれぞれについて、ゲート絶縁膜１０７に生じる電界を変化させたときの電界効果移動度の大きさを調べた。
図２９では、試料１０１におけるゲート絶縁膜１０７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ１２６で示し、試料１０３におけるゲート絶縁膜１０７に生じる電界の強度と電界効果移動度との関係を曲線Ｃ１２５で示している。
図２９に示す曲線Ｃ１２５，Ｃ１２６を比較して、試料１０１の電界効果移動度が試料１０３の電界効果移動度よりも大きいことが理解される。よって、窒素プラズマ照射工程（Ｓ１２）およびＦＧＡ工程（Ｓ１３）は、半導体基板１０２とＳｉＯ２膜１０７Ａとの界面の状態を改善する方法として有効であると考えられる。
＜第３実施形態＞
前述のとおり、ＳｉＣを用いたＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）において、ＳｉＣ基板とゲート絶縁膜との界面（ＳｉＯ２／ＳｉＣ界面）に高密度の界面準位（界面欠陥）が生じる。そのため、ＳｉＣ−ＭＯＳＦＥＴは、チャネル移動度が低い。
ＳｉＯ２／ＳｉＣ界面における界面準位の密度（界面準位密度）は、ＳｉＯ２からなるゲート絶縁膜を薄くすることにより下げることができる。しかしながら、ゲート絶縁膜を薄くすると、それに伴って、リーク電流が増加する。
そこで、第３実施形態は、炭化シリコン層とゲート絶縁膜との界面における界面準位密度およびリーク電流の両方の低減を図ることができる、半導体装置を提供する。
図３２は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。
半導体装置３０１は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなるＳｉＣ基板３０２を備えている。ＳｉＣ基板３０２上には、Ｎ型ＳｉＣからなるＳｉＣ層３０３がエピタキシャル成長により形成されている。
ＳｉＣ層３０３の表層部には、複数のＰ型のウェル領域３０４が形成されている。複数のウェル領域３０４は、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。
各ウェル領域３０４の表層部には、ソース領域３０５がウェル領域３０４の周縁と間隔を空けて形成されている。ソース領域３０５は、ＳｉＣ層３０３よりもＮ型不純物が高濃度にドープされることにより、Ｎ＋型の導電型を示す。
各ソース領域３０５の中央には、コンタクト領域３０６が形成されている。コンタクト領域３０６は、ソース領域３０５を深さ方向に貫通して形成され、最深部がソース領域３０５の下方に存在するウェル領域３０４に達している。コンタクト領域３０６は、ウェル領域３０４よりもＰ型不純物が高濃度にドープされることにより、Ｐ＋型の導電型を示す。
ＳｉＣ層３０３上には、ゲート絶縁膜３０７が形成されている。ゲート絶縁膜３０７は、各ウェル領域３０４の間のＳｉＣ層３０３、各ウェル領域３０４の周縁とその内側のソース領域３０５の周縁との間の領域（チャネル領域）およびソース領域３０５の一部と対向している。ゲート絶縁膜３０７は、全体として、平面視格子状に形成されている。
ゲート絶縁膜３０７は、ＳｉＯｘＮｙ（酸窒化シリコン）からなるＳｉＯＮ膜３０７Ａと、ＳｉＯ２（酸化シリコン）からなり、ＳｉＯＮ膜３０７Ａ上に形成されたＳｉＯ２膜３０７Ｂと、高誘電率（Ｈｉｇｈ−ｋ）絶縁材料であるＡｌＯＮ（酸窒化アルミニウム）からなり、ＳｉＯ２膜３０７Ｂ上に形成されたＡｌＯＮ膜３０７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜３０７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜３０７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜３０７ＡおよびＳｉＯ２膜３０７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜３０７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
ゲート絶縁膜３０７上には、ゲート電極３０８が形成されている。これにより、半導体装置３０１は、プレーナゲート型ＭＩＳ構造を有している。ゲート電極３０８は、Ａｌ（アルミニウム）を主成分として含む金属材料からなる。
そして、ＳｉＣ層３０３上には、層間絶縁膜３０９が形成されている。層間絶縁膜３０９により、ＳｉＣ層３０３の上面がゲート絶縁膜３０７およびゲート電極３０８とともに被覆されている。層間絶縁膜３０９は、たとえば、ＳｉＯ２からなる。
層間絶縁膜３０９には、各コンタクト領域３０６と対向する位置に、コンタクトホール３１０が形成されている。各コンタクトホール３１０内には、コンタクト領域３０６の全域およびソース領域３０５におけるコンタクト領域３０６の周囲の部分が臨んでいる。
層間絶縁膜３０９上には、ソースメタル３１１が形成されている。ソースメタル３１１は、層間絶縁膜３０９に形成された各コンタクトホール３１０に入り込み、ソース領域３０５およびコンタクト領域３０６に接続されている。ソースメタル３１１は、たとえば、Ａｌを主成分として含む金属材料からなる。
ＳｉＣ基板３０２の裏面には、その全面に、Ｎｉ（ニッケル）などからなるオーミックメタル（図示せず）を介して、Ａｌを主成分として含む金属材料からなるドレインメタル３１２が形成されている。
ソースメタル３１１が接地され、ドレインメタル３１２に適当な正電圧が印加された状態で、ゲート電極３０８の電位（ゲート電圧）が制御されることにより、ウェル領域３０４におけるゲート絶縁膜３０７との界面近傍のチャネル領域にチャネルが形成されて、ソースメタル３１１とドレインメタル３１２との間に電流が流れる。
図３３は、ゲート絶縁膜の製造工程図である。
半導体装置３０１の製造の際には、エピタキシャル成長法により、ＳｉＣ基板３０２上に、ＳｉＣ層３０３が形成される。そして、イオン注入法などを含む公知の手法により、ＳｉＣ層３０３に、ウェル領域３０４、ソース領域３０５およびコンタクト領域３０６が形成される。その後、ゲート絶縁膜３０７を形成するために、ＮＯｘ熱酸化工程（Ｓ２１）、Ｏ２熱酸化工程（Ｓ２２）、ＦＧＡ（Forming Gas Annealing）工程（Ｓ２３）、ＡｌＯＮ膜形成工程（Ｓ２４）およびＰＤＡ（Post Deposition Annealing）工程（Ｓ２５）がこの順に行われる。
ＮＯｘ熱酸化工程（Ｓ２１）では、Ｎ２Ｏ（窒素酸化物）を含むガスを用いた熱酸化法により、ＳｉＣ層３０３上に、ＳｉＯｘＮｙからなるＳｉＯＮ膜が形成される。
Ｏ２熱酸化工程（Ｓ２２）では、Ｏ２のドライガスを用いた熱酸化法により、ＳｉＯＮ膜上に、ＳｉＯ２からなるＳｉＯ２膜が形成される。
ＦＧＡ工程（Ｓ２３）では、３％のＨ２（水素ガス）と９７％のＮ２（窒素ガス）とを含むフォーミングガス中で、ＳｉＯ２膜がアニールされる。たとえば、１０００℃の温度下でのアニールが３０分間行われた後、４５０℃の温度下でのアニールが３０分間行われる。これにより、ＳｉＯ２膜中にＨ原子が良好に導入され、ＳｉＣ層３０３とＳｉＯＮ膜との界面に存在するＣ原子およびＳｉ原子のダングリングボンドが減少する。
ＡｌＯＮ膜形成工程（Ｓ２４）では、Ｎ２およびＯ２（酸素ガス）の混合ガスおよびＡｌターゲットを用いた反応性スパッタ法により、ＳｉＯ２膜上に、ＡｌＯＮ膜が形成される。
ＰＤＡ工程（Ｓ２５）では、Ｎ２中で、ＡｌＯＮ膜がアニールされる。このアニールは、たとえば、９００℃の温度下で１０分間行われる。これにより、ＡｌＯＮ膜の結晶化度が上昇し、ＡｌＯＮ膜の膜質が向上する。
その後、ＡｌＯＮ膜上に、ゲート電極３０８が形成される。ゲート電極３０８は、たとえば、マスクを用いて、ＡｌＯＮ膜の表面にゲート電極の材料（Ａｌ）を選択的に蒸着させることにより形成される。そして、フォトリソグラフィおよびエッチングにより、ＡｌＯＮ膜、ＳｉＯ２膜およびＳｉＯＮ膜の露出する部分（ゲート電極３０８と対向していない部分）がこの順に除去され、ＡｌＯＮ膜、ＳｉＯ２膜およびＳｉＯＮ膜がそれぞれＡｌＯＮ膜３０７Ｃ、ＳｉＯ２膜３０７ＢおよびＳｉＯＮ膜３０７Ａに加工される。この後、公知の手法により、層間絶縁膜３０９、コンタクトホール３１０、ソースメタル３１１およびドレインメタル３１２が形成されると、図３２に示す半導体装置３０１が得られる。
以上のように、ゲート絶縁膜３０７は、ＳｉＣ層３０３側からＳｉＯＮ膜３０７Ａ、ＳｉＯ２膜３０７ＢおよびＡｌＯＮ膜３０７Ｃを積層した構造を有している。
ＳｉＣ層３０３とＳｉＯ２膜３０７Ｂとの間にＳｉＯＮ膜３０７Ａが介在されることにより、ゲート絶縁膜が酸化シリコン膜のみからなる構造と比較して、ＳｉＣ層３０３（ＳｉＣ）とゲート絶縁膜３０７との界面における界面準位密度Ｄitの低減を図ることができる。そして、界面準位密度Ｄitの低減により、チャネル移動度の向上を図ることができる。
また、ＳｉＯＮ膜３０７ＡおよびＳｉＯ２膜３０７Ｂの合計厚さを小さくし、ＡｌＯＮ膜３０７Ｃの厚さを大きくすることにより、ＳｉＣ層３０３とゲート絶縁膜３０７との界面における界面準位密度の増大を抑制しつつ、ゲート絶縁膜３０７の厚さの増大によるリーク電流の低減を図ることができる。
よって、界面準位密度Ｄitの低減によるチャネル移動度の向上およびリーク電流の低減によるゲート絶縁膜３０７の信頼性の向上の両方を達成することができる。
また、ゲート電極３０８は、Ａｌを含む金属材料からなる。これにより、ゲート電極３０８が多結晶シリコンからなる構造と比較して、ＳｉＣ層３０３、ゲート絶縁膜３０７およびゲート電極３０８などで構成されるＭＩＳＦＥＴ（プレーナゲート型ＭＩＳ構造の電界効果トランジスタ）の動作速度の向上および消費電力の低減を図ることができる。
（界面準位密度）
図３２に示すＳｉＣ−ＭＩＳ構造（ＳｉＣ上にＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層ゲート絶縁膜を備える構造）を有する試料２０１を作成した。この試料２０１において、ＳｉＯＮ膜３０７Ａの厚さは、５ｎｍであり、ＳｉＯ２膜３０７Ｂの厚さは、５ｎｍであり、ＡｌＯＮ膜３０７Ｃの厚さは、８０ｎｍである。
また、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜（ＳｉＣ上にＳｉＯ２からなるＳｉＯ２膜およびＡｌＯＮからなるＡｌＯＮ膜をこの順に積層した構造のゲート絶縁膜）を採用したＳｉＣ−ＭＩＳ構造を有する試料２０２を作成した。この試料２０２において、ＳｉＯ２膜の厚さは、１０ｎｍであり、ＡｌＯＮ膜の厚さは、８０ｎｍである。
そして、試料２０１，２０２のそれぞれについて、高周波ＣＶ特性（たとえば、測定周波数１００ｋＨｚ）と低周波ＣＶ特性（準静的ＣＶ特性）を測定し、Ｈｉｇｈ−Ｌｏｗ法により、高周波測定値と低周波測定値との差分を界面準位密度Ｄitとして算出した。その結果を、図３４に示す。図３４において、横軸は、ゲート絶縁膜の価電子端からのエネルギー（Ｅｃ−Ｅ）であり、縦軸は、界面準位密度Ｄitである。
図３４に示す結果から、試料２０１における界面準位密度Ｄitは、試料２０２の界面準位密度Ｄitよりも低いことが理解される。
図３５は、ゲート絶縁膜の別の製造工程図である。
図３２に示すゲート絶縁膜３０７は、図３３に示す製造工程を含む手法以外に、図３５に示す製造工程を含む手法により形成することができる。図３５に示す製造工程には、窒素プラズマ照射工程（Ｓ３１）、Ｏ２熱酸化工程（Ｓ３２）、ＦＧＡ工程（Ｓ３３）、ＡｌＯＮ膜形成工程（Ｓ３４）およびＰＤＡ工程（Ｓ３５）がこの順に行われる。
窒素プラズマ照射工程（Ｓ３１）では、窒素プラズマがＳｉＣ層３０３に照射される。窒素プラズマは、たとえば、ＳｉＣ層３０３が５００℃に加熱された状態で、３０分間にわたって照射され続ける。また、そのときの気圧およびＲＦ出力は、たとえば、それぞれ９．５Torrおよび５０Ｗである。これにより、ＳｉＣ層３０３上に、ＳｉＯＮ膜が形成される。
Ｏ２熱酸化工程（Ｓ３２）では、Ｏ２のドライガスを用いた熱酸化法により、ＳｉＯＮ膜上に、ＳｉＯ２からなるＳｉＯ２膜が形成される。
ＦＧＡ工程（Ｓ３３）、ＡｌＯＮ膜形成工程（Ｓ３４）およびＰＤＡ工程（Ｓ３５）では、それぞれ図３３に示すＦＧＡ工程（Ｓ２３）、ＡｌＯＮ膜形成工程（Ｓ２４）およびＰＤＡ工程（Ｓ２５）と同様の処理が行われる。
図３６は、変形例に係る半導体装置の模式的な断面図である。
図３２に示す半導体装置３０１は、プレーナゲート型ＭＩＳ構造を有しているのに対し、図３６に示す半導体装置３５１は、トレンチゲート型ＭＩＳ構造を有している。
半導体装置３５１は、Ｎ型ＳｉＣからなるＳｉＣ基板３５２を備えている。ＳｉＣ基板３５２上には、Ｎ型ＳｉＣからなるＳｉＣ層３５３がエピタキシャル成長により形成されている。
ＳｉＣ層３５３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型のドレイン領域３５４をなしている。ＳｉＣ層３５３の表層部は、Ｐ型不純物がドープされることにより、Ｐ型のウェル領域３５５とされている。
ＳｉＣ層３５３には、ゲートトレンチ３５６がその表面から掘り下がって形成されている。ゲートトレンチ３５６は、たとえば、平面視格子状に形成されている。ゲートトレンチ３５６は、ウェル領域３５５を貫通し、その最深部がドレイン領域３５４に達している。
ゲートトレンチ３５６の内面には、ゲート絶縁膜３５７が形成されている。ゲート絶縁膜３５７の周縁部は、ゲートトレンチ３５６外でＳｉＣ層３５３の上面に接している。ゲート絶縁膜３５７は、ＳｉＯｘＮｙからなるＳｉＯＮ膜３５７Ａと、ＳｉＯ２からなり、ＳｉＯＮ膜３５７Ａ上に形成されたＳｉＯ２膜３５７Ｂと、高誘電率絶縁材料であるＡｌＯＮからなり、ＳｉＯ２膜３５７Ｂ上に形成されたＡｌＯＮ膜３５７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜３５７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜３５７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜３５７ＡおよびＳｉＯ２膜３５７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜３５７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
そして、ゲート絶縁膜３５７上には、Ａｌを主成分として含む金属材料からなるゲート電極３５８が形成されている。
ウェル領域３５５の表層部には、Ｎ型のソース領域３５９が形成されている。
また、ウェル領域３５５の表層部には、ゲートトレンチ３５６に囲まれる各領域内において、ゲートトレンチ３５６に対して間隔を空けた位置に、コンタクト領域３６０がソース領域３５９を厚さ方向に貫通して形成されている。コンタクト領域３６０は、ウェル領域３５５よりもＰ型不純物が高濃度にドープされることにより、Ｐ＋型の導電型を示す。
ＳｉＣ層３５３上には、層間絶縁膜３６１が積層されている。層間絶縁膜３６１は、たとえば、酸化シリコンからなる。
層間絶縁膜３６１には、各コンタクト領域３６０と対向する位置に、コンタクトホール３６２が貫通形成されている。各コンタクトホール３６２内には、コンタクト領域３６０の全域およびソース領域３５９におけるコンタクト領域３６０の周囲の部分が臨んでいる。
層間絶縁膜３６１上には、ソースメタル３６３が形成されている。ソースメタル３６３は、各コンタクトホール３６２に入り込み、ソース領域３５９およびコンタクト領域３６０に接続されている。ソースメタル３６３は、たとえば、Ａｌを主成分として含む金属材料からなる。
ＳｉＣ基板３５２の裏面には、その全面に、Ｎｉなどからなるオーミックメタル（図示せず）を介して、Ａｌを主成分として含む金属材料からなるドレインメタル３６４が形成されている。
ソースメタル３６３が接地され、ドレインメタル３６４に適当な正電圧が印加された状態で、ゲート電極３５８の電位（ゲート電圧）が制御されることにより、ウェル領域３５５におけるゲート絶縁膜３５７との界面近傍のチャネル領域にチャネルが形成されて、ソースメタル３６３とドレインメタル３６４との間に電流が流れる。
この半導体装置３５１においても、図３２に示す半導体装置３０１と同様の作用効果を奏することができる。
図３７は、別の変形例に係る半導体装置の模式的な断面図である。
図３２に示す半導体装置３０１および図３６に示す半導体装置３５１は、縦型ＭＩＳＦＥＴを備えているのに対し、図３７に示す半導体装置３８１は、横型ＭＩＳＦＥＴを備えている。
半導体装置３８１は、Ｎ型ＳｉＣからなる炭化シリコン層としてのＳｉＣ基板３８２を備えている。
ＳｉＣ基板３８２の表層部には、Ｐ型のウェル領域３８３が形成されている。
ウェル領域３８３の表層部には、ソース領域３８４およびドレイン領域３８５が形成されている。ソース領域３８４およびドレイン領域３８５は、それぞれウェル領域３８３の周縁部との間に間隔を空け、かつ、互いに間隔を空けて形成されている。ソース領域３８４およびドレイン領域３８５は、ＳｉＣ基板３８２よりもＮ型不純物が高濃度にドープされることにより、Ｎ＋型の導電型を示す。
また、ウェル領域３８３の表層部には、コンタクト領域３８６が形成されている。コンタクト領域３８６は、ソース領域３８４に対してドレイン領域３８５側と反対側に隣接して形成されている。コンタクト領域３８６は、ウェル領域３８３よりもＰ型不純物が高濃度にドープされることにより、Ｐ＋型の導電型を示す。
ソース領域３８４とドレイン領域３８５との間の領域（チャネル領域）上には、ゲート絶縁膜３８７が形成されている。より具体的には、ゲート絶縁膜３８７は、ソース領域３８４とドレイン領域３８５との間の領域と対向し、ソース領域３８４の周縁部とドレイン領域３８５の周縁部とに跨っている。ゲート絶縁膜３８７は、ＳｉＯｘＮｙからなるＳｉＯＮ膜３８７Ａと、ＳｉＯ２からなり、ＳｉＯＮ膜３８７Ａ上に形成されたＳｉＯ２膜３８７Ｂと、高誘電率絶縁材料であるＡｌＯＮからなり、ＳｉＯ２膜３８７Ｂ上に形成されたＡｌＯＮ膜３８７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜３８７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜３８７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜３８７ＡおよびＳｉＯ２膜３８７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜３８７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
ゲート絶縁膜３８７上には、平面視でゲート絶縁膜３８７と同一形状のゲート電極３８８が形成されている。ゲート電極３８８は、Ａｌを含む金属材料からなる。
ソース領域３８４およびコンタクト領域３８６上には、ソース電極３８９が形成されている。ソース電極３８９は、ソース領域３８４およびコンタクト領域３８６の表面に対してそれらに跨って接している。ソース電極３８９は、Ａｌを含む金属材料からなる。
ドレイン領域３８５上には、ドレイン電極３９０が形成されている。ドレイン電極３９０は、ドレイン領域３８５の表面に接している。ドレイン電極３９０は、Ａｌを含む金属材料からなる。
ソース電極３８９が接地され、ドレイン電極３９０に正電圧が印加された状態で、ゲート電極３８８に閾値以上の電圧が印加されることにより、ウェル領域３８３におけるゲート絶縁膜との界面近傍のチャネル領域にチャネルが形成され、ドレイン電極３９０からソース電極３８９に向けて電流が流れる。
この半導体装置３８１においても、図３２に示す半導体装置３０１と同様の作用効果を奏することができる。
また、ＳｉＣ基板３０２，３５２上に、ＳｉＣ層３０３，３５３が積層されている構造を取り上げたが、ＳｉＣ層３０３，３５３が省略されて、ＳｉＣ基板３０２，３５２の表層部に、ウェル領域３０４，３５５およびソース領域３０５，３５９などが形成されてもよい。
また、半導体装置３０１，３５１，３８１の各部の導電型が反転されてもよい。
ゲート電極３０８，３５８，３８８の材料は、Ａｌを含む金属材料に限らず、Ｎ型不純物またはＰ型不純物がドープされたポリシリコンであってもよい。
高誘電率絶縁膜として、ＡｌＯＮ膜３０７Ｃ、ＡｌＯＮ膜３５７ＣおよびＡｌＯＮ膜３８７Ｃを例示したが、高誘電率絶縁膜の材料は、ＡｌＯＮに限らず、Ａｌ２Ｏ３（酸化アルミニウム）、ＺｒＯ（酸化ジルコニウム）、ＨｆＯ（酸化ハフニウム）、ＡｌＮ（窒化アルミニウム）などの高誘電率材料であってもよい。
＜第４実施形態＞
第４実施形態は、チャネル領域におけるキャリヤの移動経路を直線に近づけることができ、これによりチャネル抵抗を低減することができる、半導体装置を提供する。
図３８は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。図３９は、図３８に示す切断線Ｂ−Ｂにおける半導体装置の模式的な断面図である。なお、図３９では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
半導体装置４０１は、図３８に示すように、平面視四角形状（略正方形状）の外形を有している。
半導体装置４０１は、図３９に示すように、半導体基板（ＳｉＣ基板）４０２を備えている。半導体基板４０２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板４０２上には、半導体層（ＳｉＣ層）４０３がエピタキシャル成長により形成されている。すなわち、半導体層４０３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層４０３の表層部には、複数のＰ型のウェル領域４０４が形成されている。複数のウェル領域４０４は、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。ウェル領域４０４の深さは、たとえば、０．５〜２μｍである。そして、ウェル領域４０４は、たとえば、その上面からの深さが０．５μｍ以下の部分のＰ型不純物濃度が１×１０１６〜１×１０１９ｃｍ−３である不純物濃度プロファイルを有している。
各ウェル領域４０４の表層部には、ソース領域４０５がウェル領域４０４の周縁と間隔を空けて形成されている。ソース領域４０５は、半導体層４０３よりもＮ型不純物が高濃度にドープされることにより、Ｎ＋型の導電型を示す。ソース領域４０５の深さは、たとえば、０．２〜１μｍである。
ソース領域４０５において、平面視でその周縁から所定幅（たとえば、０．２μｍ）の第１領域４０５Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域４０５Ａの内側の領域）４０５ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域４０５は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域４０５Ｂと、第２領域４０５Ｂを取り囲む環状をなし、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域４０５Ａとを有している。そして、第１領域４０５Ａは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１７〜５×１０１９ｃｍ−３である不純物濃度プロファイルを有している。第２領域４０５Ｂは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１９〜５×１０２０ｃｍ−３である不純物濃度プロファイルを有している。
第１領域４０５Ａの上面と第２領域４０５Ｂの上面との間には、第２領域４０５Ｂの上面が第１領域４０５Ａの上面よりも一段低くなる段差Ｓが形成されている。段差Ｓの大きさは、たとえば、０．２μｍである。第１領域４０５Ａの上面とウェル領域４０４（チャネル領域Ｃ）の上面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。
各ソース領域４０５の第２領域４０５Ｂの中央には、ウェル領域４０４よりもＰ型不純物が高濃度にドープされたＰ＋型のコンタクト領域４０６が形成されている。各コンタクト領域４０６は、第２領域４０５Ｂを深さ方向に貫通して形成され、最深部がソース領域４０５の下方に存在するウェル領域４０４に達している。
半導体層４０３上には、ゲート絶縁膜４０７が形成されている。ゲート絶縁膜４０７は、各ウェル領域４０４の間の半導体層４０３、各ウェル領域４０４の周縁とその内側のソース領域４０５の周縁との間の領域（チャネル領域）およびソース領域４０５の一部と対向している。ゲート絶縁膜４０７は、全体として、平面視格子状に形成されている。
ゲート絶縁膜４０７は、ＳｉＯｘＮｙ（酸窒化シリコン）からなるＳｉＯＮ膜４０７Ａと、ＳｉＯ２（酸化シリコン）からなり、ＳｉＯＮ膜４０７Ａ上に形成されたＳｉＯ２膜４０７Ｂと、高誘電率（Ｈｉｇｈ−ｋ）絶縁材料であるＡｌＯＮ（酸窒化アルミニウム）からなり、ＳｉＯ２膜４０７Ｂ上に形成されたＡｌＯＮ膜４０７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜４０７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜４０７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜４０７ＡおよびＳｉＯ２膜４０７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜４０７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
ゲート絶縁膜４０７上には、ゲート電極４０８が形成されている。ゲート電極４０８は、ゲート絶縁膜４０７を挟んで、各ウェル領域４０４の間の半導体層４０３、各ウェル領域４０４の周縁とその内側のソース領域４０５の周縁との間のチャネル領域Ｃおよびソース領域４０５の第１領域４０５Ａの一部と対向している。ゲート電極４０８は、全体として、図３８に示すように、平面視格子状に形成されている。これにより、半導体装置４０１は、プレーナゲート型ＭＩＳ構造を有している。ゲート電極４０８は、Ｎ型不純物またはＰ型不純物がドープされたポリシリコン、または、Ａｌ（アルミニウム）を主成分として含む金属材料からなる。
なお、図３８では、ゲート電極４０８が、後述する層間絶縁膜４０９およびソースメタル４１１を透過して示されている。
そして、半導体層４０３上には、図３９に示すように、層間絶縁膜４０９が形成されている。層間絶縁膜４０９により、半導体層４０３の上面がゲート絶縁膜４０７およびゲート電極４０８とともに被覆されている。層間絶縁膜４０９は、たとえば、酸化シリコンからなる。
層間絶縁膜４０９には、各コンタクト領域４０６と対向する位置に、コンタクトホール４１０が形成されている。各コンタクトホール４１０は、ゲート絶縁膜４０７を貫通し、各コンタクトホール４１０内には、コンタクト領域４０６の全域およびソース領域４０５におけるコンタクト領域４０６の周囲の部分が臨んでいる。
層間絶縁膜４０９上には、ソースメタル４１１が形成されている。ソースメタル４１１は、層間絶縁膜４０９に形成された各コンタクトホール４１０に入り込み、ソース領域４０５およびコンタクト領域４０６に接続されている。ソースメタル４１１は、たとえば、アルミニウム（Ａｌ）を主成分として含む金属材料からなる。
また、半導体装置４０１の一側縁に沿った部分の中央上において、層間絶縁膜４０９およびソースメタル４１１が選択的に除去されることにより、図３８に示すように、ゲート電極４０８の一部を外部との接続のためのゲートパッド４１２として露出させる開口が形成されている。
半導体基板４０２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル４１３およびアルミニウムを主成分として含む金属材料からなるドレインメタル４１４が半導体基板４０２側からこの順に形成されている。
ソースメタル４１１が接地され、ドレインメタル４１４に適当な正電圧が印加された状態で、ゲート電極４０８の電位（ゲート電圧）が制御されることにより、ウェル領域４０４におけるゲート絶縁膜４０７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル４１１とドレインメタル４１４との間に電流が流れる。
図４０は、図３９に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置４０１では、ソース領域４０５におけるチャネル領域Ｃに隣接する第１領域４０５ＡのＮ型不純物濃度が低くされることにより、第１領域４０５Ａの上面とチャネル領域Ｃ（ウェル領域４０４）の上面との間に大きな段差が形成されていない。
そのため、ソースメタル４１１とドレインメタル４１４との間を流れる電子（ｅ−）は、ソース領域４０５から第１領域４０５Ａの上面に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその上面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの上面に沿った直線経路となる。よって、半導体装置４０１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図３０の半導体装置のチャネル抵抗よりも低い。
図４１Ａ〜４１Ｋは、半導体装置の製造工程を順に示す模式的な断面図である。なお、図４１Ａ〜４１Ｋでは、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。図４２は、ゲート絶縁膜の製造工程図である。
半導体装置４０１の製造工程では、まず、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体層４０３上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層（図示せず）が半導体層４０３におけるウェル領域４０４となるべき部分上から選択的に除去される。これにより、図４１Ａに示すように、半導体層４０３上に、ポリシリコンからなるマスク４４１が形成される。その後、イオン注入法により、半導体層４０３におけるマスク４４１から露出する部分に、Ｐ型不純物（たとえば、アルミニウム）がドープされる。
次に、半導体層４０３およびマスク４４１を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク４４１の側面に接する所定部分のみが残されることにより、図４１Ｂに示すように、マスク４４１と一体をなすマスク４４２が形成される。つづいて、マスク４４２から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層４０３におけるコンタクト領域４０６となるべき部分上に、レジストパターン４４３が形成される。その後、イオン注入法により、半導体層４０３におけるマスク４４１，４４２およびレジストパターン４４３から露出する部分に、Ｎ型不純物（たとえば、リン（Ｐ））がドープされる。
レジストパターン４４３が除去された後、半導体層４０３およびマスク４４１，４４２を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が再び形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク４４２の側面に接する所定部分のみが残されることにより、図４１Ｃに示すように、マスク４４１，４４２と一体をなすマスク４４４が形成される。つづいて、マスク４４４から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層４０３におけるコンタクト領域４０６となるべき部分上に、レジストパターン４４５が形成される。その後、イオン注入法により、半導体層４０３におけるマスク４４１，４４２，４４４およびレジストパターン４４５から露出する部分に、Ｎ型不純物が追加してドープされる。Ｎ型不純物のドープ後、マスク４４１，４４２，４４４およびレジストパターン４４５が除去される。
なお、図４１Ｂ，４１Ｃに示す工程において、レジストパターン４４３，４４５の形成が省略されて、半導体層４０３におけるコンタクト領域４０６となるべき部分にＮ型不純物がドープされてもよい。こうすることにより、レジストパターン４４３，４４５の形成に必要なフォトマスクを省略することができ、半導体装置４０１の製造工程を簡素化することができる。
次いで、図４１Ｄに示すように、半導体層４０３上に、レジストパターン４４６が形成される。レジストパターン４４６は、半導体層４０３におけるコンタクト領域４０６となるべき部分のみを露出させる。そして、イオン注入法により、半導体層４０３におけるレジストパターン４４６から露出する部分に、Ｐ型不純物がドープされる。
その後、半導体層４０３にドープされたＰ型不純物およびＮ型不純物を活性化させるためのアニールが行われ、図４１Ｅに示すように、半導体層４０３の表層部に、ウェル領域４０４、ソース領域４０５（第１領域４０５Ａ、第２領域４０５Ｂ）およびコンタクト領域４０６が形成される。また、アニール時に、半導体層４０３の上面が熱酸化されることにより、酸化膜４４７が形成される。ソース領域４０５の第２領域４０５Ｂおよびコンタクト領域４０６は、半導体層４０３、ウェル領域４０４およびソース領域４０５の第１領域４０５Ａと比較して、不純物濃度が高いので、酸化膜４４７は、第２領域４０５Ｂおよびコンタクト領域４０６上において相対的に厚く成長する。
そのため、図４１Ｆに示すように、酸化膜４４７が除去された後は、第２領域４０５Ｂおよびコンタクト領域４０６の上面が半導体層４０３、ウェル領域４０４およびソース領域４０５の第１領域４０５Ａの上面よりも一段下がった状態となり、第１領域４０５Ａと第２領域４０５Ｂとの間に段差Ｓが形成される。
また、酸化膜４４７の除去後に、熱酸化法により、半導体層４０３、ウェル領域４０４、ソース領域４０５およびコンタクト領域４０６の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層４０３、ウェル領域４０４、ソース領域４０５およびコンタクト領域４０６の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第１領域４０５Ａと第２領域４０５Ｂとの間に、より大きな段差Ｓが形成される。
その後、図４１Ｇに示すように、熱酸化法により、半導体層４０３、ウェル領域４０４、ソース領域４０５およびコンタクト領域４０６の上面に、ゲート絶縁膜４０７が形成される。
ゲート絶縁膜４０７を形成するために、図４２に示すように、ＮＯｘ熱酸化工程（Ｓ４１）、Ｏ２熱酸化工程（Ｓ４２）、ＦＧＡ（Forming Gas Annealing）工程（Ｓ４３）、ＡｌＯＮ膜形成工程（Ｓ４４）およびＰＤＡ（Post Deposition Annealing）工程（Ｓ４５）がこの順に行われる。
ＮＯｘ熱酸化工程（Ｓ４１）では、Ｎ２Ｏ（窒素酸化物）を含むガスを用いた熱酸化法により、半導体層４０３上に、ＳｉＯｘＮｙからなるＳｉＯＮ膜４０７Ａが形成される。
Ｏ２熱酸化工程（Ｓ４２）では、Ｏ２のドライガスを用いた熱酸化法により、ＳｉＯＮ膜４０７Ａ上に、ＳｉＯ２からなるＳｉＯ２膜４０７Ｂが形成される。
ＦＧＡ工程（Ｓ４３）では、３％のＨ２（水素ガス）と９７％のＮ２（窒素ガス）とを含むフォーミングガス中で、ＳｉＯ２膜４０７Ｂがアニールされる。たとえば、１０００℃の温度下でのアニールが３０分間行われた後、４５０℃の温度下でのアニールが３０分間行われる。これにより、ＳｉＯ２膜４０７Ｂ中にＨ原子が良好に導入され、半導体層４０３とＳｉＯＮ膜４０７Ａとの界面に存在するＣ原子およびＳｉ原子のダングリングボンドが減少する。
ＡｌＯＮ膜形成工程（Ｓ４４）では、Ｎ２およびＯ２（酸素ガス）の混合ガスおよびＡｌターゲットを用いた反応性スパッタ法により、ＳｉＯ２膜４０７Ｂ上に、ＡｌＯＮ膜４０７Ｃが形成される。
ＰＤＡ工程（Ｓ４５）では、Ｎ２中で、ＡｌＯＮ膜４０７Ｃがアニールされる。このアニールは、たとえば、９００℃の温度下で１０分間行われる。これにより、ＡｌＯＮ膜４０７Ｃの結晶化度が上昇し、ＡｌＯＮ膜４０７Ｃの膜質が向上する。
以上により、図４１Ｇに示すようにゲート絶縁膜４０７が形成される。
次いで、図４１Ｈに示すように、ＣＶＤ法により、ゲート絶縁膜４０７上に、ポリシリコンの堆積層４４８が形成される。
次いで、図４１Ｉに示すように、フォトリソグラフィおよびエッチングにより、堆積層４４８が選択的に除去され、ゲート絶縁膜４０７上に、ポリシリコンからなるゲート電極４０８が形成される。ここで、ゲート絶縁膜４０７上に、Ａｌ（アルミニウム）を含む金属材料の堆積層が形成されて、この堆積層が選択的に除去されることで、金属材料からなるゲート電極４０８が形成されてもよい。
次いで、図４１Ｊに示すように、ＣＶＤ法により、ゲート絶縁膜４０７およびゲート電極４０８上に、層間絶縁膜４０９が形成される。
そして、図４１Ｋに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜４０９およびゲート絶縁膜４０７を貫通するコンタクトホール４１０が形成される。
その後、スパッタ法により、層間絶縁膜４０９上に、ソースメタル４１１が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド４１２が形成される。また、スパッタ法により、半導体基板４０２の裏面に、オーミックメタル４１３およびドレインメタル４１４が形成される。以上により、図３９に示す半導体装置４０１が得られる。
以上のように、ソース領域４０５におけるチャネル領域Ｃに隣接する第１領域４０５Ａの不純物濃度を低くすることにより、第１領域４０５Ａの上面における酸化膜４４７の成長のレート（酸化レート）を低く抑えることができる。したがって、その酸化膜４４７の除去後に第１領域４０５Ａの上面とチャネル領域Ｃ（ウェル領域４０４）の上面との間に大きな段差が形成されることを防止できる。その結果、ソース領域４０５からチャネル領域Ｃを移動する電子の経路（移動経路）を直線に近づけることができ、これによりチャネル抵抗の低減を達成することができる。
ソース領域４０５における第１領域４０５Ａ以外の第２領域４０５Ｂの不純物濃度は、第１領域４０５Ａの不純物濃度よりも高いので、第１領域４０５Ａの上面と第２領域４０５Ｂの上面との間には、第２領域４０５Ｂの上面が第１領域４０５Ａの上面よりも一段低くなる段差Ｓが形成される。第１領域４０５Ａの上面と第２領域４０５Ｂの上面との間に段差Ｓが形成されていても、その段差Ｓはチャネル領域Ｃにおける電子の流れに影響を与えない。よって、第１領域４０５Ａの不純物濃度を相対的に低くし、第２領域４０５Ｂの不純物濃度を相対的に高くすることにより、ソース領域４０５のキャリヤ濃度を低減させることなく、チャネル抵抗を低減することができる。
また、ゲート絶縁膜４０７は、半導体層４０３側からＳｉＯＮ膜４０７Ａ、ＳｉＯ２膜４０７ＢおよびＡｌＯＮ膜４０７Ｃを積層した構造を有している。
半導体層４０３とＳｉＯ２膜４０７Ｂとの間にＳｉＯＮ膜４０７Ａが介在されることにより、ゲート絶縁膜が酸化シリコン膜のみからなる構造と比較して、半導体層４０３（ＳｉＣ）とゲート絶縁膜４０７との界面における界面準位密度Ｄitの低減を図ることができる。そして、界面準位密度Ｄitの低減により、チャネル移動度の向上を図ることができる。
また、ＳｉＯＮ膜４０７ＡおよびＳｉＯ２膜４０７Ｂの合計厚さを小さくし、ＡｌＯＮ膜４０７Ｃの厚さを大きくすることにより、半導体層４０３とゲート絶縁膜４０７との界面における界面準位密度の増大を抑制しつつ、ゲート絶縁膜４０７の厚さの増大によるリーク電流の低減を図ることができる。
よって、界面準位密度Ｄitの低減によるチャネル移動度の向上およびリーク電流の低減によるゲート絶縁膜４０７の信頼性の向上の両方を達成することができる。
また、ゲート電極４０８は、Ａｌを含む金属材料からなるとよい。これにより、ゲート電極４０８が多結晶シリコンからなる構造と比較して、半導体層４０３、ゲート絶縁膜４０７およびゲート電極４０８などで構成されるＭＩＳＦＥＴ（プレーナゲート型ＭＩＳ構造の電界効果トランジスタ）の動作速度の向上および消費電力の低減を図ることができる。
（界面準位密度）
図３９に示すＳｉＣ−ＭＩＳ構造（ＳｉＣ上にＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層ゲート絶縁膜を備える構造）を有する試料３０１を作成した。この試料３０１において、ＳｉＯＮ膜４０７Ａの厚さは、５ｎｍであり、ＳｉＯ２膜４０７Ｂの厚さは、５ｎｍであり、ＡｌＯＮ膜４０７Ｃの厚さは、８０ｎｍである。
また、ＡｌＯＮ／ＳｉＯ２積層ゲート絶縁膜（ＳｉＣ上にＳｉＯ２からなるＳｉＯ２膜およびＡｌＯＮからなるＡｌＯＮ膜をこの順に積層した構造のゲート絶縁膜）を採用したＳｉＣ−ＭＩＳ構造を有する試料３０２を作成した。この試料３０２において、ＳｉＯ２膜の厚さは、１０ｎｍであり、ＡｌＯＮ膜の厚さは、８０ｎｍである。
そして、試料３０１，３０２のそれぞれについて、高周波ＣＶ特性（たとえば、測定周波数１００ｋＨｚ）と低周波ＣＶ特性（準静的ＣＶ特性）を測定し、Ｈｉｇｈ−Ｌｏｗ法により、高周波測定値と低周波測定値との差分を界面準位密度Ｄitとして算出した。その結果を、図４３に示す。図４３において、横軸は、ゲート絶縁膜の価電子端からのエネルギー（Ｅｃ−Ｅ）であり、縦軸は、界面準位密度Ｄitである。
図４３に示す結果から、試料３０１における界面準位密度Ｄitは、試料３０２の界面準位密度Ｄitよりも低いことが理解される。
図４４は、ゲート絶縁膜の別の製造工程図である。
図３９に示すゲート絶縁膜４０７は、図４２に示す製造工程を含む手法以外に、図４４に示す製造工程を含む手法により形成することができる。図４４に示す製造工程には、窒素プラズマ照射工程（Ｓ５１）、Ｏ２熱酸化工程（Ｓ５２）、ＦＧＡ工程（Ｓ５３）、ＡｌＯＮ膜形成工程（Ｓ５４）およびＰＤＡ工程（Ｓ５５）がこの順に行われる。
窒素プラズマ照射工程（Ｓ５１）では、窒素プラズマが半導体層４０３に照射される。窒素プラズマは、たとえば、半導体層４０３が５００℃に加熱された状態で、３０分間にわたって照射され続ける。また、そのときの気圧およびＲＦ出力は、たとえば、それぞれ９．５Torrおよび５０Ｗである。これにより、半導体層４０３上に、ＳｉＯＮ膜４０７Ａが形成される。
Ｏ２熱酸化工程（Ｓ５２）では、Ｏ２のドライガスを用いた熱酸化法により、ＳｉＯＮ膜４０７Ａ上に、ＳｉＯ２からなるＳｉＯ２膜４０７Ｂが形成される。
ＦＧＡ工程（Ｓ５３）、ＡｌＯＮ膜形成工程（Ｓ５４）およびＰＤＡ工程（Ｓ５５）では、それぞれ図４２に示すＦＧＡ工程（Ｓ４３）、ＡｌＯＮ膜形成工程（Ｓ４４）およびＰＤＡ工程（Ｓ４５）と同様の処理が行われる。
図４５は、変形例に係る半導体装置の模式的な断面図である。図４５において、図３９に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図４５に示す構造について、図３９に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。また、図４５では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図３９に示す半導体装置４０１では、ソース領域４０５の第１領域４０５Ａの深さと第２領域４０５Ｂの深さとがほぼ同じであるのに対し、図４５に示す半導体装置４５１では、ソース領域４０５の第１領域４０５Ａの深さが第２領域４０５Ｂの深さよりも小さい。半導体装置４５１のように、第１領域４０５Ａの深さが第２領域４０５Ｂの深さよりも小さくても、図３９に示す半導体装置４０１と同様の効果を奏することができる。
図４６は、別の変形例に係る半導体装置の模式的な断面図である。なお、図４６では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図３９に示す半導体装置４０１および図４５に示す半導体装置４５１は、プレーナゲート型ＭＩＳ構造を有しているのに対し、図４６に示す半導体装置４６１は、トレンチゲート型ＭＩＳ構造を有している。
半導体装置４６１は、半導体基板４６２を備えている。半導体基板４６２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板４６２上には、半導体層４６３がエピタキシャル成長により形成されている。すなわち、半導体層４６３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層４６３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型のドレイン領域４６４をなしている。半導体層４６３の表層部は、Ｐ型不純物がドープされることにより、Ｐ型のウェル領域４６５とされている。
半導体層４６３には、ゲートトレンチ４６６がその表面から掘り下がって形成されている。ゲートトレンチ４６６は、たとえば、図３８に示すゲート電極４０８と同様に、平面視格子状に形成されている。ゲートトレンチ４６６は、ウェル領域４６５を貫通し、その最深部がドレイン領域４６４に達している。
ゲートトレンチ４６６の内面には、ゲート絶縁膜４６７が形成されている。ゲート絶縁膜４６７は、ＳｉＯｘＮｙからなるＳｉＯＮ膜４６７Ａと、ＳｉＯ２からなり、ＳｉＯＮ膜４６７Ａ上に形成されたＳｉＯ２膜４６７Ｂと、高誘電率絶縁材料であるＡｌＯＮからなり、ＳｉＯ２膜４６７Ｂ上に形成されたＡｌＯＮ膜４６７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜４６７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜４６７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜４６７ＡおよびＳｉＯ２膜４６７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜４６７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
そして、ゲート絶縁膜４６７の内側をＮ型不純物またはＰ型不純物がドープされたポリシリコンで埋め尽くすことにより、ゲートトレンチ４６６内には、そのドープトポリシリコンからなるゲート電極４６８が埋設されている。ここで、ゲート電極４６８は、Ａｌ（アルミニウム）を含む金属材料で形成されてもよい。
ウェル領域４６５の表層部には、Ｎ型のソース領域４６９が形成されている。ソース領域４６９の深さ（後述する第１領域４６９Ａおよび第２領域４６９Ｂの合計深さ）は、たとえば、０．５〜２μｍである。
ソース領域４６９において、その底部の所定深さ（たとえば、０．２μｍ）の第１領域４６９Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域４６９Ａ上の領域）４６９ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域４６９は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域４６９Ｂと、第２領域４６９Ｂの下方に形成され、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域４６９Ａとを有している。第１領域４６９ＡのＮ型不純物濃度は、たとえば、５×１０１７〜５×１０１９ｃｍ−３であり、第２領域４６９ＢのＮ型不純物濃度は、たとえば、５×１０１９〜５×１０２０ｃｍ−３である。
第１領域４６９Ａおよび第２領域４６９ＢのＮ型不純物濃度の差に起因して、第１領域４６９Ａの側面と第２領域４６９Ｂの側面との間には、第２領域４６９Ｂの側面が第１領域４６９Ａの側面よりもゲート電極４６８から離間した段差Ｓが形成されている。段差Ｓの大きさは、たとえば、０．１μｍである。第１領域４６９Ａの側面とウェル領域４６５（チャネル領域Ｃ）の側面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。また、第１領域４６９Ａおよび第２領域４６９ＢのＮ型不純物濃度の差に起因して、ゲート絶縁膜４６７は、第２領域４６９Ｂの側面上において相対的に大きな厚さを有している。
また、ウェル領域４６５の表層部には、ゲートトレンチ４６６に囲まれる各領域内において、ゲートトレンチ４６６に対して間隔を空けた位置に、Ｐ＋型のコンタクト領域４７０がソース領域４６９を厚さ方向に貫通して形成されている。
半導体層４６３上には、層間絶縁膜４７１が積層されている。層間絶縁膜４７１は、たとえば、酸化シリコンからなる。
層間絶縁膜４７１には、各コンタクト領域４７０と対向する位置に、コンタクトホール４７２が貫通形成されている。各コンタクトホール４７２内には、コンタクト領域４７０の全域およびソース領域４６９におけるコンタクト領域４７０の周囲の部分が臨んでいる。
層間絶縁膜４７１上には、ソースメタル４７３が形成されている。ソースメタル４７３は、各コンタクトホール４７２に入り込み、ソース領域４６９およびコンタクト領域４７０に接続されている。ソースメタル４７３は、たとえば、Ａｌを主成分として含む金属材料からなる。
半導体基板４６２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル４７４およびアルミニウムを主成分として含む金属材料からなるドレインメタル４７５が半導体基板４６２側からこの順に形成されている。
ソースメタル４７３が接地され、ドレインメタル４７５に適当な正電圧が印加された状態で、ゲート電極４６８の電位（ゲート電圧）が制御されることにより、ウェル領域４６５におけるゲート絶縁膜４６７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル４７３とドレインメタル４７５との間に電流が流れる。
図４７は、図４６に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置４６１では、ソース領域４６９におけるチャネル領域Ｃに隣接する第１領域４６９ＡのＮ型不純物濃度が低くされることにより、第１領域４６９Ａの側面とチャネル領域Ｃ（ウェル領域４６５）の側面との間に大きな段差が形成されていない。
そのため、ソースメタル４７３とドレインメタル４７５との間を流れる電子（ｅ−）は、ソース領域４６９から第１領域４６９Ａの側面（ゲートトレンチ４６６の内面）に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその側面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの側面に沿った直線経路となる。よって、半導体装置４６１の構造によっても、半導体装置４０１，４５１と同様の作用効果を発揮することができ、半導体装置４６１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図３０の半導体装置のチャネル抵抗よりも低い。
また、この半導体装置４６１においても、図３９に示す半導体装置４０１と同様に、チャネル移動度の向上およびゲート絶縁膜４６７の信頼性の向上の両方を達成することができる。
図４８は、さらに別の変形例に係る半導体装置の模式的な断面図である。
図３９に示す半導体装置４０１および図４５に示す半導体装置４５１は、縦型ＭＩＳＦＥＴを備えているのに対し、図４８に示す半導体装置４８１は、横型ＭＩＳＦＥＴを備えている。
半導体装置４８１は、Ｎ型ＳｉＣからなる炭化シリコン層としてのＳｉＣ基板４８２を備えている。
ＳｉＣ基板４８２の表層部には、Ｐ型のウェル領域４８３が形成されている。
ウェル領域４８３の表層部には、ソース領域４８４およびドレイン領域４８５が形成されている。ソース領域４８４およびドレイン領域４８５は、それぞれウェル領域４８３の周縁部との間に間隔を空け、かつ、互いに間隔を空けて形成されている。ソース領域４８４およびドレイン領域４８５は、ＳｉＣ基板４８２よりもＮ型不純物が高濃度にドープされることにより、Ｎ＋型の導電型を示す。
また、ウェル領域４８３の表層部には、コンタクト領域４８６が形成されている。コンタクト領域４８６は、ソース領域４８４に対してドレイン領域４８５側と反対側に隣接して形成されている。コンタクト領域４８６は、ウェル領域４８３よりもＰ型不純物が高濃度にドープされることにより、Ｐ＋型の導電型を示す。
ソース領域４８４とドレイン領域４８５との間の領域（チャネル領域）上には、ゲート絶縁膜４８７が形成されている。より具体的には、ゲート絶縁膜４８７は、ソース領域４８４とドレイン領域４８５との間の領域と対向し、ソース領域４８４の周縁部とドレイン領域４８５の周縁部とに跨っている。ゲート絶縁膜４８７は、ＳｉＯｘＮｙからなるＳｉＯＮ膜４８７Ａと、ＳｉＯ２からなり、ＳｉＯＮ膜４８７Ａ上に形成されたＳｉＯ２膜４８７Ｂと、高誘電率絶縁材料であるＡｌＯＮからなり、ＳｉＯ２膜４８７Ｂ上に形成されたＡｌＯＮ膜４８７Ｃとを含むＡｌＯＮ／ＳｉＯ２／ＳｉＯｘＮｙ積層構造を有している。
ＳｉＯＮ膜４８７Ａの厚さは、１〜５ｎｍである。ＳｉＯ２膜４８７Ｂの厚さは、１〜５ｎｍである。そして、ＳｉＯＮ膜４８７ＡおよびＳｉＯ２膜４８７Ｂの合計厚さは、２〜１０ｎｍである。ＡｌＯＮ膜４８７Ｃの厚さは、１０〜２００ｎｍである。各範囲には、その下限値および上限値が含まれる。
ゲート絶縁膜４８７上には、平面視でゲート絶縁膜４８７と同一形状のゲート電極４８８が形成されている。ゲート電極４８８は、Ａｌを含む金属材料からなる。
ソース領域４８４およびコンタクト領域４８６上には、ソース電極４８９が形成されている。ソース電極４８９は、ソース領域４８４およびコンタクト領域４８６の表面に対してそれらに跨って接している。ソース電極４８９は、Ａｌを含む金属材料からなる。
ドレイン領域４８５上には、ドレイン電極４９０が形成されている。ドレイン電極４９０は、ドレイン領域４８５の表面に接している。ドレイン電極４９０は、Ａｌを含む金属材料からなる。
ソース電極４８９が接地され、ドレイン電極４９０に正電圧が印加された状態で、ゲート電極４８８に閾値以上の電圧が印加されることにより、ウェル領域４８３におけるゲート絶縁膜４８７との界面近傍のチャネル領域にチャネルが形成され、ドレイン電極４９０からソース電極４８９に向けて電流が流れる。
この半導体装置４８１においても、図３９に示す半導体装置４０１と同様の作用効果を奏することができる。
また、半導体基板（ＳｉＣ基板）４０２，４６２上に、半導体層４０３，４６３が積層されている構造を取り上げたが、半導体層４０３，４６３が省略されて、ＳｉＣ基板４０２，４６２の表層部に、ウェル領域４０４，４６５およびソース領域４０５，４６９などが形成されてもよい。
また、半導体装置４０１，４５１，４６１，４８１の各部の導電型が反転されてもよい。すなわち、第１導電型がＮ型であり、第２導電型がＰ型である場合を取り上げたが、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
ゲート電極４０８，４６８，４８８の材料は、Ａｌを含む金属材料に限らず、Ｎ型不純物またはＰ型不純物がドープされたポリシリコンであってもよい。
高誘電率絶縁膜として、ＡｌＯＮ膜４０７Ｃ、ＡｌＯＮ膜４６７ＣおよびＡｌＯＮ膜４８７Ｃを例示したが、高誘電率絶縁膜の材料は、ＡｌＯＮに限らず、Ａｌ２Ｏ３（酸化アルミニウム）、ＺｒＯ（酸化ジルコニウム）、ＨｆＯ（酸化ハフニウム）、ＡｌＮ（窒化アルミニウム）などの高誘電率材料であってもよい。
＜第５実施形態＞
第５実施形態は、チャネル領域におけるキャリヤの移動経路を直線に近づけることができ、これによりチャネル抵抗を低減することができる、半導体装置を提供する。
図４９は、本発明の第５実施形態に係る半導体装置の模式的な平面図である。図５０は、図４９に示す切断線Ｃ−Ｃにおける半導体装置の模式的な断面図である。なお、図５０では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
半導体装置６０１は、図４９に示すように、平面視四角形状（略正方形状）の外形を有している。
半導体装置６０１は、図５０に示すように、半導体基板６０２を備えている。半導体基板６０２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板６０２上には、半導体層６０３がエピタキシャル成長により形成されている。すなわち、半導体層６０３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層６０３の表層部には、複数のＰ型のウェル領域６０４が形成されている。複数のウェル領域６０４は、平面視四角形状（略正方形状）をなし、マトリクス状に配列されている。ウェル領域６０４の深さは、たとえば、０．５〜２μｍである。そして、ウェル領域６０４は、たとえば、その上面からの深さが０．５μｍ以下の部分のＰ型不純物濃度が１×１０１６〜１×１０１９ｃｍ−３である不純物濃度プロファイルを有している。
各ウェル領域６０４の表層部には、Ｎ型のソース領域６０５がウェル領域６０４の周縁と間隔を空けて形成されている。ソース領域６０５の深さは、たとえば、０．２〜１μｍである。
ソース領域６０５において、平面視でその周縁から所定幅（たとえば、０．２μｍ）の第１領域６０５Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域６０５Ａの内側の領域）６０５ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域６０５は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域６０５Ｂと、第２領域６０５Ｂを取り囲む環状をなし、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域６０５Ａとを有している。そして、第１領域６０５Ａは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１７〜５×１０１９ｃｍ−３である不純物濃度プロファイルを有している。第２領域６０５Ｂは、たとえば、その上面からの深さが０．２μｍ以下の部分のＮ型不純物濃度が５×１０１９〜５×１０２０ｃｍ−３である不純物濃度プロファイルを有している。
第１領域６０５Ａの上面と第２領域６０５Ｂの上面との間には、第２領域６０５Ｂの上面が第１領域６０５Ａの上面よりも一段低くなる段差Ｓが形成されている。段差Ｓの大きさは、たとえば、０．２μｍである。第１領域６０５Ａの上面とウェル領域６０４（チャネル領域Ｃ）の上面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。
各ソース領域６０５の第２領域６０５Ｂの中央には、ウェル領域６０４よりもＰ型不純物が高濃度にドープされたＰ＋型のコンタクト領域６０６が形成されている。各コンタクト領域６０６は、第２領域６０５Ｂを深さ方向に貫通して形成され、最深部がソース領域６０５の下方に存在するウェル領域６０４に達している。
半導体層６０３上には、ゲート絶縁膜６０７が形成されている。ゲート絶縁膜６０７は、たとえば、酸化シリコン（ＳｉＯ２）からなる。
ゲート絶縁膜６０７上には、ゲート電極６０８が形成されている。ゲート電極６０８は、ゲート絶縁膜６０７を挟んで、各ウェル領域６０４の間の半導体層６０３、各ウェル領域６０４の周縁とその内側のソース領域６０５の周縁との間のチャネル領域Ｃおよびソース領域６０５の第１領域６０５Ａの一部と対向している。ゲート電極６０８は、全体として、図４９に示すように、平面視格子状に形成されている。これにより、半導体装置６０１は、プレーナゲート型ＭＩＳ構造を有している。ゲート電極６０８は、Ｎ型不純物またはＰ型不純物がドープされたポリシリコンからなる。
なお、図４９では、ゲート電極６０８が、後述する層間絶縁膜６０９およびソースメタル６１１を透過して示されている。
そして、半導体層６０３上には、図５０に示すように、層間絶縁膜６０９が形成されている。層間絶縁膜６０９により、半導体層６０３の上面がゲート電極６０８とともに被覆されている。層間絶縁膜６０９は、たとえば、酸化シリコンからなる。
層間絶縁膜６０９には、各コンタクト領域６０６と対向する位置に、コンタクトホール６１０が形成されている。各コンタクトホール６１０は、ゲート絶縁膜６０７を貫通し、各コンタクトホール６１０内には、コンタクト領域６０６の全域およびソース領域６０５におけるコンタクト領域６０６の周囲の部分が臨んでいる。
層間絶縁膜６０９上には、ソースメタル６１１が形成されている。ソースメタル６１１は、層間絶縁膜６０９に形成された各コンタクトホール６１０に入り込み、ソース領域６０５およびコンタクト領域６０６に接続されている。ソースメタル６１１は、たとえば、アルミニウム（Ａｌ）を主成分として含む金属材料からなる。
また、半導体装置６０１の一側縁に沿った部分の中央上において、層間絶縁膜６０９およびソースメタル６１１が選択的に除去されることにより、図４９に示すように、ゲート電極６０８の一部を外部との接続のためのゲートパッド６１２として露出させる開口が形成されている。
図５０に示すように、半導体基板６０２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル６１３およびアルミニウムを主成分として含む金属材料からなるドレインメタル６１４が半導体基板６０２側からこの順に形成されている。
ソースメタル６１１が接地され、ドレインメタル６１４に適当な正電圧が印加された状態で、ゲート電極６０８の電位（ゲート電圧）が制御されることにより、ウェル領域６０４におけるゲート絶縁膜６０７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル６１１とドレインメタル６１４との間に電流が流れる。
図５１は、図５０に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置６０１では、ソース領域６０５におけるチャネル領域Ｃに隣接する第１領域６０５ＡのＮ型不純物濃度が低くされることにより、第１領域６０５Ａの上面とチャネル領域Ｃ（ウェル領域６０４）の上面との間に大きな段差が形成されていない。
そのため、ソースメタル６１１とドレインメタル６１４との間を流れる電子（ｅ−）は、ソース領域６０５から第１領域６０５Ａの上面に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその上面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの上面に沿った直線経路となる。よって、半導体装置６０１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図３０の半導体装置のチャネル抵抗よりも低い。
図５２Ａ〜５２Ｋは、半導体装置の製造工程を順に示す模式的な断面図である。なお、図５２Ａ〜５２Ｋでは、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
半導体装置６０１の製造工程では、まず、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、半導体層６０３上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層（図示せず）が半導体層６０３におけるウェル領域６０４となるべき部分上から選択的に除去される。これにより、図５２Ａに示すように、半導体層６０３上に、ポリシリコンからなるマスク６４１が形成される。その後、イオン注入法により、半導体層６０３におけるマスク６４１から露出する部分に、Ｐ型不純物（たとえば、アルミニウム）がドープされる。
次に、半導体層６０３およびマスク６４１を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク６４１の側面に接する所定部分のみが残されることにより、図５２Ｂに示すように、マスク６４１と一体をなすマスク６４２が形成される。つづいて、マスク６４２から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層６０３におけるコンタクト領域６０６となるべき部分上に、レジストパターン６４３が形成される。その後、イオン注入法により、半導体層６０３におけるマスク６４１，６４２およびレジストパターン６４３から露出する部分に、Ｎ型不純物（たとえば、リン（Ｐ））がドープされる。
レジストパターン６４３が除去された後、半導体層６０３およびマスク６４１，６４２を一括して覆うように、酸化シリコンからなる酸化膜（図示せず）が再び形成される。その後、酸化膜上に、ポリシリコンの堆積層（図示せず）が形成される。そして、ポリシリコンの堆積層が酸化膜をエッチストッパとしてエッチバックされ、その堆積層におけるマスク６４２の側面に接する所定部分のみが残されることにより、図５２Ｃに示すように、マスク６４１，６４２と一体をなすマスク６４４が形成される。つづいて、マスク６４４から露出している酸化膜が除去される。そして、フォトリソグラフィにより、半導体層６０３におけるコンタクト領域６０６となるべき部分上に、レジストパターン６４５が形成される。その後、イオン注入法により、半導体層６０３におけるマスク６４１，６４２，６４４およびレジストパターン６４５から露出する部分に、Ｎ型不純物が追加してドープされる。Ｎ型不純物のドープ後、マスク６４１，６４２，６４４およびレジストパターン６４５が除去される。
なお、図５２Ｂ，５２Ｃに示す工程において、レジストパターン６４３，６４５の形成が省略されて、半導体層６０３におけるコンタクト領域６０６となるべき部分にＮ型不純物がドープされてもよい。こうすることにより、レジストパターン６４３，６４５の形成に必要なフォトマスクを省略することができ、半導体装置６０１の製造工程を簡素化することができる。
次いで、図５２Ｄに示すように、半導体層６０３上に、レジストパターン６４６が形成される。レジストパターン６４６は、半導体層６０３におけるコンタクト領域６０６となるべき部分のみを露出させる。そして、イオン注入法により、半導体層６０３におけるレジストパターン６４６から露出する部分に、Ｐ型不純物がドープされる。
その後、半導体層６０３にドープされたＰ型不純物およびＮ型不純物を活性化させるためのアニールが行われ、図５２Ｅに示すように、半導体層６０３の表層部に、ウェル領域６０４、ソース領域６０５（第１領域６０５Ａ、第２領域６０５Ｂ）およびコンタクト領域６０６が形成される。また、アニール時に、半導体層６０３の上面が熱酸化されることにより、酸化膜６４７が形成される。ソース領域６０５の第２領域６０５Ｂおよびコンタクト領域６０６は、半導体層６０３、ウェル領域６０４およびソース領域６０５の第１領域６０５Ａと比較して、不純物濃度が高いので、酸化膜６４７は、第２領域６０５Ｂおよびコンタクト領域６０６上において相対的に厚く成長する。
そのため、図５２Ｆに示すように、酸化膜６４７が除去された後は、第２領域６０５Ｂおよびコンタクト領域６０６の上面が半導体層６０３、ウェル領域６０４およびソース領域６０５の第１領域６０５Ａの上面よりも一段下がった状態となり、第１領域６０５Ａと第２領域６０５Ｂとの間に段差Ｓが形成される。
また、酸化膜６４７の除去後に、熱酸化法により、半導体層６０３、ウェル領域６０４、ソース領域６０５およびコンタクト領域６０６の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層６０３、ウェル領域６０４、ソース領域６０５およびコンタクト領域６０６の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第１領域６０５Ａと第２領域６０５Ｂとの間に、より大きな段差Ｓが形成される。
その後、図５２Ｇに示すように、熱酸化法により、半導体層６０３、ウェル領域６０４、ソース領域６０５およびコンタクト領域６０６の上面に、ゲート絶縁膜６０７が形成される。
次いで、図５２Ｈに示すように、ＣＶＤ法により、ゲート絶縁膜６０７上に、ポリシリコンの堆積層６４８が形成される。
次いで、図５２Ｉに示すように、フォトリソグラフィおよびエッチングにより、堆積層６４８が選択的に除去され、ゲート絶縁膜６０７上に、ポリシリコンからなるゲート電極６０８が形成される。
次いで、図５２Ｊに示すように、ＣＶＤ法により、ゲート絶縁膜６０７およびゲート電極６０８上に、層間絶縁膜６０９が形成される。
そして、図５２Ｋに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜６０９およびゲート絶縁膜６０７を貫通するコンタクトホール６１０が形成される。
その後、スパッタ法により、層間絶縁膜６０９上に、ソースメタル６１１が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド６１２が形成される。また、スパッタ法により、半導体基板６０２の裏面に、オーミックメタル６１３およびドレインメタル６１４が形成される。以上により、図５０に示す半導体装置６０１が得られる。
以上のように、ソース領域６０５におけるチャネル領域Ｃに隣接する第１領域６０５Ａの不純物濃度を低くすることにより、第１領域６０５Ａの上面における酸化膜６４７の成長のレート（酸化レート）を低く抑えることができる。したがって、その酸化膜６４７の除去後に第１領域６０５Ａの上面とチャネル領域Ｃ（ウェル領域６０４）の上面との間に大きな段差が形成されることを防止できる。その結果、ソース領域６０５からチャネル領域Ｃを移動する電子の経路（移動経路）を直線に近づけることができ、これによりチャネル抵抗の低減を達成することができる。
ソース領域６０５における第１領域６０５Ａ以外の第２領域６０５Ｂの不純物濃度は、第１領域６０５Ａの不純物濃度よりも高いので、第１領域６０５Ａの上面と第２領域６０５Ｂの上面との間には、第２領域６０５Ｂの上面が第１領域６０５Ａの上面よりも一段低くなる段差Ｓが形成される。第１領域６０５Ａの上面と第２領域６０５Ｂの上面との間に段差Ｓが形成されていても、その段差Ｓはチャネル領域Ｃにおける電子の流れに影響を与えない。よって、第１領域６０５Ａの不純物濃度を相対的に低くし、第２領域６０５Ｂの不純物濃度を相対的に高くすることにより、ソース領域６０５のキャリヤ濃度を低減させることなく、チャネル抵抗を低減することができる。
図５３は、変形例に係る半導体装置の模式的な断面図である。図５３において、図５０に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図５３に示す構造について、図５０に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。また、図５３では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図５０に示す半導体装置６０１では、ソース領域６０５の第１領域６０５Ａの深さと第２領域６０５Ｂの深さとがほぼ同じであるのに対し、図５３に示す半導体装置６５１では、ソース領域６０５の第１領域６０５Ａの深さが第２領域６０５Ｂの深さよりも小さい。半導体装置６５１のように、第１領域６０５Ａの深さが第２領域６０５Ｂの深さよりも小さくても、図５０に示す半導体装置６０１と同様の効果を奏することができる。
図５４は、別の変形例に係る半導体装置の模式的な断面図である。なお、図５４では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図５０に示す半導体装置６０１および図５３に示す半導体装置６５１は、プレーナゲート型ＭＩＳ構造を有しているのに対し、図５４に示す半導体装置６６１は、トレンチゲート型ＭＩＳ構造を有している。
半導体装置６６１は、半導体基板６６２を備えている。半導体基板６６２は、Ｎ型不純物がドープされたＳｉＣ（Ｎ型ＳｉＣ）からなる。半導体基板６６２上には、半導体層６６３がエピタキシャル成長により形成されている。すなわち、半導体層６６３は、Ｎ型ＳｉＣからなるエピタキシャル層である。
半導体層６６３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型のドレイン領域６６４をなしている。半導体層６６３の表層部は、Ｐ型不純物がドープされることにより、Ｐ型のウェル領域６６５とされている。
半導体層６６３には、ゲートトレンチ６６６がその表面から掘り下がって形成されている。ゲートトレンチ６６６は、たとえば、図４９に示すゲート電極６０８と同様に、平面視格子状に形成されている。ゲートトレンチ６６６は、ウェル領域６６５を貫通し、その最深部がドレイン領域６６４に達している。
ゲートトレンチ６６６の内面には、ゲート絶縁膜６６７が形成されている。ゲート絶縁膜６６７は、たとえば、酸化シリコンからなる。
そして、ゲート絶縁膜６６７の内側をＮ型不純物またはＰ型不純物がドープされたポリシリコンで埋め尽くすことにより、ゲートトレンチ６６６内には、そのドープトポリシリコンからなるゲート電極６６８が埋設されている。
ウェル領域６６５の表層部には、Ｎ型のソース領域６６９が形成されている。ソース領域６６９の深さ（後述する第１領域６６９Ａおよび第２領域６６９Ｂの合計深さ）は、たとえば、０．５〜２μｍである。
ソース領域６６９において、その底部の所定深さ（たとえば、０．２μｍ）の第１領域６６９Ａは、Ｎ型不純物濃度が残余の第２領域（第１領域６６９Ａ上の領域）６６９ＢのＮ型不純物濃度よりも１〜３桁低い。すなわち、ソース領域６６９は、Ｎ型不純物濃度が相対的に高いＮ＋型の第２領域６６９Ｂと、第２領域６６９Ｂの下方に形成され、Ｎ型不純物濃度が相対的に低いＮ−型の第１領域６６９Ａとを有している。第１領域６６９ＡのＮ型不純物濃度は、たとえば、５×１０１７〜５×１０１９ｃｍ−３であり、第２領域６６９ＢのＮ型不純物濃度は、たとえば、５×１０１９〜５×１０２０ｃｍ−３である。
第１領域６６９Ａおよび第２領域６６９ＢのＮ型不純物濃度の差に起因して、第１領域６６９Ａの側面と第２領域６６９Ｂの側面との間には、第２領域６６９Ｂの側面が第１領域６６９Ａの側面よりもゲート電極６６８から離間した段差Ｓが形成されている。段差Ｓの大きさは、たとえば、０．１μｍである。第１領域６６９Ａの側面とウェル領域６６５（チャネル領域Ｃ）の側面との間には、大きな段差が形成されておらず、それらは、ほぼ面一をなしている。また、第１領域６６９Ａおよび第２領域６６９ＢのＮ型不純物濃度の差に起因して、ゲート絶縁膜６６７は、第２領域６６９Ｂの側面上において相対的に大きな厚さを有している。
また、ウェル領域６６５の表層部には、ゲートトレンチ６６６に囲まれる各領域内において、ゲートトレンチ６６６に対して間隔を空けた位置に、Ｐ＋型のコンタクト領域６７０がソース領域６６９を厚さ方向に貫通して形成されている。
半導体層６６３上には、層間絶縁膜６７１が積層されている。層間絶縁膜６７１は、たとえば、酸化シリコンからなる。
層間絶縁膜６７１には、各コンタクト領域６７０と対向する位置に、コンタクトホール６７２が貫通形成されている。各コンタクトホール６７２内には、コンタクト領域６７０の全域およびソース領域６６９におけるコンタクト領域６７０の周囲の部分が臨んでいる。
層間絶縁膜６７１上には、ソースメタル６７３が形成されている。ソースメタル６７３は、各コンタクトホール６７２に入り込み、ソース領域６６９およびコンタクト領域６７０に接続されている。ソースメタル６７３は、たとえば、Ａｌを主成分として含む金属材料からなる。
半導体基板６６２の裏面には、その全面に、ニッケル（Ｎｉ）などからなるオーミックメタル６７４およびアルミニウムを主成分として含む金属材料からなるドレインメタル６７５が半導体基板６０２側からこの順に形成されている。
ソースメタル６７３が接地され、ドレインメタル６７５に適当な正電圧が印加された状態で、ゲート電極６６８の電位（ゲート電圧）が制御されることにより、ウェル領域６６５におけるゲート絶縁膜６６７との界面近傍のチャネル領域Ｃにチャネルが形成されて、ソースメタル６７３とドレインメタル６７５との間に電流が流れる。
図５５は、図５４に示すソース領域の第１領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置６６１では、ソース領域６６９におけるチャネル領域Ｃに隣接する第１領域６６９ＡのＮ型不純物濃度が低くされることにより、第１領域６６９Ａの側面とチャネル領域Ｃ（ウェル領域６６５）の側面との間に大きな段差が形成されていない。
そのため、ソースメタル６７３とドレインメタル６７５との間を流れる電子（ｅ−）は、ソース領域６６９から第１領域６６９Ａの側面（ゲートトレンチ６６６の内面）に沿ってチャネル領域Ｃに移動し、チャネル領域Ｃをその側面に沿って移動する。すなわち、チャネル領域Ｃにおける電子の経路は、チャネル領域Ｃの側面に沿った直線経路となる。よって、半導体装置６６１の構造によっても、半導体装置６０１，６５１と同様の作用効果を発揮することができ、半導体装置６６１のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図３０の半導体装置のチャネル抵抗よりも低い。
前述した実施形態では、半導体基板６０２，６６２上に、半導体層６０３，６６３が積層されている構造を取り上げたが、半導体層６０３，６６３が省略されて、半導体基板６０２，６６２の表層部に、ウェル領域６０４，６６５およびソース領域６０５，６６９などが形成されてもよい。
また、各部の導電型が反転されてもよい。すなわち、第１導電型がＮ型であり、第２導電型がＰ型である場合を取り上げたが、第１導電型がＰ型であり、第２導電型がＮ型であってもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、２００９年９月７日に日本国特許庁に提出された特願２００９−２０６３７２号、特願２００９−２０６３７３号および特願２００９−２０６３７４号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１ 半導体装置
２ ＳｉＣ基板（炭化シリコン基板）
８ ＳｉＯ２膜（酸化シリコン膜）
９ ＡｌＯＮ膜（酸窒化アルミニウム膜）
１０ ゲート電極
１４ ＳｉＯ２膜（酸化シリコン膜）
１５ ＡｌＯＮ膜（酸窒化アルミニウム膜）
１６ キャパシタ電極
１０１ 半導体装置
１０２ 半導体基板（半導体層、炭化シリコン基板）
１０３ 半導体層（半導体層）
１０４ ウェル領域
１０５ ソース領域
１０５Ａ 第１領域
１０５Ｂ 第２領域
１０７ ゲート絶縁膜
１０７Ａ ＳｉＯ２膜（酸化シリコン膜）
１０７Ｂ ＡｌＯＮ膜（酸窒化アルミニウム膜）
１０８ ゲート電極
１５１ 半導体装置
１６１ 半導体装置
１６２ 半導体基板（半導体層）
１６３ 半導体層（半導体層）
１６５ ウェル領域
１６６ ゲートトレンチ
１６７ ゲート絶縁膜
１６８ ゲート電極
１６９ ソース領域
１６９Ａ 第１領域
１６９Ｂ 第２領域
３０１ 半導体装置
３０３ ＳｉＣ層（炭化シリコン層）
３０７ ゲート絶縁膜
３０７Ａ ＳｉＯＮ膜（酸窒化シリコン膜）
３０７Ｂ ＳｉＯ２膜（酸化シリコン膜）
３０７Ｃ ＡｌＯＮ膜（高誘電率絶縁膜）
３０８ ゲート電極
３５１ 半導体装置
３５３ ＳｉＣ層（炭化シリコン層）
３５７ ゲート絶縁膜
３５７Ａ ＳｉＯＮ膜（酸窒化シリコン膜）
３５７Ｂ ＳｉＯ２膜（酸化シリコン膜）
３５７Ｃ ＡｌＯＮ膜（高誘電率絶縁膜）
３５８ ゲート電極
３８１ 半導体装置
３８２ ＳｉＣ基板（炭化シリコン層）
３８７ ゲート絶縁膜
３８７Ａ ＳｉＯＮ膜（酸窒化シリコン膜）
３８７Ｂ ＳｉＯ２膜（酸化シリコン膜）
３８７Ｃ ＡｌＯＮ膜（高誘電率絶縁膜）
３８８ ゲート電極
４０１ 半導体装置
４０２ 半導体基板（半導体層）
４０３ 半導体層（半導体層、炭化シリコン層）
４０４ ウェル領域
４０５ ソース領域
４０５Ａ 第１領域
４０５Ｂ 第２領域
４０７ ゲート絶縁膜
４０８ ゲート電極
４５１ 半導体装置
４５３ ＳｉＣ層（炭化シリコン層）
４５７ ゲート絶縁膜
４５７Ａ ＳｉＯＮ膜（酸窒化シリコン膜）
４５７Ｂ ＳｉＯ２膜（酸化シリコン膜）
４５７Ｃ ＡｌＯＮ膜（高誘電率絶縁膜）
４５８ ゲート電極
４６１ 半導体装置
４６２ 半導体基板（半導体層）
４６３ 半導体層（半導体層）
４６５ ウェル領域
４６６ ゲートトレンチ
４６７ ゲート絶縁膜
４６８ ゲート電極
４６９ ソース領域
４６９Ａ 第１領域
４６９Ｂ 第２領域
４７１ ＳｉＯＮ膜（酸窒化シリコン膜）
４７２ ＳｉＯ２膜（酸化シリコン膜）
４７３ ＡｌＯＮ膜（高誘電率絶縁膜）
４８１ 半導体装置
４８２ ＳｉＣ基板（炭化シリコン層）
４８７ ゲート絶縁膜
４８７Ａ ＳｉＯＮ膜（酸窒化シリコン膜）
４８７Ｂ ＳｉＯ２膜（酸化シリコン膜）
４８７Ｃ ＡｌＯＮ膜（高誘電率絶縁膜）
４８８ ゲート電極
６０１ 半導体装置
６０２ 半導体基板（半導体層）
６０３ 半導体層（半導体層）
６０４ ウェル領域
６０５ ソース領域
６０５Ａ 第１領域
６０５Ｂ 第２領域
６０７ ゲート絶縁膜
６０８ ゲート電極
６５１ 半導体装置
６６１ 半導体装置
６６２ 半導体基板（半導体層）
６６３ 半導体層（半導体層）
６６５ ウェル領域
６６６ ゲートトレンチ
６６７ ゲート絶縁膜
６６８ ゲート電極
６６９ ソース領域
６６９Ａ 第１領域
６６９Ｂ 第２領域
Ｃ チャネル領域
Ｓ 段差
Ｓ１ ＳｉＯ２膜形成工程
Ｓ２ 窒素プラズマ照射工程
Ｓ３ ＦＧＡ工程
Ｓ４ ＡｌＯＮ膜形成工程
Ｓ５ ＰＤＡ工程

Claims (6)

  1. 炭化シリコン基板上に酸化シリコン膜を形成する工程と、
    水素を含むガス中で前記炭化シリコン基板および前記酸化シリコン膜をアニールする工程と、
    前記炭化シリコン基板および前記酸化シリコン膜のアニール後、前記酸化シリコン膜上に酸窒化アルミニウム膜を形成する工程と、
    前記炭化シリコン基板および前記酸化シリコン膜をアニールする工程の前に、前記酸化シリコン膜に窒素プラズマを照射する工程とを含み、
    前記炭化シリコン基板および前記酸化シリコン膜のアニールは、水素と窒素とを混合したフォーミングガス中で４５０〜１０００℃の温度条件下で行われ、
    前記フォーミングガスは、３％の水素と９７％の窒素とを含み、
    前記炭化シリコン基板および前記酸化シリコン膜のアニールは、１０００℃の温度条件下で３０分間行われた後、４５０℃の温度条件下で３０分間行われる、半導体装置の製造方法。
  2. 前記酸窒化アルミニウム膜をアニールする工程をさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 前記フォーミングガスは、水素を爆発限界より小さい割合で含む、請求項１または２に記載の半導体装置の製造方法。
  4. 炭化シリコン基板上に酸化シリコン膜を形成する工程と、
    水素を含むガス中で前記炭化シリコン基板および前記酸化シリコン膜をアニールする工程と、
    前記炭化シリコン基板および前記酸化シリコン膜のアニール後、前記酸化シリコン膜上に酸窒化アルミニウム膜を形成する工程とを含み、
    前記炭化シリコン基板および前記酸化シリコン膜のアニールは、水素と窒素とを混合したフォーミングガス中で４５０〜１０００℃の温度条件下で行われ、
    前記フォーミングガスは、３％の水素と９７％の窒素とを含み、
    前記炭化シリコン基板および前記酸化シリコン膜のアニールは、１０００℃の温度条件下で３０分間行われた後、４５０℃の温度条件下で３０分間行われる、半導体装置の製造方法。
  5. 前記酸窒化アルミニウム膜をアニールする工程をさらに含む、請求項４に記載の半導体装置の製造方法。
  6. 前記酸化シリコン膜は、窒素酸化物を含むガスを用いた熱酸化法により形成される、請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
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