JPWO2011027831A1 - 半導体装置およびその製造方法 - Google Patents
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Abstract
Description
そこで、本願発明者らは、SiO2の単層構造ではなく、比較的薄いSiO2膜上にAlON(酸窒化アルミニウム)膜を積層したAlON/SiO2積層構造のゲート絶縁膜の採用を検討している。
図11は、常温下におけるAlON/SiO2積層ゲート絶縁膜およびSiO2単層ゲート絶縁膜の電界強度−リーク電流特性(ゲート絶縁膜に生じる電界(Oxide Field)の強度とリーク電流密度(Gate Current Density)との関係)を示すグラフである。また、図12は、高温下におけるAlON/SiO2積層ゲート絶縁膜およびSiO2単層ゲート絶縁膜の電界強度−リーク電流特性を示すグラフである。
図13は、AlON/SiO2積層ゲート絶縁膜を採用したSiC−MIS構造およびSiO2単層ゲート絶縁膜を採用したSiC−MOS構造の界面準位密度の評価結果を示すグラフである。このグラフにおいて、横軸は、ゲート絶縁膜の価電子端からのエネルギー(Ec−E)であり、縦軸は、界面準位密度Ditである。
その結果、炭化シリコン基板と酸化シリコン膜との界面の状態が良好な半導体装置を得ることができる。すなわち、本発明に係る製造方法により、炭化シリコン基板と、炭化シリコン基板上に形成された酸化シリコン膜と、酸化シリコン膜上に形成された酸窒化アルミニウム膜とを備え、炭化シリコン基板と酸化シリコン膜との界面が水素終端している半導体装置を製造することができる。
酸窒化アルミニウム膜は、高誘電率膜(High−k膜)である。そのため、酸化シリコン膜および酸窒化アルミニウム膜からなるゲート絶縁膜では、酸化シリコン膜のみからなるゲート絶縁膜と比較して、酸窒化アルミニウム膜の厚さを大きくすることにより、同等以上の電気的特性を確保しつつ、リーク電流を低減することができる。その結果、ゲート絶縁膜の信頼性を向上することができる。
酸窒化アルミニウム膜の形成後に、酸窒化アルミニウム膜がアニール(PDA:Post Deposition Annealing)されることが好ましい。このアニールにより、酸窒化アルミニウム膜の結晶化度を上昇させることができ、酸窒化アルミニウム膜の膜質を向上させることができる。
言い換えれば、本発明の他の局面に係る半導体装置は、炭化シリコン層と、前記炭化シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備えている。そして、前記ゲート絶縁膜は、前記炭化シリコン層側から酸窒化シリコン膜、酸化シリコン膜および高誘電率絶縁膜を積層した構造を有している。
また、酸窒化シリコン膜および酸化シリコン膜の合計厚さを小さくし、高誘電率絶縁膜の厚さを大きくすることにより、炭化シリコン層とゲート絶縁膜との界面における界面準位密度の増大を抑制しつつ、ゲート絶縁膜の厚さの増大によるリーク電流の低減を図ることができる。
酸窒化シリコン膜および酸化シリコン膜の合計厚さが1nm以上10nm以下である場合、炭化シリコン層とゲート絶縁膜との界面をとくに良好な状態にすることができる。
高誘電率絶縁膜は、酸窒化アルミニウム膜であってもよい。
本発明のさらに他の局面に係る半導体装置は、第1導電型のSiCからなる半導体層と、前記半導体層の表層部に形成された第2導電型のウェル領域と、前記ウェル領域の表層部に形成された第1導電型のソース領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記ウェル領域におけるチャネルが形成されるチャネル領域に対向するゲート電極とを備えている。前記ソース領域において、前記チャネル領域に隣接する所定幅の第1領域の不純物濃度は、当該第1領域以外の第2領域の不純物濃度よりも低い。
図1は、本発明の第1実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、N型不純物がドープされたSiC(炭化シリコン)からなるSiC基板2を備えている。
SiC基板2の表層部には、P型のウェル領域3が形成されている。
また、ウェル領域3の表層部には、ウェル領域3よりもP型不純物が高濃度にドープされたP+型のコンタクト領域6が形成されている。コンタクト領域6は、ソース領域4に対してドレイン領域5側と反対側に隣接して形成されている。
ソース領域4およびコンタクト領域6上には、ソース電極11が形成されている。ソース電極11は、ソース領域4およびコンタクト領域6の表面に対してそれらに跨って接している。ソース電極11は、Alを含む金属材料からなる。
これにより、半導体装置1は、NチャネルMISFET(Negative-channel Metal Insulator Semiconductor Field Effect Transistor)を備えている。ソース電極11が接地され、ドレイン電極12に正電圧が印加された状態で、ゲート電極10に閾値以上の電圧が印加されることにより、ウェル領域3におけるゲート絶縁膜との界面近傍のチャネル領域にチャネルが形成され、ドレイン電極12からソース電極11に向けて電流が流れる。
これにより、半導体装置1は、MISキャパシタを備えている。
図2は、SiC基板とSiO2膜との界面の構造を図解的に示す断面図である。
図3は、半導体装置の製造工程図である。
SiO2膜形成工程(S1)では、N2O(窒素酸化物)を含むガスを用いた熱酸化法により、SiC基板2上に、Nを含むSiO2からなるSiO2膜が形成される。
PDA工程(S5)では、N2中で、AlON膜がアニールされる。このアニールは、たとえば、900℃の温度下で30分間行われる。これにより、AlON膜の結晶化度が上昇し、AlON膜の膜質が向上する。
よって、SiC基板2とSiO2膜との界面の状態を改善することができ、その改善された状態を維持することができる。
また、SiO2膜8およびAlON膜9からなるゲート絶縁膜7では、SiO2膜のみからなるゲート絶縁膜と比較して、AlON膜9の厚さを大きくすることにより、同等以上の電気的特性を確保しつつ、リーク電流を低減することができる。よって、半導体装置1では、SiO2膜のみからなるゲート絶縁膜を採用した構造と比較して、ゲート絶縁膜7の信頼性が高い。
また、半導体装置1の製造工程において、AlON膜の形成後に、AlON膜がアニールされる。これにより、AlON膜の結晶化度を上昇させることができ、AlON膜の膜質を向上させることができる。
(特性評価)
図1に示す構造のMISFETを有する試料1(AlON/SiO2)を図3に示す製造方法により作製した。この試料1において、SiO2膜8の厚さは、10nmであり、AlON膜9の厚さは、65nmである。
1.ドレイン電流
図4は、試料1,2におけるゲート電圧(Gate Voltage)とドレイン電流(Drain Current)との関係を示すグラフである。
図4では、試料1におけるゲート電圧とドレイン電流との関係を曲線C1で示し、試料2におけるゲート電圧とドレイン電流との関係を曲線C2で示している。
2.電界効果移動度
図5は、ゲート絶縁膜に生じる電界(Gate Oxide Field)の強度と電界効果移動度(Field Effect Mobility)との関係を示すグラフである。
図5では、試料1におけるゲート絶縁膜7に生じる電界の強度と電界効果移動度との関係を曲線C3で示し、試料2におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を曲線C4で示している。
3.温度特性
図6は、試料1の電界効果移動度の温度依存性を示すグラフである。図7は、試料2の電界効果移動度の温度依存性を示すグラフである。図8は、図6,7に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。図6,7に示すグラフにおいて、横軸は、ゲート絶縁膜に生じる電界の強度であり、縦軸は、電界効果移動度である。
また、図6に示す曲線C12と図7に示す曲線C20とを比較して、高温下でゲート絶縁膜に高電界(2MV/cm以上の電界)が形成される条件下では、試料1の電界効果移動度が試料2の電界効果移動度よりも大きいことが理解される。よって、試料1、つまり図1に示す構造のMISFETを有する半導体装置1は、ゲート絶縁膜7に3〜4MV/cmの電界が生じる条件下で動作するパワーデバイスとして好適である。
4.ドレイン電流
図9は、試料1,3におけるゲート電圧(Gate Voltage)とドレイン電流(Drain Current)との関係を示すグラフである。
図9では、試料1におけるゲート電圧とドレイン電流との関係を曲線C23で示し、試料3におけるゲート電圧とドレイン電流との関係を曲線C24で示している。
図9に示す曲線C23,24を比較して、試料1で得られるドレイン電流が試料3で得られるドレイン電流よりも大きいことが理解される。よって、窒素プラズマ照射工程(S2)およびFGA工程(S3)は、ドレイン電流の増大化に有効であると考えられる。
5.電界効果移動度
図10は、ゲート絶縁膜に生じる電界(Gate Oxide Field)の強度と電界効果移動度(Field Effect Mobility)との関係を示すグラフである。
図10では、試料1におけるゲート絶縁膜7に生じる電界の強度と電界効果移動度との関係を曲線C26で示し、試料3におけるゲート絶縁膜7に生じる電界の強度と電界効果移動度との関係を曲線C25で示している。
なお、前述の実施形態では、横型MISFETを備える構造を例に挙げたが、本発明は、縦型MISFETを備える構造に適用することもできる。
<第2実施形態>
図30は、この発明の第2実施形態を完成させる過程で発明者が検討した参考例に係る半導体装置の模式的な断面図である。
N型SiC層203の表層部には、P型のウェル領域204が選択的に形成されている。ウェル領域204の表層部には、N+型のソース領域205がウェル領域204の周縁と間隔を空けて形成されている。
N型SiC基板202上には、酸化シリコン(SiO2)からなるゲート酸化膜207が形成されている。
そして、N型SiC層203上には、酸化シリコンからなる層間絶縁膜209が積層されている。
層間絶縁膜209上には、アルミニウム(Al)を主成分として含む金属材料からなるソースメタル211が形成されている。ソースメタル211は、層間絶縁膜209に形成された各コンタクトホール210に入り込み、ソース領域205およびコンタクト領域206に接続されている。
ソースメタル211が接地され、ドレインメタル213に適当な正電圧が印加された状態で、ゲート電極208の電位(ゲート電圧)が制御されることにより、ウェル領域204におけるゲート酸化膜207との界面近傍にチャネルが形成されて、ソースメタル211とドレインメタル213との間に電流が流れる。
図14は、本発明の第2実施形態に係る半導体装置の模式的な平面図である。図15は、図14に示す切断線A−Aにおける半導体装置の模式的な断面図である。なお、図15では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。図16は、図15に示すソース領域の第1領域およびチャネル領域の近傍の模式的な拡大断面図である。
半導体装置101は、図15に示すように、半導体基板102を備えている。半導体基板102は、N型不純物がドープされたSiC(N型SiC)からなる。半導体基板102上には、半導体層103がエピタキシャル成長により形成されている。すなわち、半導体層103は、N型SiCからなるエピタキシャル層である。
ソース領域105において、平面視でその周縁から所定幅(たとえば、0.2μm)の第1領域105Aは、N型不純物濃度が残余の第2領域(第1領域105Aの内側の領域)105BのN型不純物濃度よりも1〜3桁低い。すなわち、ソース領域105は、N型不純物濃度が相対的に高いN+型の第2領域105Bと、第2領域105Bを取り囲む環状をなし、N型不純物濃度が相対的に低いN−型の第1領域105Aとを有している。そして、第1領域105Aは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1017〜5×1019cm−3である不純物濃度プロファイルを有している。第2領域105Bは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1019〜5×1020cm−3である不純物濃度プロファイルを有している。
半導体層103上には、ゲート絶縁膜107が形成されている。ゲート絶縁膜107は、N(窒素)を含むSiO2(酸化シリコン)からなる比較的薄いSiO2膜107Aと、AlON(酸窒化アルミニウム)からなり、SiO2膜107A上に形成されたAlON膜107Bとを含むAlON/SiO2積層構造を有している。SiO2膜107Aの厚さは、1〜20nmである。AlON膜107Bの厚さは、30〜100μmである。
半導体層103とSiO2膜107Aとの界面に存在するC(炭素)原子およびSi(シリコン)原子のダングリングボンドは、少ないか、ほぼ存在せず、半導体層103とSiO2膜107Aとの界面に存在するC原子およびSi原子には、H(水素)原子が結合している。すなわち、半導体層103とSiO2膜107Aとの界面は、水素終端している。
そして、半導体層103上には、図15に示すように、層間絶縁膜109が形成されている。層間絶縁膜109により、半導体層103の上面がゲート電極108とともに被覆されている。層間絶縁膜109は、たとえば、酸化シリコンからなる。
層間絶縁膜109上には、ソースメタル111が形成されている。ソースメタル111は、層間絶縁膜109に形成された各コンタクトホール110に入り込み、ソース領域105およびコンタクト領域106に接続されている。ソースメタル111は、たとえば、アルミニウム(Al)を主成分として含む金属材料からなる。
図15に示すように、半導体基板102の裏面には、その全面に、ニッケル(Ni)などからなるオーミックメタル113およびアルミニウムを主成分として含む金属材料からなるドレインメタル114が半導体基板102側からこの順に形成されている。
ソースメタル111が接地され、ドレインメタル114に適当な正電圧が印加された状態で、ゲート電極108の電位(ゲート電圧)が制御されることにより、ウェル領域104におけるゲート絶縁膜107との界面近傍のチャネル領域Cにチャネルが形成されて、ソースメタル111とドレインメタル114との間に電流が流れる。
そのため、ソースメタル111とドレインメタル114との間を流れる電子(e−)は、ソース領域105から第1領域105Aの上面に沿ってチャネル領域Cに移動し、チャネル領域Cをその上面に沿って移動する。すなわち、チャネル領域Cにおける電子の経路は、チャネル領域Cの上面に沿った直線経路となる。よって、半導体装置101のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図30の半導体装置のチャネル抵抗よりも低い。
半導体装置101の製造工程では、まず、CVD(Chemical Vapor Deposition:化学気相成長)法により、半導体層103上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層(図示せず)が半導体層103におけるウェル領域104となるべき部分上から選択的に除去される。これにより、図18Aに示すように、半導体層103上に、ポリシリコンからなるマスク141が形成される。その後、イオン注入法により、半導体層103におけるマスク141から露出する部分に、P型不純物(たとえば、アルミニウム)がドープされる。
その後、半導体層103にドープされたP型不純物およびN型不純物を活性化させるためのアニールが行われ、図18Eに示すように、半導体層103の表層部に、ウェル領域104、ソース領域105(第1領域105A、第2領域105B)およびコンタクト領域106が形成される。また、アニール時に、半導体層103の上面が熱酸化されることにより、酸化膜147が形成される。ソース領域105の第2領域105Bおよびコンタクト領域106は、半導体層103、ウェル領域104およびソース領域105の第1領域105Aと比較して、不純物濃度が高いので、酸化膜147は、第2領域105Bおよびコンタクト領域106上において相対的に厚く成長する。
また、酸化膜147の除去後に、熱酸化法により、半導体層103、ウェル領域104、ソース領域105およびコンタクト領域106の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層103、ウェル領域104、ソース領域105およびコンタクト領域106の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第1領域105Aと第2領域105Bとの間に、より大きな段差Sが形成される。
ゲート絶縁膜107を形成するために、図19に示すように、SiO2膜形成工程(S11)、窒素プラズマ照射工程(S12)、FGA(Forming Gas Annealing)工程(S13)、AlON膜形成工程(S14)およびPDA(Post Deposition Annealing)工程(S15)がこの順に行われる。
窒素プラズマ照射工程(S12)では、窒素プラズマがSiO2膜107Aに照射される。窒素プラズマは、たとえば、半導体基板102が500℃まで加熱された状態で、30分間にわたって照射され続ける。また、そのときの気圧およびRF出力は、たとえば、それぞれ7.5Torrおよび50Wである。SiO2膜107Aに窒素プラズマが照射されることにより、半導体層103とSiO2膜107Aとの界面において、Si−O−C結合およびC−Cクラスタが切断され、C原子およびSi原子のダングリングボンドが生じる。
PDA工程(S15)では、N2中で、AlON膜107Bがアニールされる。このアニールは、たとえば、900℃の温度下で30分間行われる。これにより、AlON膜107Bの結晶化度が上昇し、AlON膜107Bの膜質が向上する。
次いで、図18Hに示すように、CVD法により、ゲート絶縁膜107(AlON膜107B)上に、ポリシリコンの堆積層148が形成される。
次いで、図18Iに示すように、フォトリソグラフィおよびエッチングにより、堆積層148が選択的に除去され、ゲート絶縁膜107上に、ポリシリコンからなるゲート電極108が形成される。ここで、ゲート絶縁膜107上に、Al(アルミニウム)を含む金属材料の堆積層が形成されて、この堆積層が選択的に除去されることで、金属材料からなるゲート電極108が形成されてもよい。
そして、図18Kに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜109およびゲート絶縁膜107を貫通するコンタクトホール110が形成される。
その後、スパッタ法により、層間絶縁膜109上に、ソースメタル111が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド112が形成される。また、スパッタ法により、半導体基板102の裏面に、オーミックメタル113およびドレインメタル114が形成される。以上により、図15に示す半導体装置101が得られる。
したがって、図19に示す製造方法によりゲート絶縁膜107が製造される半導体装置101では、半導体基板102とSiO2膜107Aとの界面が水素終端している。そのため、半導体装置101は、SiC基板とSiO2膜との界面に多数のダングリングボンドを有する構造と比較して、界面準位密度が低く、高いチャネル移動度を発揮することができる。
また、ゲート絶縁膜107の製造工程において、AlON膜107Bの形成後に、AlON膜107Bがアニールされる(図19のPDA工程S15)。これにより、AlON膜107Bの結晶化度を上昇させることができ、AlON膜107Bの膜質を向上させることができる。
図20は、変形例に係る半導体装置の模式的な断面図である。図20において、図15に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図20に示す構造について、図15に示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。また、図20では、導体からなる部分にのみハッチングが付され、その他の部分に対するハッチングの付与が省略されている。
図15に示す半導体装置101および図20に示す半導体装置151は、プレーナゲート型MIS構造を有しているのに対し、図21に示す半導体装置161は、トレンチゲート型MIS構造を有している。
半導体層163の基層部は、エピタキシャル成長後のままの状態を維持し、N−型のドレイン領域164をなしている。半導体層163の表層部は、P型不純物がドープされることにより、P型のウェル領域165とされている。
ゲートトレンチ166の内面には、ゲート絶縁膜167が形成されている。ゲート絶縁膜167は、N(窒素)を含むSiO2(酸化シリコン)からなる比較的薄いSiO2膜167Aと、AlON(酸窒化アルミニウム)からなるAlON膜167Bとを含むAlON/SiO2積層構造を有している。SiO2膜167Aは、ゲートトレンチ166の内面に接触し、AlON膜167Bは、SiO2膜167A上に形成されている。
ウェル領域165の表層部には、N型のソース領域169が形成されている。ソース領域169の深さ(後述する第1領域169Aおよび第2領域169Bの合計深さ)は、たとえば、0.5〜2μmである。
半導体層163上には、層間絶縁膜171が積層されている。層間絶縁膜171は、たとえば、酸化シリコンからなる。
層間絶縁膜171上には、ソースメタル173が形成されている。ソースメタル173は、各コンタクトホール172に入り込み、ソース領域169およびコンタクト領域170に接続されている。ソースメタル173は、たとえば、Alを主成分として含む金属材料からなる。
ソースメタル173が接地され、ドレインメタル175に適当な正電圧が印加された状態で、ゲート電極168の電位(ゲート電圧)が制御されることにより、ウェル領域165におけるゲート絶縁膜167との界面近傍のチャネル領域Cにチャネルが形成されて、ソースメタル173とドレインメタル175との間に電流が流れる。
半導体装置161では、ソース領域169におけるチャネル領域Cに隣接する第1領域169AのN型不純物濃度が低くされることにより、第1領域169Aの側面とチャネル領域C(ウェル領域165)の側面との間に大きな段差が形成されていない。
また、各部の導電型が反転されてもよい。すなわち、第1導電型がN型であり、第2導電型がP型である場合を取り上げたが、第1導電型がP型であり、第2導電型がN型であってもよい。
(特性評価)
図15に示す構造のMISFETを有する試料101(AlON/SiO2)を図18〜図19に示す製造方法により作製した。この試料101において、SiO2膜107Aの厚さは、10nmであり、AlON膜107Bの厚さは、65nmである。
1.ドレイン電流
図23は、試料101,102におけるゲート電圧(Gate Voltage)とドレイン電流(Drain Current)との関係を示すグラフである。
図23では、試料101におけるゲート電圧とドレイン電流との関係を示す曲線にC101を付し、試料102におけるゲート電圧とドレイン電流との関係を示す曲線にC102を付している。
2.電界効果移動度
図24は、ゲート絶縁膜に生じる電界(Gate Oxide Field)の強度と電界効果移動度(Field Effect Mobility)との関係を示すグラフである。
図24では、試料101におけるゲート絶縁膜107に生じる電界の強度と電界効果移動度との関係を示す曲線にC103を付し、試料102におけるゲート絶縁膜に生じる電界の強度と電界効果移動度との関係を示す曲線にC104を付している。
3.温度特性
図25は、試料101の電界効果移動度の温度依存性を示すグラフである。図26は、試料102の電界効果移動度の温度依存性を示すグラフである。図27は、図25,26に示す温度依存性を調べたときの各温度と各温度における電界効果移動度の極大値との関係を示すグラフである。図25,26に示すグラフにおいて、横軸は、ゲート絶縁膜に生じる電界の強度であり、縦軸は、電界効果移動度である。
また、図25に示す曲線C112と図26に示す曲線C120とを比較して、高温下でゲート絶縁膜に高電界(2MV/cm以上の電界)が形成される条件下では、試料101の電界効果移動度が試料102の電界効果移動度よりも大きいことが理解される。よって、試料101、つまり図15に示す構造のMISFETを有する半導体装置101は、ゲート絶縁膜107に3〜4MV/cmの電界が生じる条件下で動作するパワーデバイスとして好適である。
4.ドレイン電流
図28は、試料101,103におけるゲート電圧(Gate Voltage)とドレイン電流(Drain Current)との関係を示すグラフである。
図28では、試料101におけるゲート電圧とドレイン電流との関係を曲線C123で示し、試料103におけるゲート電圧とドレイン電流との関係を曲線C124で示している。
5.電界効果移動度
図29は、ゲート絶縁膜に生じる電界(Gate Oxide Field)の強度と電界効果移動度(Field Effect Mobility)との関係を示すグラフである。
図29では、試料101におけるゲート絶縁膜107に生じる電界の強度と電界効果移動度との関係を曲線C126で示し、試料103におけるゲート絶縁膜107に生じる電界の強度と電界効果移動度との関係を曲線C125で示している。
<第3実施形態>
前述のとおり、SiCを用いたMOSFET(SiC−MOSFET)において、SiC基板とゲート絶縁膜との界面(SiO2/SiC界面)に高密度の界面準位(界面欠陥)が生じる。そのため、SiC−MOSFETは、チャネル移動度が低い。
そこで、第3実施形態は、炭化シリコン層とゲート絶縁膜との界面における界面準位密度およびリーク電流の両方の低減を図ることができる、半導体装置を提供する。
半導体装置301は、N型不純物がドープされたSiC(N型SiC)からなるSiC基板302を備えている。SiC基板302上には、N型SiCからなるSiC層303がエピタキシャル成長により形成されている。
SiC層303の表層部には、複数のP型のウェル領域304が形成されている。複数のウェル領域304は、平面視四角形状(略正方形状)をなし、マトリクス状に配列されている。
各ソース領域305の中央には、コンタクト領域306が形成されている。コンタクト領域306は、ソース領域305を深さ方向に貫通して形成され、最深部がソース領域305の下方に存在するウェル領域304に達している。コンタクト領域306は、ウェル領域304よりもP型不純物が高濃度にドープされることにより、P+型の導電型を示す。
ゲート絶縁膜307は、SiOxNy(酸窒化シリコン)からなるSiON膜307Aと、SiO2(酸化シリコン)からなり、SiON膜307A上に形成されたSiO2膜307Bと、高誘電率(High−k)絶縁材料であるAlON(酸窒化アルミニウム)からなり、SiO2膜307B上に形成されたAlON膜307Cとを含むAlON/SiO2/SiOxNy積層構造を有している。
ゲート絶縁膜307上には、ゲート電極308が形成されている。これにより、半導体装置301は、プレーナゲート型MIS構造を有している。ゲート電極308は、Al(アルミニウム)を主成分として含む金属材料からなる。
層間絶縁膜309には、各コンタクト領域306と対向する位置に、コンタクトホール310が形成されている。各コンタクトホール310内には、コンタクト領域306の全域およびソース領域305におけるコンタクト領域306の周囲の部分が臨んでいる。
SiC基板302の裏面には、その全面に、Ni(ニッケル)などからなるオーミックメタル(図示せず)を介して、Alを主成分として含む金属材料からなるドレインメタル312が形成されている。
図33は、ゲート絶縁膜の製造工程図である。
O2熱酸化工程(S22)では、O2のドライガスを用いた熱酸化法により、SiON膜上に、SiO2からなるSiO2膜が形成される。
FGA工程(S23)では、3%のH2(水素ガス)と97%のN2(窒素ガス)とを含むフォーミングガス中で、SiO2膜がアニールされる。たとえば、1000℃の温度下でのアニールが30分間行われた後、450℃の温度下でのアニールが30分間行われる。これにより、SiO2膜中にH原子が良好に導入され、SiC層303とSiON膜との界面に存在するC原子およびSi原子のダングリングボンドが減少する。
PDA工程(S25)では、N2中で、AlON膜がアニールされる。このアニールは、たとえば、900℃の温度下で10分間行われる。これにより、AlON膜の結晶化度が上昇し、AlON膜の膜質が向上する。
SiC層303とSiO2膜307Bとの間にSiON膜307Aが介在されることにより、ゲート絶縁膜が酸化シリコン膜のみからなる構造と比較して、SiC層303(SiC)とゲート絶縁膜307との界面における界面準位密度Ditの低減を図ることができる。そして、界面準位密度Ditの低減により、チャネル移動度の向上を図ることができる。
よって、界面準位密度Ditの低減によるチャネル移動度の向上およびリーク電流の低減によるゲート絶縁膜307の信頼性の向上の両方を達成することができる。
(界面準位密度)
図32に示すSiC−MIS構造(SiC上にAlON/SiO2/SiOxNy積層ゲート絶縁膜を備える構造)を有する試料201を作成した。この試料201において、SiON膜307Aの厚さは、5nmであり、SiO2膜307Bの厚さは、5nmであり、AlON膜307Cの厚さは、80nmである。
そして、試料201,202のそれぞれについて、高周波CV特性(たとえば、測定周波数100kHz)と低周波CV特性(準静的CV特性)を測定し、High−Low法により、高周波測定値と低周波測定値との差分を界面準位密度Ditとして算出した。その結果を、図34に示す。図34において、横軸は、ゲート絶縁膜の価電子端からのエネルギー(Ec−E)であり、縦軸は、界面準位密度Ditである。
図35は、ゲート絶縁膜の別の製造工程図である。
図32に示すゲート絶縁膜307は、図33に示す製造工程を含む手法以外に、図35に示す製造工程を含む手法により形成することができる。図35に示す製造工程には、窒素プラズマ照射工程(S31)、O2熱酸化工程(S32)、FGA工程(S33)、AlON膜形成工程(S34)およびPDA工程(S35)がこの順に行われる。
FGA工程(S33)、AlON膜形成工程(S34)およびPDA工程(S35)では、それぞれ図33に示すFGA工程(S23)、AlON膜形成工程(S24)およびPDA工程(S25)と同様の処理が行われる。
図32に示す半導体装置301は、プレーナゲート型MIS構造を有しているのに対し、図36に示す半導体装置351は、トレンチゲート型MIS構造を有している。
半導体装置351は、N型SiCからなるSiC基板352を備えている。SiC基板352上には、N型SiCからなるSiC層353がエピタキシャル成長により形成されている。
SiC層353には、ゲートトレンチ356がその表面から掘り下がって形成されている。ゲートトレンチ356は、たとえば、平面視格子状に形成されている。ゲートトレンチ356は、ウェル領域355を貫通し、その最深部がドレイン領域354に達している。
そして、ゲート絶縁膜357上には、Alを主成分として含む金属材料からなるゲート電極358が形成されている。
また、ウェル領域355の表層部には、ゲートトレンチ356に囲まれる各領域内において、ゲートトレンチ356に対して間隔を空けた位置に、コンタクト領域360がソース領域359を厚さ方向に貫通して形成されている。コンタクト領域360は、ウェル領域355よりもP型不純物が高濃度にドープされることにより、P+型の導電型を示す。
層間絶縁膜361には、各コンタクト領域360と対向する位置に、コンタクトホール362が貫通形成されている。各コンタクトホール362内には、コンタクト領域360の全域およびソース領域359におけるコンタクト領域360の周囲の部分が臨んでいる。
SiC基板352の裏面には、その全面に、Niなどからなるオーミックメタル(図示せず)を介して、Alを主成分として含む金属材料からなるドレインメタル364が形成されている。
この半導体装置351においても、図32に示す半導体装置301と同様の作用効果を奏することができる。
図32に示す半導体装置301および図36に示す半導体装置351は、縦型MISFETを備えているのに対し、図37に示す半導体装置381は、横型MISFETを備えている。
半導体装置381は、N型SiCからなる炭化シリコン層としてのSiC基板382を備えている。
ウェル領域383の表層部には、ソース領域384およびドレイン領域385が形成されている。ソース領域384およびドレイン領域385は、それぞれウェル領域383の周縁部との間に間隔を空け、かつ、互いに間隔を空けて形成されている。ソース領域384およびドレイン領域385は、SiC基板382よりもN型不純物が高濃度にドープされることにより、N+型の導電型を示す。
ソース領域384とドレイン領域385との間の領域(チャネル領域)上には、ゲート絶縁膜387が形成されている。より具体的には、ゲート絶縁膜387は、ソース領域384とドレイン領域385との間の領域と対向し、ソース領域384の周縁部とドレイン領域385の周縁部とに跨っている。ゲート絶縁膜387は、SiOxNyからなるSiON膜387Aと、SiO2からなり、SiON膜387A上に形成されたSiO2膜387Bと、高誘電率絶縁材料であるAlONからなり、SiO2膜387B上に形成されたAlON膜387Cとを含むAlON/SiO2/SiOxNy積層構造を有している。
ゲート絶縁膜387上には、平面視でゲート絶縁膜387と同一形状のゲート電極388が形成されている。ゲート電極388は、Alを含む金属材料からなる。
ドレイン領域385上には、ドレイン電極390が形成されている。ドレイン電極390は、ドレイン領域385の表面に接している。ドレイン電極390は、Alを含む金属材料からなる。
この半導体装置381においても、図32に示す半導体装置301と同様の作用効果を奏することができる。
また、半導体装置301,351,381の各部の導電型が反転されてもよい。
高誘電率絶縁膜として、AlON膜307C、AlON膜357CおよびAlON膜387Cを例示したが、高誘電率絶縁膜の材料は、AlONに限らず、Al2O3(酸化アルミニウム)、ZrO(酸化ジルコニウム)、HfO(酸化ハフニウム)、AlN(窒化アルミニウム)などの高誘電率材料であってもよい。
<第4実施形態>
第4実施形態は、チャネル領域におけるキャリヤの移動経路を直線に近づけることができ、これによりチャネル抵抗を低減することができる、半導体装置を提供する。
半導体装置401は、図38に示すように、平面視四角形状(略正方形状)の外形を有している。
ソース領域405において、平面視でその周縁から所定幅(たとえば、0.2μm)の第1領域405Aは、N型不純物濃度が残余の第2領域(第1領域405Aの内側の領域)405BのN型不純物濃度よりも1〜3桁低い。すなわち、ソース領域405は、N型不純物濃度が相対的に高いN+型の第2領域405Bと、第2領域405Bを取り囲む環状をなし、N型不純物濃度が相対的に低いN−型の第1領域405Aとを有している。そして、第1領域405Aは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1017〜5×1019cm−3である不純物濃度プロファイルを有している。第2領域405Bは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1019〜5×1020cm−3である不純物濃度プロファイルを有している。
半導体層403上には、ゲート絶縁膜407が形成されている。ゲート絶縁膜407は、各ウェル領域404の間の半導体層403、各ウェル領域404の周縁とその内側のソース領域405の周縁との間の領域(チャネル領域)およびソース領域405の一部と対向している。ゲート絶縁膜407は、全体として、平面視格子状に形成されている。
ゲート絶縁膜407上には、ゲート電極408が形成されている。ゲート電極408は、ゲート絶縁膜407を挟んで、各ウェル領域404の間の半導体層403、各ウェル領域404の周縁とその内側のソース領域405の周縁との間のチャネル領域Cおよびソース領域405の第1領域405Aの一部と対向している。ゲート電極408は、全体として、図38に示すように、平面視格子状に形成されている。これにより、半導体装置401は、プレーナゲート型MIS構造を有している。ゲート電極408は、N型不純物またはP型不純物がドープされたポリシリコン、または、Al(アルミニウム)を主成分として含む金属材料からなる。
そして、半導体層403上には、図39に示すように、層間絶縁膜409が形成されている。層間絶縁膜409により、半導体層403の上面がゲート絶縁膜407およびゲート電極408とともに被覆されている。層間絶縁膜409は、たとえば、酸化シリコンからなる。
層間絶縁膜409上には、ソースメタル411が形成されている。ソースメタル411は、層間絶縁膜409に形成された各コンタクトホール410に入り込み、ソース領域405およびコンタクト領域406に接続されている。ソースメタル411は、たとえば、アルミニウム(Al)を主成分として含む金属材料からなる。
半導体基板402の裏面には、その全面に、ニッケル(Ni)などからなるオーミックメタル413およびアルミニウムを主成分として含む金属材料からなるドレインメタル414が半導体基板402側からこの順に形成されている。
図40は、図39に示すソース領域の第1領域およびチャネル領域の近傍の模式的な拡大断面図である。
そのため、ソースメタル411とドレインメタル414との間を流れる電子(e−)は、ソース領域405から第1領域405Aの上面に沿ってチャネル領域Cに移動し、チャネル領域Cをその上面に沿って移動する。すなわち、チャネル領域Cにおける電子の経路は、チャネル領域Cの上面に沿った直線経路となる。よって、半導体装置401のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図30の半導体装置のチャネル抵抗よりも低い。
半導体装置401の製造工程では、まず、CVD(Chemical Vapor Deposition:化学気相成長)法により、半導体層403上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層(図示せず)が半導体層403におけるウェル領域404となるべき部分上から選択的に除去される。これにより、図41Aに示すように、半導体層403上に、ポリシリコンからなるマスク441が形成される。その後、イオン注入法により、半導体層403におけるマスク441から露出する部分に、P型不純物(たとえば、アルミニウム)がドープされる。
その後、半導体層403にドープされたP型不純物およびN型不純物を活性化させるためのアニールが行われ、図41Eに示すように、半導体層403の表層部に、ウェル領域404、ソース領域405(第1領域405A、第2領域405B)およびコンタクト領域406が形成される。また、アニール時に、半導体層403の上面が熱酸化されることにより、酸化膜447が形成される。ソース領域405の第2領域405Bおよびコンタクト領域406は、半導体層403、ウェル領域404およびソース領域405の第1領域405Aと比較して、不純物濃度が高いので、酸化膜447は、第2領域405Bおよびコンタクト領域406上において相対的に厚く成長する。
また、酸化膜447の除去後に、熱酸化法により、半導体層403、ウェル領域404、ソース領域405およびコンタクト領域406の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層403、ウェル領域404、ソース領域405およびコンタクト領域406の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第1領域405Aと第2領域405Bとの間に、より大きな段差Sが形成される。
ゲート絶縁膜407を形成するために、図42に示すように、NOx熱酸化工程(S41)、O2熱酸化工程(S42)、FGA(Forming Gas Annealing)工程(S43)、AlON膜形成工程(S44)およびPDA(Post Deposition Annealing)工程(S45)がこの順に行われる。
O2熱酸化工程(S42)では、O2のドライガスを用いた熱酸化法により、SiON膜407A上に、SiO2からなるSiO2膜407Bが形成される。
FGA工程(S43)では、3%のH2(水素ガス)と97%のN2(窒素ガス)とを含むフォーミングガス中で、SiO2膜407Bがアニールされる。たとえば、1000℃の温度下でのアニールが30分間行われた後、450℃の温度下でのアニールが30分間行われる。これにより、SiO2膜407B中にH原子が良好に導入され、半導体層403とSiON膜407Aとの界面に存在するC原子およびSi原子のダングリングボンドが減少する。
PDA工程(S45)では、N2中で、AlON膜407Cがアニールされる。このアニールは、たとえば、900℃の温度下で10分間行われる。これにより、AlON膜407Cの結晶化度が上昇し、AlON膜407Cの膜質が向上する。
次いで、図41Hに示すように、CVD法により、ゲート絶縁膜407上に、ポリシリコンの堆積層448が形成される。
次いで、図41Iに示すように、フォトリソグラフィおよびエッチングにより、堆積層448が選択的に除去され、ゲート絶縁膜407上に、ポリシリコンからなるゲート電極408が形成される。ここで、ゲート絶縁膜407上に、Al(アルミニウム)を含む金属材料の堆積層が形成されて、この堆積層が選択的に除去されることで、金属材料からなるゲート電極408が形成されてもよい。
そして、図41Kに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜409およびゲート絶縁膜407を貫通するコンタクトホール410が形成される。
その後、スパッタ法により、層間絶縁膜409上に、ソースメタル411が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド412が形成される。また、スパッタ法により、半導体基板402の裏面に、オーミックメタル413およびドレインメタル414が形成される。以上により、図39に示す半導体装置401が得られる。
半導体層403とSiO2膜407Bとの間にSiON膜407Aが介在されることにより、ゲート絶縁膜が酸化シリコン膜のみからなる構造と比較して、半導体層403(SiC)とゲート絶縁膜407との界面における界面準位密度Ditの低減を図ることができる。そして、界面準位密度Ditの低減により、チャネル移動度の向上を図ることができる。
よって、界面準位密度Ditの低減によるチャネル移動度の向上およびリーク電流の低減によるゲート絶縁膜407の信頼性の向上の両方を達成することができる。
(界面準位密度)
図39に示すSiC−MIS構造(SiC上にAlON/SiO2/SiOxNy積層ゲート絶縁膜を備える構造)を有する試料301を作成した。この試料301において、SiON膜407Aの厚さは、5nmであり、SiO2膜407Bの厚さは、5nmであり、AlON膜407Cの厚さは、80nmである。
そして、試料301,302のそれぞれについて、高周波CV特性(たとえば、測定周波数100kHz)と低周波CV特性(準静的CV特性)を測定し、High−Low法により、高周波測定値と低周波測定値との差分を界面準位密度Ditとして算出した。その結果を、図43に示す。図43において、横軸は、ゲート絶縁膜の価電子端からのエネルギー(Ec−E)であり、縦軸は、界面準位密度Ditである。
図44は、ゲート絶縁膜の別の製造工程図である。
図39に示すゲート絶縁膜407は、図42に示す製造工程を含む手法以外に、図44に示す製造工程を含む手法により形成することができる。図44に示す製造工程には、窒素プラズマ照射工程(S51)、O2熱酸化工程(S52)、FGA工程(S53)、AlON膜形成工程(S54)およびPDA工程(S55)がこの順に行われる。
FGA工程(S53)、AlON膜形成工程(S54)およびPDA工程(S55)では、それぞれ図42に示すFGA工程(S43)、AlON膜形成工程(S44)およびPDA工程(S45)と同様の処理が行われる。
図39に示す半導体装置401および図45に示す半導体装置451は、プレーナゲート型MIS構造を有しているのに対し、図46に示す半導体装置461は、トレンチゲート型MIS構造を有している。
半導体層463の基層部は、エピタキシャル成長後のままの状態を維持し、N−型のドレイン領域464をなしている。半導体層463の表層部は、P型不純物がドープされることにより、P型のウェル領域465とされている。
ゲートトレンチ466の内面には、ゲート絶縁膜467が形成されている。ゲート絶縁膜467は、SiOxNyからなるSiON膜467Aと、SiO2からなり、SiON膜467A上に形成されたSiO2膜467Bと、高誘電率絶縁材料であるAlONからなり、SiO2膜467B上に形成されたAlON膜467Cとを含むAlON/SiO2/SiOxNy積層構造を有している。
そして、ゲート絶縁膜467の内側をN型不純物またはP型不純物がドープされたポリシリコンで埋め尽くすことにより、ゲートトレンチ466内には、そのドープトポリシリコンからなるゲート電極468が埋設されている。ここで、ゲート電極468は、Al(アルミニウム)を含む金属材料で形成されてもよい。
ソース領域469において、その底部の所定深さ(たとえば、0.2μm)の第1領域469Aは、N型不純物濃度が残余の第2領域(第1領域469A上の領域)469BのN型不純物濃度よりも1〜3桁低い。すなわち、ソース領域469は、N型不純物濃度が相対的に高いN+型の第2領域469Bと、第2領域469Bの下方に形成され、N型不純物濃度が相対的に低いN−型の第1領域469Aとを有している。第1領域469AのN型不純物濃度は、たとえば、5×1017〜5×1019cm−3であり、第2領域469BのN型不純物濃度は、たとえば、5×1019〜5×1020cm−3である。
半導体層463上には、層間絶縁膜471が積層されている。層間絶縁膜471は、たとえば、酸化シリコンからなる。
層間絶縁膜471上には、ソースメタル473が形成されている。ソースメタル473は、各コンタクトホール472に入り込み、ソース領域469およびコンタクト領域470に接続されている。ソースメタル473は、たとえば、Alを主成分として含む金属材料からなる。
ソースメタル473が接地され、ドレインメタル475に適当な正電圧が印加された状態で、ゲート電極468の電位(ゲート電圧)が制御されることにより、ウェル領域465におけるゲート絶縁膜467との界面近傍のチャネル領域Cにチャネルが形成されて、ソースメタル473とドレインメタル475との間に電流が流れる。
半導体装置461では、ソース領域469におけるチャネル領域Cに隣接する第1領域469AのN型不純物濃度が低くされることにより、第1領域469Aの側面とチャネル領域C(ウェル領域465)の側面との間に大きな段差が形成されていない。
図48は、さらに別の変形例に係る半導体装置の模式的な断面図である。
図39に示す半導体装置401および図45に示す半導体装置451は、縦型MISFETを備えているのに対し、図48に示す半導体装置481は、横型MISFETを備えている。
SiC基板482の表層部には、P型のウェル領域483が形成されている。
ウェル領域483の表層部には、ソース領域484およびドレイン領域485が形成されている。ソース領域484およびドレイン領域485は、それぞれウェル領域483の周縁部との間に間隔を空け、かつ、互いに間隔を空けて形成されている。ソース領域484およびドレイン領域485は、SiC基板482よりもN型不純物が高濃度にドープされることにより、N+型の導電型を示す。
ソース領域484とドレイン領域485との間の領域(チャネル領域)上には、ゲート絶縁膜487が形成されている。より具体的には、ゲート絶縁膜487は、ソース領域484とドレイン領域485との間の領域と対向し、ソース領域484の周縁部とドレイン領域485の周縁部とに跨っている。ゲート絶縁膜487は、SiOxNyからなるSiON膜487Aと、SiO2からなり、SiON膜487A上に形成されたSiO2膜487Bと、高誘電率絶縁材料であるAlONからなり、SiO2膜487B上に形成されたAlON膜487Cとを含むAlON/SiO2/SiOxNy積層構造を有している。
ゲート絶縁膜487上には、平面視でゲート絶縁膜487と同一形状のゲート電極488が形成されている。ゲート電極488は、Alを含む金属材料からなる。
ドレイン領域485上には、ドレイン電極490が形成されている。ドレイン電極490は、ドレイン領域485の表面に接している。ドレイン電極490は、Alを含む金属材料からなる。
この半導体装置481においても、図39に示す半導体装置401と同様の作用効果を奏することができる。
また、半導体装置401,451,461,481の各部の導電型が反転されてもよい。すなわち、第1導電型がN型であり、第2導電型がP型である場合を取り上げたが、第1導電型がP型であり、第2導電型がN型であってもよい。
高誘電率絶縁膜として、AlON膜407C、AlON膜467CおよびAlON膜487Cを例示したが、高誘電率絶縁膜の材料は、AlONに限らず、Al2O3(酸化アルミニウム)、ZrO(酸化ジルコニウム)、HfO(酸化ハフニウム)、AlN(窒化アルミニウム)などの高誘電率材料であってもよい。
<第5実施形態>
第5実施形態は、チャネル領域におけるキャリヤの移動経路を直線に近づけることができ、これによりチャネル抵抗を低減することができる、半導体装置を提供する。
半導体装置601は、図49に示すように、平面視四角形状(略正方形状)の外形を有している。
半導体層603の表層部には、複数のP型のウェル領域604が形成されている。複数のウェル領域604は、平面視四角形状(略正方形状)をなし、マトリクス状に配列されている。ウェル領域604の深さは、たとえば、0.5〜2μmである。そして、ウェル領域604は、たとえば、その上面からの深さが0.5μm以下の部分のP型不純物濃度が1×1016〜1×1019cm−3である不純物濃度プロファイルを有している。
ソース領域605において、平面視でその周縁から所定幅(たとえば、0.2μm)の第1領域605Aは、N型不純物濃度が残余の第2領域(第1領域605Aの内側の領域)605BのN型不純物濃度よりも1〜3桁低い。すなわち、ソース領域605は、N型不純物濃度が相対的に高いN+型の第2領域605Bと、第2領域605Bを取り囲む環状をなし、N型不純物濃度が相対的に低いN−型の第1領域605Aとを有している。そして、第1領域605Aは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1017〜5×1019cm−3である不純物濃度プロファイルを有している。第2領域605Bは、たとえば、その上面からの深さが0.2μm以下の部分のN型不純物濃度が5×1019〜5×1020cm−3である不純物濃度プロファイルを有している。
半導体層603上には、ゲート絶縁膜607が形成されている。ゲート絶縁膜607は、たとえば、酸化シリコン(SiO2)からなる。
そして、半導体層603上には、図50に示すように、層間絶縁膜609が形成されている。層間絶縁膜609により、半導体層603の上面がゲート電極608とともに被覆されている。層間絶縁膜609は、たとえば、酸化シリコンからなる。
層間絶縁膜609上には、ソースメタル611が形成されている。ソースメタル611は、層間絶縁膜609に形成された各コンタクトホール610に入り込み、ソース領域605およびコンタクト領域606に接続されている。ソースメタル611は、たとえば、アルミニウム(Al)を主成分として含む金属材料からなる。
図50に示すように、半導体基板602の裏面には、その全面に、ニッケル(Ni)などからなるオーミックメタル613およびアルミニウムを主成分として含む金属材料からなるドレインメタル614が半導体基板602側からこの順に形成されている。
図51は、図50に示すソース領域の第1領域およびチャネル領域の近傍の模式的な拡大断面図である。
そのため、ソースメタル611とドレインメタル614との間を流れる電子(e−)は、ソース領域605から第1領域605Aの上面に沿ってチャネル領域Cに移動し、チャネル領域Cをその上面に沿って移動する。すなわち、チャネル領域Cにおける電子の経路は、チャネル領域Cの上面に沿った直線経路となる。よって、半導体装置601のチャネル抵抗は、チャネル領域における電子の移動経路が屈曲経路となる図30の半導体装置のチャネル抵抗よりも低い。
半導体装置601の製造工程では、まず、CVD(Chemical Vapor Deposition:化学気相成長)法により、半導体層603上に、ポリシリコンの堆積層が形成される。そして、フォトリソグラフィおよびエッチングにより、そのポリシリコンの堆積層(図示せず)が半導体層603におけるウェル領域604となるべき部分上から選択的に除去される。これにより、図52Aに示すように、半導体層603上に、ポリシリコンからなるマスク641が形成される。その後、イオン注入法により、半導体層603におけるマスク641から露出する部分に、P型不純物(たとえば、アルミニウム)がドープされる。
その後、半導体層603にドープされたP型不純物およびN型不純物を活性化させるためのアニールが行われ、図52Eに示すように、半導体層603の表層部に、ウェル領域604、ソース領域605(第1領域605A、第2領域605B)およびコンタクト領域606が形成される。また、アニール時に、半導体層603の上面が熱酸化されることにより、酸化膜647が形成される。ソース領域605の第2領域605Bおよびコンタクト領域606は、半導体層603、ウェル領域604およびソース領域605の第1領域605Aと比較して、不純物濃度が高いので、酸化膜647は、第2領域605Bおよびコンタクト領域606上において相対的に厚く成長する。
また、酸化膜647の除去後に、熱酸化法により、半導体層603、ウェル領域604、ソース領域605およびコンタクト領域606の上面に、犠牲酸化膜が形成され、この犠牲酸化膜が除去されることにより、半導体層603、ウェル領域604、ソース領域605およびコンタクト領域606の上面の状態が改善される場合がある。この場合、犠牲酸化膜の除去後、第1領域605Aと第2領域605Bとの間に、より大きな段差Sが形成される。
次いで、図52Hに示すように、CVD法により、ゲート絶縁膜607上に、ポリシリコンの堆積層648が形成される。
次いで、図52Jに示すように、CVD法により、ゲート絶縁膜607およびゲート電極608上に、層間絶縁膜609が形成される。
その後、スパッタ法により、層間絶縁膜609上に、ソースメタル611が形成される。そして、フォトリソグラフィおよびエッチングにより、ゲートパッド612が形成される。また、スパッタ法により、半導体基板602の裏面に、オーミックメタル613およびドレインメタル614が形成される。以上により、図50に示す半導体装置601が得られる。
図50に示す半導体装置601および図53に示す半導体装置651は、プレーナゲート型MIS構造を有しているのに対し、図54に示す半導体装置661は、トレンチゲート型MIS構造を有している。
半導体層663の基層部は、エピタキシャル成長後のままの状態を維持し、N−型のドレイン領域664をなしている。半導体層663の表層部は、P型不純物がドープされることにより、P型のウェル領域665とされている。
ゲートトレンチ666の内面には、ゲート絶縁膜667が形成されている。ゲート絶縁膜667は、たとえば、酸化シリコンからなる。
ウェル領域665の表層部には、N型のソース領域669が形成されている。ソース領域669の深さ(後述する第1領域669Aおよび第2領域669Bの合計深さ)は、たとえば、0.5〜2μmである。
半導体層663上には、層間絶縁膜671が積層されている。層間絶縁膜671は、たとえば、酸化シリコンからなる。
層間絶縁膜671上には、ソースメタル673が形成されている。ソースメタル673は、各コンタクトホール672に入り込み、ソース領域669およびコンタクト領域670に接続されている。ソースメタル673は、たとえば、Alを主成分として含む金属材料からなる。
ソースメタル673が接地され、ドレインメタル675に適当な正電圧が印加された状態で、ゲート電極668の電位(ゲート電圧)が制御されることにより、ウェル領域665におけるゲート絶縁膜667との界面近傍のチャネル領域Cにチャネルが形成されて、ソースメタル673とドレインメタル675との間に電流が流れる。
半導体装置661では、ソース領域669におけるチャネル領域Cに隣接する第1領域669AのN型不純物濃度が低くされることにより、第1領域669Aの側面とチャネル領域C(ウェル領域665)の側面との間に大きな段差が形成されていない。
また、各部の導電型が反転されてもよい。すなわち、第1導電型がN型であり、第2導電型がP型である場合を取り上げたが、第1導電型がP型であり、第2導電型がN型であってもよい。
この出願は、2009年9月7日に日本国特許庁に提出された特願2009−206372号、特願2009−206373号および特願2009−206374号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
2 SiC基板(炭化シリコン基板)
8 SiO2膜(酸化シリコン膜)
9 AlON膜(酸窒化アルミニウム膜)
10 ゲート電極
14 SiO2膜(酸化シリコン膜)
15 AlON膜(酸窒化アルミニウム膜)
16 キャパシタ電極
101 半導体装置
102 半導体基板(半導体層、炭化シリコン基板)
103 半導体層(半導体層)
104 ウェル領域
105 ソース領域
105A 第1領域
105B 第2領域
107 ゲート絶縁膜
107A SiO2膜(酸化シリコン膜)
107B AlON膜(酸窒化アルミニウム膜)
108 ゲート電極
151 半導体装置
161 半導体装置
162 半導体基板(半導体層)
163 半導体層(半導体層)
165 ウェル領域
166 ゲートトレンチ
167 ゲート絶縁膜
168 ゲート電極
169 ソース領域
169A 第1領域
169B 第2領域
301 半導体装置
303 SiC層(炭化シリコン層)
307 ゲート絶縁膜
307A SiON膜(酸窒化シリコン膜)
307B SiO2膜(酸化シリコン膜)
307C AlON膜(高誘電率絶縁膜)
308 ゲート電極
351 半導体装置
353 SiC層(炭化シリコン層)
357 ゲート絶縁膜
357A SiON膜(酸窒化シリコン膜)
357B SiO2膜(酸化シリコン膜)
357C AlON膜(高誘電率絶縁膜)
358 ゲート電極
381 半導体装置
382 SiC基板(炭化シリコン層)
387 ゲート絶縁膜
387A SiON膜(酸窒化シリコン膜)
387B SiO2膜(酸化シリコン膜)
387C AlON膜(高誘電率絶縁膜)
388 ゲート電極
401 半導体装置
402 半導体基板(半導体層)
403 半導体層(半導体層、炭化シリコン層)
404 ウェル領域
405 ソース領域
405A 第1領域
405B 第2領域
407 ゲート絶縁膜
408 ゲート電極
451 半導体装置
453 SiC層(炭化シリコン層)
457 ゲート絶縁膜
457A SiON膜(酸窒化シリコン膜)
457B SiO2膜(酸化シリコン膜)
457C AlON膜(高誘電率絶縁膜)
458 ゲート電極
461 半導体装置
462 半導体基板(半導体層)
463 半導体層(半導体層)
465 ウェル領域
466 ゲートトレンチ
467 ゲート絶縁膜
468 ゲート電極
469 ソース領域
469A 第1領域
469B 第2領域
471 SiON膜(酸窒化シリコン膜)
472 SiO2膜(酸化シリコン膜)
473 AlON膜(高誘電率絶縁膜)
481 半導体装置
482 SiC基板(炭化シリコン層)
487 ゲート絶縁膜
487A SiON膜(酸窒化シリコン膜)
487B SiO2膜(酸化シリコン膜)
487C AlON膜(高誘電率絶縁膜)
488 ゲート電極
601 半導体装置
602 半導体基板(半導体層)
603 半導体層(半導体層)
604 ウェル領域
605 ソース領域
605A 第1領域
605B 第2領域
607 ゲート絶縁膜
608 ゲート電極
651 半導体装置
661 半導体装置
662 半導体基板(半導体層)
663 半導体層(半導体層)
665 ウェル領域
666 ゲートトレンチ
667 ゲート絶縁膜
668 ゲート電極
669 ソース領域
669A 第1領域
669B 第2領域
C チャネル領域
S 段差
S1 SiO2膜形成工程
S2 窒素プラズマ照射工程
S3 FGA工程
S4 AlON膜形成工程
S5 PDA工程
Claims (25)
- 炭化シリコン基板上に酸化シリコン膜を形成する工程と、
水素を含むガス中で前記炭化シリコン基板および前記酸化シリコン膜をアニールする工程と、
前記炭化シリコン基板および前記酸化シリコン膜のアニール後、前記酸化シリコン膜上に酸窒化アルミニウム膜を形成する工程とを含む、半導体装置の製造方法。 - 前記酸窒化アルミニウム膜をアニールする工程をさらに含む、請求項1に記載の半導体装置の製造方法。
- 前記炭化シリコン基板および前記酸化シリコン膜のアニールは、水素と窒素とを混合したフォーミングガス中で450〜1000℃の温度条件下で行われる、請求項1または2に記載の半導体装置の製造方法。
- 前記フォーミングガスは、水素を爆発限界より小さい割合で含む、請求項3に記載の半導体装置の製造方法。
- 前記フォーミングガスは、3%の水素と97%の窒素とを含み、
前記炭化シリコン基板および前記酸化シリコン膜のアニールは、1000℃の温度条件下で30分間行われた後、450℃の温度条件下で30分間行われる、請求項4に記載の半導体装置の製造方法。 - 前記炭化シリコン基板および前記酸化シリコン膜のアニールの前に、前記酸化シリコン膜に窒素プラズマを照射する工程をさらに含む、請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記酸化シリコン膜は、窒素酸化物を含むガスを用いた熱酸化法により形成される、請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 炭化シリコン基板と、
前記炭化シリコン基板上に形成された酸化シリコン膜と、
前記酸化シリコン膜上に形成された酸窒化アルミニウム膜とを含み、
前記炭化シリコン基板と前記酸化シリコン膜との界面が水素終端している、半導体装置。 - 前記酸窒化アルミニウム膜上に形成され、アルミニウムを含む金属材料からなるゲート電極をさらに含む、請求項8に記載の半導体装置。
- 前記炭化シリコン基板に設けられ、第1導電型のSiCからなる半導体層と、
前記半導体層の表層部に形成された第2導電型のウェル領域と、
前記ウェル領域の表層部に形成された第1導電型のソース領域と、
前記酸化シリコン膜および前記酸窒化アルミニウム膜を含み、前記半導体層上に形成されたゲート絶縁膜とをさらに含み、
前記ゲート電極は、前記ゲート絶縁膜を挟んで前記ウェル領域におけるチャネルが形成されるチャネル領域に対向し、
前記ソース領域において、前記チャネル領域に隣接する所定幅の第1領域の不純物濃度が当該第1領域以外の第2領域の不純物濃度よりも低い、請求項9に記載の半導体装置。 - 前記第1領域の表面と前記第2領域の表面との間に段差が形成されている、請求項10に記載の半導体装置。
- 前記ソース領域および前記チャネル領域は、前記半導体層の上面に沿う方向に隣接して形成されており、
前記ゲート絶縁膜は、前記半導体層の上面に形成されている、請求項10または11に記載の半導体装置。 - 前記ソース領域および前記チャネル領域は、前記半導体層の上面と直交する方向に隣接して形成されており、
前記半導体層には、前記ソース領域の上面から掘り下がり、前記ソース領域および前記ウェル領域を貫通するトレンチが形成されており、
前記ゲート絶縁膜は、前記トレンチの内面に形成されている、請求項10または11に記載の半導体装置。 - 炭化シリコン層と、
前記炭化シリコン層上に形成された酸窒化シリコン膜と、
前記酸窒化シリコン膜上に形成された酸化シリコン膜と、
前記酸化シリコン膜上に形成された高誘電率絶縁膜と、
前記高誘電率絶縁膜上に形成されたゲート電極とを含む、半導体装置。 - 前記酸窒化シリコン膜および前記酸化シリコン膜の合計厚さは、1nm以上10nm以下である、請求項14に記載の半導体装置。
- 前記高誘電率絶縁膜は、酸窒化アルミニウム膜である、請求項14または15に記載の半導体装置。
- 前記ゲート電極は、アルミニウムを含む金属材料からなる、請求項14〜16のいずれか一項に記載の半導体装置。
- 前記炭化シリコン層は、第1導電型であり、
前記炭化シリコン層の表層部に形成された第2導電型のウェル領域と、
前記ウェル領域の表層部に形成された第1導電型のソース領域と、
前記酸窒化シリコン膜、前記酸化シリコン膜および前記高誘電率絶縁膜を含み、前記炭化シリコン層上に形成されたゲート絶縁膜とをさらに含み、
前記ゲート電極は、前記ゲート絶縁膜を挟んで前記ウェル領域におけるチャネルが形成されるチャネル領域に対向し、
前記ソース領域において、前記チャネル領域に隣接する所定幅の第1領域の不純物濃度が当該第1領域以外の第2領域の不純物濃度よりも低い、請求項14〜17のいずれか一項に記載の半導体装置。 - 前記第1領域の表面と前記第2領域の表面との間に段差が形成されている、請求項18に記載の半導体装置。
- 前記ソース領域および前記チャネル領域は、前記炭化シリコン層の上面に沿う方向に隣接して形成されており、
前記ゲート絶縁膜は、前記炭化シリコン層の上面に形成されている、請求項18または19に記載の半導体装置。 - 前記ソース領域および前記チャネル領域は、前記炭化シリコン層の上面と直交する方向に隣接して形成されており、
前記炭化シリコン層には、前記ソース領域の上面から掘り下がり、前記ソース領域および前記ウェル領域を貫通するトレンチが形成されており、
前記ゲート絶縁膜は、前記トレンチの内面に形成されている、請求項18または19に記載の半導体装置。 - 第1導電型のSiCからなる半導体層と、
前記半導体層の表層部に形成された第2導電型のウェル領域と、
前記ウェル領域の表層部に形成された第1導電型のソース領域と、
前記半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を挟んで前記ウェル領域におけるチャネルが形成されるチャネル領域に対向するゲート電極とを含み、
前記ソース領域において、前記チャネル領域に隣接する所定幅の第1領域の不純物濃度が当該第1領域以外の第2領域の不純物濃度よりも低い、半導体装置。 - 前記第1領域の表面と前記第2領域の表面との間に段差が形成されている、請求項22に記載の半導体装置。
- 前記ソース領域および前記チャネル領域は、前記半導体層の上面に沿う方向に隣接して形成されており、
前記ゲート絶縁膜は、前記半導体層の上面に形成されている、請求項22または23に記載の半導体装置。 - 前記ソース領域および前記チャネル領域は、前記半導体層の上面と直交する方向に隣接して形成されており、
前記半導体層には、前記ソース領域の上面から掘り下がり、前記ソース領域および前記ウェル領域を貫通するトレンチが形成されており、
前記ゲート絶縁膜は、前記トレンチの内面に形成されている、請求項22または23に記載の半導体装置。
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