JP2022515428A - 低いオン抵抗を有するヘテロ接合半導体デバイス - Google Patents

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Abstract

低いオン抵抗を有するヘテロ接合半導体デバイスが開示される。ヘテロ接合半導体デバイスは、金属ドレイン電極（１）と、基板（２）と、緩衝層（３）と、を備える。電流ブロック層（４）が、緩衝層（３）内に配列され、ゲート構造が、緩衝層（３）上に配列され、ゲート構造は、金属ゲート電極（１０）と、ＧａＮピラー（５）と、ＡｌＧａＮ層（６）と、を備えており、金属ソース電極（８）は、金属ゲート電極（１０）上方に配列され、電流ブロック層（４）は、電流ブロック層の多数の段を備え、層の対称中心は、共線的であり、全ての段における電流ブロック層の環内開口は、最上部から底部まで次第により小さくなることにより、ピーク電界を有効に制限して、それをチャネルから離れたところに維持し、それでデバイスの耐圧性能を保証し、電流損失を低減する。ＡｌＧａＮ層（６）及びＧａＮピラー（５）は、緩衝層（３）上方にハニカム状に分布させられ、多数のチャネル電流が発生させられることにより、電流性能を有効に改善し、その結果、デバイスは、伝導中により高いオン状態電流を達成してもよく、デバイスのオン抵抗は、それで低減される。

Description

本開示は、概して高電圧パワー半導体デバイスの分野に関し、より詳細には、低いオン抵抗を有するヘテロ接合半導体デバイスに関する。
窒化ガリウム（ＧａＮ）は、第３世代のワイドバンドギャップ半導体の代表として、より高い逆耐圧性能、より高い２次元電子ガス濃度、より高い高温作動性能、より低い正方向オン抵抗、より高いスイッチング周波数、より高いパワー密度等を含む良好な電気特性を有する。ヘテロ接合半導体は、異なるバンドギャップ幅を有する２種類の半導体材料を接触させることによって形成されたヘテロ接合であり、電子が、より広いバンドギャップを有する半導体からより狭いバンドギャップを有する半導体まで流れることにより、量子井戸が、より狭いバンドギャップを有する半導体の側にある半導体の断面に形成される。ヘテロ接合半導体内の電子は、より広いバンドギャップを有する半導体内の不純物のクーロン散乱から受ける影響がより少ないことにより、ヘテロ接合半導体がより高い電子移動度を有する。ＡｌＧａＮ／ＧａＮベースのヘテロ接合半導体が、半導体分野で広く用いられてきた。
垂直ヘテロ接合半導体デバイスは、横方向ヘテロ接合半導体デバイスを上回る利点を有し、その理由は、垂直ヘテロ接合半導体デバイスが緩衝層にわたる電圧に耐えることができ、同時に、横方向ヘテロ接合半導体デバイスが、金属ゲート電極と金属ドレイン電極との間の活性領域に主に依存する電圧に耐えるからである。同じ耐圧性能の下では、垂直ヘテロ接合半導体デバイスは、横方向ヘテロ接合半導体デバイスよりも小さい横方向面積を占め、それが、半導体デバイスにおけるヘテロ接合半導体デバイスの開発を小型化及び集積の方向に加速化する。しかし、垂直ヘテロ接合半導体デバイスは、横方向ヘテロ接合半導体デバイスのようには高移動度２次元電子ガスを通るソース電極とドレイン電極との間の電流伝導を直接実現することができず、そして、電流は、緩衝層を通って流れなければならず、これがデバイスのオン抵抗を大いに増加させる。しかし、緩衝層の集中を増大させることは、デバイスの耐圧性能の減少という問題を生じさせる。そのため、垂直ヘテロ接合半導体デバイスの主要な問題は、比較的大きいオン抵抗が存在するということである。
上記の問題を考慮して、本開示は、低いオン抵抗を有するヘテロ接合半導体デバイスを提案し、それは、デバイスの正方向伝導性能を有効に改善し、デバイスのオン抵抗を低減し、同時にデバイスのより高い逆方向耐圧値を維持する。
本開示は、以下の技術的解決策を採用する。
低いオン抵抗を有するヘテロ接合半導体デバイスが、金属ドレイン電極と、金属ドレイン電極上に配設された基板と、基板上に配設された緩衝層と、緩衝層内部に配設された電流ブロック層と、電流ブロック層上に配設され金属ゲート電極を含むゲート構造と、金属ゲート電極上方に配設された金属ソース電極と、金属ゲート電極と金属ソース電極との間に配設された第１不活性化層と、金属ゲート電極と緩衝層との間に配設された第２不活性化層と、を含む。電流ブロック層は、最上部から底部まで順に配列されている、第１段の環状電流ブロック層と、第２段の環状電流ブロック層と、第３段の環状電流ブロック層と、を含み、そして、層のそれぞれの対称中心が共線的である。第１段の環状電流ブロック層の環内開口は、第２段の環状電流ブロック層の環内開口よりも大きく、第２段の環状電流ブロック層の環内開口は、第３段の環状電流ブロック層の環内開口よりも大きく、段毎により小さくなる傾向を示す。
低いオン抵抗を有するヘテロ接合半導体デバイスが、金属ドレイン電極（１）と、金属ドレイン電極（１）上に配設された基板（２）と、基板（２）上に配設された緩衝層（３）と、緩衝層（３）内部に配設された電流ブロック層（４）と、緩衝層（３）上に配設されたヘテロ接合構造と、緩衝層（３）上に配設されたゲート構造と、緩衝層（３）上に配設された金属ソース電極（８）と、を含む。
この場合、電流ブロック層（４）は、最上部から底部まで順に配列される、第１段の環状電流ブロック層（４ａ）と、第２段の環状電流ブロック層（４ｂ）と、第３段の環状電流ブロック層（４ｃ）と、を含み、環状電流ブロック層のそれぞれの対称中心は、共線的である。第１段の環状電流ブロック層（４ａ）の環内開口は、第２段の環状電流ブロック層（４ｂ）の環内開口よりも大きく、第２段の環状電流ブロック層（４ｂ）の環内開口は、第３段の環状電流ブロック層（４ｃ）の環内開口よりも大きい。
本開示の１つ又は複数の実施形態についての詳細が、以下の添付図面及び説明に記述される。本開示の別の特徴、目的、及び利点が、説明、添付図面、及びクレームから明らかになるであろう。
本明細書で開示された発明についての実施形態及び／又は例をよりよく説明及び例示するために、１つ又は複数の添付図面に参照がなされてもよい。添付図面を説明するために用いられる追加の詳細又は例は、開示された発明、後に説明される実施形態及び／又は例、並びに後に理解される本発明の好ましいモードの範囲を限定するように解釈されてはならない。
例示的な垂直ヘテロ接合半導体デバイスの正面断面図である。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスについての斜視図である。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスの簡略斜視図であり、図中、本デバイスの不活性化層及び金属ソース電極の部分が示されていない。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスについての簡略正面部分斜視図であり、図中、本デバイスの不活性化層及び金属ソース電極の部分が示されていない。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスについての正面断面図である。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスについての水平断面図であり、図中、デバイスの不活性化層及び金属ソース電極の部分が示されていない。 実施形態１における低いオン抵抗を有するヘテロ接合半導体デバイスの緩衝層内の電流ブロック層部分についての水平断面図である。 ゲート構造がマトリクス状に配列されている実施形態２における低いオン抵抗を有するヘテロ接合半導体デバイスについての正面断面図であり、図中、デバイスの不活性化層及び金属ソース電極の部分が示されていない。 実施形態３におけるＰ型ゲートを含む低いオン抵抗を有するヘテロ接合半導体デバイスについての簡略正面部分斜視図であり、図中、デバイスの不活性化層及び金属ソース電極の部分が示されていない。 図９に示す低いオン抵抗を有するヘテロ接合半導体デバイスについての正面断面図である。
本開示についての理解を容易にするために、本開示は、関係する添付図面を参照して以下においてより完全に説明される。本開示の好ましい実施形態が、添付図面に表される。しかし、本開示は、多くの異なる形式で具現化されてもよく、本明細書に記述された実施形態に限定されない。むしろ、これらの実施形態は、本開示の内容についての理解が、より完全になるように提供される。
本明細書で用いられる全ての技術及び科学用語は、別途規定されない限り、本開示が当てはまる当業者のうちの一人によって一般に理解されるのと同じ意味を有する。ここで本開示の明細書内で用いられる用語は、特定の実施形態を記述することだけを目的とし、本開示を限定することを目的としない。本明細書で用いられる用語「及び／又は」は、関連する列挙された項目のうちの１つ又は複数のいずれか及び全ての組合せを含む。
理解すべきは、要素又は層が、別の要素又は層「の上にある」、それ「に隣接している」、それ「に接続している」、又はそれ「に結合されている」と記述されるとき、それは、別の要素又は層の直接上にあってもよく、それに隣接していてもよく、それに接続されていてもよく、又はそれに結合されていてもよく、あるいは、中間要素が存在してもよいということである。対照的に、要素が別の要素又は層「の直接上にある」、それ「に直接隣接している」、それ「に直接接続されている」、又はそれ「に直接結合されている」ように記述されるとき、中間要素又は層が存在しない。「第１の」、「第２の」、「第３の」等の用語は、様々な要素、構成要素、領域、層及び／又は部分を記述するために用いられるけれども、これらの要素、構成要素、領域、層、及び／又は部分は、これらの用語によって限定されてはならないことを理解すべきである。これらの用語は、単に、要素、構成要素、領域、層、又は部分を別の要素、構成要素、領域、層、又は部分から識別するように用いられる。したがって、以下で論じられる第１の要素、構成要素、領域、層、又は部分は、本開示の教示から逸脱することなく、第２の要素、構成要素、領域、層、又は部分として記述されてもよい。
本明細書で用いられる用語は、特定の実施形態を記述するためだけのものであり、そして、本開示についての限定を目的としていない。本明細書で用いられるとき、文脈が別の形式を明確に示さない限り、単数形の「１つの」、「１つの」、及び「上記の／前記の」は、また複数形を含むことが意図されている。明細書で用いられるときの用語「構成する」及び／又は「含む」は、特徴、完全体、ステップ、動作、要素、及び／又は構成要素の存在を予定するけれども、１つ又は複数の別の特徴、完全体、ステップ、動作、要素、構成要素、及び／又は群の存在又は追加を除外しないこともまた理解すべきである。本明細書で用いられるとき、用語「及び／又は」は、関係する列挙された項目のうちのいずれか及び全ての組合せを含む。
垂直ヘテロ接合半導体デバイスのオン抵抗問題を解決することは、非常に重大な意味を持つ問題である。例示的な垂直ＧａＮヘテロ接合半導体デバイスが、図１に示されており、それのデバイス構造は、主として、金属ドレイン電極１、基板２、ＧａＮ緩衝層３、ＧａＮピラー５、ＡｌＧａＮ層６、電流ブロック層４、金属ソース電極８、金属ゲート電極１０、及び不活性化層１１を含む。デバイスがオン状態にあるとき、電流が、ＧａＮ緩衝層３を通って流れなければならない。例示的な垂直ヘテロ接合半導体デバイスは、耐圧とオン抵抗との間に有意な矛盾を有する。
本開示は、低いオン抵抗を有するヘテロ接合半導体デバイスを提供し、それは、金属ドレイン電極（１）と、金属ドレイン電極（１）上に配設された基板（２）と、基板（２）上に配設された緩衝層（３）と、緩衝層（３）内部に配設された電流ブロック層（４）と、緩衝層（３）上に配設されたヘテロ接合構造と、緩衝層（３）上に配設されたゲート構造と、緩衝層（３）上に配設された金属ソース電極（８）と、を含む。
電流ブロック層（４）は、第１段の環状電流ブロック層（４ａ）と、第２段の環状電流ブロック層（４ｂ）と、第３段の環状電流ブロック層（４ｃ）と、を含み、それらは、最上部から底部まで順に配列され、そして、環状電流ブロック層の対称中心は共線的である。第１段の環状電流ブロック層（４ａ）の環内開口が、第２段の環状電流ブロック層（４ｂ）の環内開口よりも大きく、そして、第２段の環状電流ブロック層（４ｂ）の環内開口は、第３段の環状電流ブロック層（４ｃ）の環内開口よりも大きい。
本開示において用いられる電流ブロック層は、多段の電流ブロック層へと分割され、この場合、電流ブロック層のそれぞれの段は、それぞれの段が位置する水平面内において「中空正方形」の形状に分布させられている。電流ブロック層のそれぞれの段の環内開口は、最上部から底部まで段毎により小さくなり、それに加えて、電流ブロック層のそれぞれの段は、緩衝層内に段階形状に分布させられている。段階形状の電流ブロック層は、電界の分布を有効に改善することにより、電界のピーク値がチャネルから遠く離れており、平均電界が増加させられることにより、デバイスの耐圧性能を保証する。ＧａＮピラーにより近い電流ブロック層は、より大きい環内開口を有し、そして、チャネルを通って緩衝層に入る電流がより大きい。電流ブロック層の段の数の増加とともに、環内開口がより小さくなる。空乏層が、電流の流路を制限し、電流は、最小のチャネル開口だけを通って流れてもよい。図８に示すように、２つのタイプ（環内開口が段毎により小さくなるタイプと、環内開口が段毎により大きくなるタイプと）の「中空正方形」分布を有する電流ブロック層の電界分配図が比較される。段毎により小さくなる環内開口を有する段階形状の電流ブロック層は、ＧａＮピラー側から遠く離れているようにピーク電界をうまく制限し、デバイスの正方向電流伝導性能に対する犠牲を可能な限り低減し、同時にデバイスの耐圧性能を向上させる。それに加えて、電流ブロック層を製作する例示的なプロセスは、Ｍｇイオン注入である。Ｍｇイオン注入は、特定の格子損傷を生じさせ、特に電流ブロック層により大きい漏電を生じさせることになる。他方、Ｍｇは、強い記憶効果を有し、２次エピタキシープロセスにおいて大きい希釈効果を有する。段階形状の電流ブロック層、特にＧａＮピラーにより近い電流ブロック層によって占められた面積は、より小さく、それが、チャネル層及びバリヤ層でのＭｇイオン注入への影響を低減することができ、そして、特定の電流コラプス影響を軽減しながら漏電を低減することができる。
本開示の実施形態が、以下で更に説明される。
実施形態１
図２～６を参照すると、図４は、低いオン抵抗を有するヘテロ接合半導体デバイスの正面部分斜視図であり、図５は、低いオン抵抗を有するヘテロ接合半導体デバイスの正面断面図である。この実施形態では、低いオン抵抗を有するヘテロ接合半導体デバイスは、金属ドレイン電極１と、金属ドレイン電極１上に配設された基板２と、基板２上に配設された緩衝層３と、緩衝層３内部に配設された電流ブロック層４と、電流ブロック層４上に配設されたゲート構造と、を含み、そして、金属ゲート電極１０と、金属ゲート電極１０上方に配設された金属ソース電極８と、金属ゲート電極１０と金属ソース電極８との間に配設された第１不活性化層１１ａと、金属ゲート電極１０と緩衝層３との間に配設された第２不活性化層１１ｂと、を含む。また、図７を参照すると、電流ブロック層４は、第１段の環状電流ブロック層４ａと、第２段の環状電流ブロック層４ｂと、第３段の環状電流ブロック層４ｃと、を含み、これらは、最上部から底部まで順に配列されており、層のそれぞれの対称中心は共線的である。第１段の環状電流ブロック層４ａの環内開口は、第２段の環状電流ブロック層４ｂの環内開口よりも大きく、そして、第２段の環状電流ブロック層４ｂの環内開口は、第３段の環状電流ブロック層４ｃの環内開口よりも大きく、段毎により小さくなる傾向を示す。
この実施形態では、ゲート構造は、緩衝層３の上面上に立設されているＧａＮピラー５と、ＧａＮピラー５の側面上に巻き付けられたＡｌＧａＮ層６と、を含み、垂直チャネル７が、互いに接触している、ＧａＮピラー５とＡｌＧａＮ層６との間の界面に形成されている。金属ゲート電極１０は、ＡｌＧａＮ層６の外面上に設置され、金属ソース電極８は、ＧａＮピラー５及びＡｌＧａＮ層６の上面上に設置されており、そして、ショットキー接触が、金属ソース電極８とＡｌＧａＮ層６との間に形成されている。
電流ブロック層４は、３つの段、４つの段、５つの段、又はより多い段を含んでもよく、この実施形態は、３つの段を用いている。電流ブロック層４が４つの段のものである一実施形態では、電流ブロック層４が、第４段の環状電流ブロック層を更に含み、第４段の環状電流ブロック層の対称中心が、第３段の環状電流ブロック層４ｃの対称中心と共線的であり、そして、第４段の環状電流ブロック層の環内開口は、第３段の環状電流ブロック層４ｃの環内開口よりも小さい。一実施形態において、電流ブロック層のそれぞれの段は、互いに平行であって、緩衝層３内に段階状に分布させられている。
ＡｌＧａＮ層６は、水平断面形状が六角形であることを含むが、これに限定されるものではなく、そして、別の多角形構造又は円形構造を含む。ＧａＮピラー５は、水平断面形状が円形であることを含むが、これに限定されるものではなく、別の多角形構造を含む。この実施形態におけるＡｌＧａＮ層６の断面は、正六角形形状であり、そして、Ｎ型ドープＧａＮピラー５を内有する少なくとも４つのＡｌＧａＮ層６が、緩衝層３の上面上に配設され、そして、ＡｌＧａＮ層６のそれぞれが、ハニカム形状に分布させられ配列されている。
金属ゲート電極１０の下面と緩衝層３の上面との間の垂直距離は、０．２５～０．４μｍであり、金属ゲート電極１０の厚さは、０．２μｍである。
実施形態２
図８を参照して、実施形態１と比較すると、この実施形態のゲート構造がマトリクス状に配列されて分布させられている。ＧａＮピラーとＡｌＧａＮ層とが緩衝層上方でマトリクス状に配列されて分布させられ、そして、ＧａＮピラーとＡｌＧａＮ層とは、水平断面が長方形である。別の構造は、実施形態１のものと同じである。
実施形態３
図９及び１０を参照して、実施形態１と比較すると、この実施形態のゲート構造は、Ｐ型ゲート構造である。Ｐ型ＧａＮキャップ層１３は、金属ゲート電極１０とＡｌＧａＮ層６との間に存在し、そして、別の構造は、実施形態１のそれらと同じである。Ｐ型ゲート構造は、ノーマリーオフチャネルを実現する。
先行技術と比較すると、本開示は、以下の利点を有する。
（１）本開示において、ＧａＮピラーとＡｌＧａＮ層とが互いに接触して２次元電子ガスを形成することにより、デバイスに必要な横方向占有面積を大いに低減する。それに加えて、ＧａＮピラーとＡｌＧａＮ層の両方の側壁は、接触面を有し、ＧａＮピラーは、水平断面が円形であり、それで、ＧａＮピラーの側壁に電流伝導経路が存在し、そして、チャネル密度が増加させられて、電流性能が有効に改善され、その結果、デバイスがオン状態のときに、より高いオン状態電流が達成されることにより、デバイスのオン抵抗を低減する。
（２）本開示において、ＧａＮピラー及びＡｌＧａＮ層は、緩衝層の上面上にハニカム形状に分布させられていることにより、プロセス条件における貫通孔の最小サイズの要件を満足させて、デバイスの横方向面積を最大限利用することができる。複数の離散したＧａＮピラーが緩衝層上に存在することにより、チャネル電流の複数の区画を発生させ、これが、電流性能を有効に向上させて、デバイスがオン状態のときに、より高いオン状態電流を可能にすることにより、デバイスのオン抵抗を低減する。
（３）本開示において用いられる電流ブロック層は、多段の電流ブロック層に分割されており、この場合、電流ブロック層のそれぞれの段は、それぞれの段が位置する水平面内に「中空正方形」の形状に分布させられており、そして、環内開口は、段毎により小さくなり、それに加えて、電流ブロック層のそれぞれの段は、互いに平行であり、緩衝層内に段階状に分布させられている。段階形状の電流ブロック層は、電界の分布を有効に改善することにより、電界のピーク値が、チャネルから遠く離れており、平均電界が増加することにより、デバイスの耐圧性能を保証する。ＧａＮピラーにより近い電流ブロック層は、より大きい環内開口を有し、それでチャネルを通って緩衝層に入る電流はより大きい。電流ブロック層の段の数が増加するにつれて、環内開口はより小さくなる。空乏層は、電流の流路を制限し、電流は、最小のチャネル開口だけを通って流れてもよい。本発明者によるソフトウェアシミュレーションによって、２つのタイプ（環内開口が段毎により小さくなるタイプ及び環内開口が段毎により大きくなるタイプ）の「中空正方形」の分布を有する電流ブロック層の電界分配図が比較される。段毎により小さくなる環内開口を有する段階形状の電流ブロック層は、ピーク電界をＧａＮピラー側から遠く離れているようにうまく制限し、デバイスの正方向電流伝導性能の犠牲をできる限り低減し、同時にデバイスの耐圧性能を向上させる。それに加えて、電流ブロック層を製作する例示的なプロセスは、Ｍｇイオン注入である。Ｍｇイオン注入は、特定の格子損傷を生じさせ、特に、電流ブロック層により大きい漏電を生じさせることになる。一方、Ｍｇは、強い記憶効果を有し、２次エピタキシープロセスにおいて大きい希釈効果を有する。段階形状の電流ブロック層、特にＧａＮピラーにより近い電流ブロック層によって占められた面積がより小さく、それが、チャネル層及びバリヤ層へのＭｇイオン注入の影響を低減してもよく、そして、特定の電流コラプス効果を軽減しながら漏電を低減することができる。
（４）本開示において、垂直ＧａＮピラーとＡｌＧａＮ層とが互いに接触することにより、２次元電子ガスを形成し、チャネルの長さがデバイス自体の横方向面積から影響を受けず、短チャネル効果が克服されることにより、デバイスの特性周波数が有意に増加させられ、そして、ＧａＮ材料のより高い動作周波数の長所が十分に発揮される。
（５）例示的なヘテロ接合半導体構造は、高電圧下において明らかな電流コラプス現象を有する。本開示は、長手方向チャネルと基板とが同じ方向になく、基板部分の欠陥が、高電圧下におけるデバイスチャネルにほとんど影響を及ぼさないという特徴を有する。本開示の構造は、電流コラプス効果を有効に軽減することができる。
上記の実施形態は、本開示のいくつかの実施形態を単に表すだけで、それの説明がより具体的で詳細であるけれども、それらの実施形態は、本開示の範囲を限定するように解釈されてはならない。留意されるべきは、当業者が、本開示の趣旨から逸脱することなく、いくつかの修正及び改善を行ってもよく、これらは、全てが本開示の保護範囲内にあることである。そのため、本開示の保護範囲は、添付クレームの対象でなければならない。

Claims (15)

  1. 金属ドレイン電極（１）と、前記金属ドレイン電極（１）上に配設された基板（２）と、前記基板（２）上に配設された緩衝層（３）と、前記緩衝層（３）内部に配設された電流ブロック層（４）と、前記緩衝層（３）上に配設され金属ゲート電極（１０）を備えるゲート構造と、前記金属ゲート電極（１０）上方に配設された金属ソース電極（８）と、前記金属ゲート電極（１０）と前記金属ソース電極（８）との間に配設された第１不活性化層（１１ａ）と、前記金属ゲート電極（１０）と前記緩衝層（３）との間に配設された第２不活性化層（１１ｂ）と、を備え、前記電流ブロック層（４）は、最上部から底部まで順に配列されている、第１段の環状電流ブロック層（４ａ）と、第２段の環状電流ブロック層（４ｂ）と、第３段の環状電流ブロック層（４ｃ）と、を備え、前記層のそれぞれの対称中心が共線的であり、前記第１段の環状電流ブロック層（４ａ）の環内開口が、前記第２段の環状電流ブロック層（４ｂ）の環内開口よりも大きく、前記第２段の環状電流ブロック層（４ｂ）の前記環内開口は、前記第３段の環状電流ブロック層（４ｃ）の環内開口よりも大きく、前記環内開口は、段毎により小さくなる傾向を表す、低いオン抵抗を有するヘテロ接合半導体デバイス。
  2. 前記ゲート構造は、前記緩衝層（３）の上面上に立設されているＧａＮピラー（５）と、前記ＧａＮピラー（５）の側面上に巻かれたＡｌＧａＮ層（６）と、を備え、垂直チャネル（７）が、互いに接触している前記ＧａＮピラー（５）と前記ＡｌＧａＮ層（６）との間の界面に形成されており、前記金属ゲート電極（１０）は、前記ＡｌＧａＮ層（６）の外側に位置し、前記金属ソース電極（８）は、前記ＧａＮピラー（５）及び前記ＡｌＧａＮ層（６）の上面上に位置し、ショットキー接触が、前記金属ソース電極（８）と前記ＡｌＧａＮ層（６）との間に形成されている、請求項１に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  3. 前記電流ブロック層（４）は、第４段の環状電流ブロック層を更に備え、前記第４段の環状電流ブロック層の対称中心が、前記第３段の環状電流ブロック層（４ｃ）の前記対称中心と共線的であり、前記第４段の環状電流ブロック層の環内開口が、前記第３段の環状電流ブロック層（４ｃ）の前記環内開口よりも小さい、請求項１に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  4. 前記ＡｌＧａＮ層（６）の断面が正六角形形状であり、Ｎ型ドープＧａＮピラー（５）をその中に有する少なくとも４つのＡｌＧａＮ層（６）が、前記緩衝層（３）の前記上面上に配設され、ハニカム形状に分布させられ配列されている、請求項２に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  5. 前記金属ゲート電極（１０）の下面と前記緩衝層（３）の上面との間の垂直距離が、０．２５μｍ～０．４μｍであり、前記金属ゲート電極（１０）の厚さが、０．２μｍである、請求項１に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  6. 金属ドレイン電極（１）と、
    前記金属ドレイン電極（１）上に配設された基板（２）と、
    前記基板（２）上に配設された緩衝層（３）と、
    前記緩衝層（３）内部に配設された電流ブロック層（４）と、
    前記緩衝層（３）上に配設されたヘテロ接合構造と、
    前記緩衝層（３）上に配設されたゲート構造と、
    前記緩衝層（３）上に配設された金属ソース電極（８）と、を備え、
    前記電流ブロック層（４）は、最上部から底部まで順に配列されている、第１段の環状電流ブロック層（４ａ）と、第２段の環状電流ブロック層（４ｂ）と、第３段の環状電流ブロック層（４ｃ）と、を備え、前記環状電流ブロック層のそれぞれの対称中心が共線的であり、前記第１段の環状電流ブロック層（４ａ）の環内開口が、前記第２段の環状電流ブロック層（４ｂ）の環内開口よりも大きく、前記第２段の環状電流ブロック層（４ｂ）の前記環内開口は、前記第３段の環状電流ブロック層（４ｃ）の環内開口よりも大きい、低いオン抵抗を有するヘテロ接合半導体デバイス。
  7. 前記ゲート構造は、
    前記緩衝層（３）の上面上に立設されているＧａＮピラー（５）と、
    前記ＧａＮピラー（５）の側面上の、前記ＧａＮピラー（５）を巻いているＡｌＧａＮ層（６）であって、垂直チャネル（７）が、互いに接触している前記ＡｌＧａＮ層（６）と前記ＧａＮピラー（５）の間の界面に形成されている、ＡｌＧａＮ層（６）と、
    前記ＡｌＧａＮ層（６）の外側に配設された金属ゲート電極（１０）と、
    を更に備え、
    前記金属ソース電極（８）は、前記金属ゲート電極（１０）上方で、前記ＧａＮピラー（５）及び前記ＡｌＧａＮ層（６）の上面上に位置し、ショットキー接触が、前記金属ソース電極（８）と前記ＡｌＧａＮ層（６）との間に形成されている、請求項６に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  8. 前記金属ゲート電極（１０）と前記金属ソース電極（８）との間に配設された第１不活性化層（１１ａ）と、
    前記金属ゲート電極（１０）と前記緩衝層（３）との間に配設された第２不活性化層（１１ｂ）と、
    を更に備える、請求項７に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  9. 前記ＡｌＧａＮ層（６）の断面は、正六角形形状であり、ＧａＮピラー（５）をその中に有する少なくとも４つのＡｌＧａＮ層（６）が、前記緩衝層（３）の上面上に配設され、前記ＡｌＧａＮ層（６）のそれぞれは、ハニカム形状に分布させられ配列されている、請求項７に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  10. 前記ＧａＮピラー（５）は、Ｎ型ドープＧａＮピラーである、請求項９に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  11. 前記ＧａＮピラー（５）及び前記ＡｌＧａＮ層（６）は、前記緩衝層（３）上方にマトリクス状に配列されており、前記ＧａＮピラー（５）及び前記ＡｌＧａＮ層（６）は、水平断面が長方形である、請求項７に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  12. 前記ゲート構造は、前記金属ゲート電極（１０）と前記ＡｌＧａＮ層（６）との間に配設されたＰ型ドープＧａＮキャップ層（１３）を更に備える、請求項７に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  13. 前記金属ゲート電極（１０）の下面と前記緩衝層（３）の上面との間の垂直距離が、０．２５μｍ～０．４μｍであり、前記金属ゲート電極（１０）の厚さが、０．２μｍである、請求項７に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  14. 前記電流ブロック層（４）は、Ｍｇイオン注入によって形成されている、請求項６に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
  15. 前記電流ブロック層（４）は、前記第３段の環状電流ブロック層（４ｃ）下方に位置する第４段の環状電流ブロック層を更に備え、前記第４段の環状電流ブロック層の対称中心が、前記第３段の環状電流ブロック層（４ｃ）の前記対称中心と共線的であり、前記第４段の環状電流ブロック層の環内開口が、前記第３段の環状電流ブロック層（４ｃ）の前記環内開口よりも小さい、請求項６に記載の低いオン抵抗を有するヘテロ接合半導体デバイス。
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