JP2011142200A - 電界効果トランジスタ - Google Patents

Abstract

【課題】 第１半導体層と第２半導体層とのヘテロ接合により第１半導体層に二次電子ガス層を生じさせつつ、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の値に調整することができる電界効果トランジスタを提供する。
【解決手段】 電界効果トランジスタ１０では、サファイア基板１１上に、ｉ型のＧａＮからなるＧａＮ層１３と、ｉ型のＧａＮと格子定数が異なるｉ型のＡｌＧａＮからなるＡｌＧａＮ層１４と、ｉ型のＡｌＧａＮよりもエッチングレートが小さいｉ型のＡｌＩｎＮからなるＡｌＩｎＮ層１５とが順に形成されている。ＡｌＩｎＮ層１５の上端から途中まで伸びている溝２５が形成されており、その溝２５の底部の少なくとも一部にゲート電極２６がショットキー接続されている。
【選択図】図１

Description

本発明は、リセスゲート構造を備える電界効果トランジスタに関する。

特許文献１に開示される電界効果トランジスタは、半導体層のうちゲート電極が形成される部位を予めエッチングして溝を形成するようにしたリセスゲート構造を備えている。この電界効果トランジスタでは、サファイア基板上に、アンドープＧａＮ層とＧａＮチャネル層とＧａＮコンタクト層とが順に形成されている。ＧａＮコンタクト層には、ソース電極及びドレイン電極が形成されている。ゲート電極が形成される部位では、ＧａＮコンタクト層がエッチングによって除去されており、さらにＧａＮチャネル層がエッチングされることによって、ＧａＮチャネル層の途中までの深さの溝が形成されている。溝の深さを調整することによって、この部位のＧａＮチャネル層の膜厚を変化させると、ソース電極及びドレイン電極との間の電流−電圧特性が変化する。したがって、リセスゲート構造の溝の深さを調整することにより、ノーマリーオン型の電界効果トランジスタやノーマリーオフ型の電界効果トランジスタを得ることができる。
また、特許文献１に開示される他の電界効果トランジスタでは、ＧａＮ層の上にＡｌＧａＮ層が形成されている。ＧａＮとＡｌＧａＮとは格子定数が異なる。そのため、ＧａＮ層の上にＡｌＧａＮ層を形成すると、ＡｌＧａＮ層に歪が生じるために、ＧａＮ層にはＡｌＧａＮ層との界面近傍に二次元電子ガス層が生じる。この二次元電子ガス層により電子の移動度が向上するため、電界効果トランジスタの寄生抵抗を低く抑えることができる。

特開２０００−２７７７２４号公報

ＧａＮ層の上にＡｌＧａＮ層が形成される電界効果トランジスタにおいて、リセスゲート構造を形成する場合を検討する。この場合、ＧａＮ層に生じる二次元電子ガス層によって、ＧａＮ層におけるソース電極及びゲート電極間に対応する部位及びドレイン電極及びゲート電極間に対応する部位の寄生抵抗を低くすることができる。また、ゲート電極に対応した部位の二次元電子ガス層の電子濃度を他の部位よりも相対的に低くなるように調整することができるため、ソース電極及びドレイン電極との間の電流−電圧特性を調整することができる。

しかしながら、ＡｌＧａＮはエッチングレートが大きいため、ＡｌＧａＮ層をエッチングしてリセスゲート構造を形成する場合には、この部位の膜厚を所定の厚みに制御することが難しい。したがって、ＧａＮ層に生じる二次元電子ガス層においてゲートに対応した部位の電子濃度を所定の濃度に調整することが難しく、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の電圧に調整することが難しい。

本明細書で開示される発明は、こうした実情に鑑みてなされたものであり、その目的は第１半導体層と第２半導体層とのヘテロ接合により第１半導体層に二次電子ガス層を生じさせつつ、第２半導体層のエッチングレートに関わらず、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の値に調整することができる電界効果トランジスタを提供することにある。

本明細書に開示される電界効果トランジスタは、第１半導体からなる第１半導体層と、第１半導体と格子定数が異なる第２半導体からなる第２半導体層と、第２半導体よりもエッチングレートが小さい第３半導体からなる第３半導体層とが順に形成されている。この電界効果トランジスタの第３半導体層には、上端から途中まで伸びている溝が形成されており、その溝の底部の少なくとも一部にゲート電極が形成されている。

第１半導体と第２半導体との格子定数が異なるため、第１半導体層には、第２半導体層との界面近傍に二次元電子ガス層が形成される。
第３半導体は第２半導体よりもエッチングレートが小さいため、第３半導体層からなる第３半導体層をエッチングして溝を形成する場合には、溝の深さを制御しやすい。したがって、第２半導体層のエッチングレートに関わらず、リセスゲート構造の溝の深さを適切な深さに調整することができる。これにより、第１半導体層に生じる二次元電子ガス層においてゲート電極に対応する部位の電子濃度を所定の濃度に調整することが可能となり、ソース電極とドレイン電極との間の通電状態を切り換えるためにゲート電極に印加する電圧のしきい値を所定の値に調整することができる。

また、第３半導体層の上に第２半導体からなる第４半導体層が形成されており、第４半導体層の上端から第３半導体層の途中まで伸びている溝が形成されており、その溝の底部にゲート電極が形成されている構成としてもよい。

上記構成では、第４半導体層が、第３半導体よりもエッチングレートが大きい第２半導体からなるため、第４半導体層を膜厚方向にエッチングすると、第４半導体層を確実に貫通することができるとともに、第３半導体層が大きくエッチングされることを抑制することができるため、リセスゲート構造の溝の深さを調整しやすい。第１半導体層に生じる二次元電子ガス層は、リセスゲート構造の溝に対応する部位では電子濃度が低くなり、その他の部位で第４半導体層が形成されていることによって電子濃度が高くなる。

したがって、リセスゲート構造の溝の深さを調整することによって、第１半導体層に生じる二次元電子ガス層においてゲート電極に対応する部位の電子濃度を所定の濃度に調整することができるため、ソース電極及びドレイン電極間の通電状態を切り換えるためのゲート電圧のしきい値を所定の電圧に調整することができる。また、第１半導体層に生じる二次元電子ガス層のうちゲート電極に対応する部位以外の領域では、第４半導体層が厚いほど電子濃度を高くすることができるため、第４半導体層の厚みを適宜設定することによって寄生抵抗を所望の値に調整することができる。

また、電界効果トランジスタでは、第１半導体と第３半導体との格子定数の差異が、第１半導体と第２半導体との格子定数の差異よりも小さいことが好ましい。

第１半導体層には第２半導体層によって二次元電子ガス層が生じるものの、第２半導体層の上に第１半導体層との格子定数の差異が小さい第３半導体層が形成されていると、二次元電子ガス層の電子濃度が低下する。第３半導体層の厚みが所定の厚みとなって、二次元電子ガス層の電子濃度がある程度低下すると、第３半導体層の厚みをそれ以上厚くしても、電子濃度は変化しない。したがって、第３半導体層の厚みが所定の厚みよりも厚い場合には、第３半導体層の厚みがばらついた場合であっても、ゲート電圧のしきい値はほとんど変化しない。したがって、エッチングによってリセスゲート構造の溝を形成する際に溝の深さに若干のばらつきが生じたとしても、第３半導体層のこの部位の厚みが所定の厚み以上であれば、ゲート電圧のしきい値をより確実に所定の値に調整することができる。

また、第１半導体がＧａＮであり、第２半導体がＡｌ_ｘ２Ｉｎ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎであり、第３半導体がＡｌ_ｘ３Ｉｎ_ｙ３Ｇａ_{１−ｘ３−ｙ３}Ｎである場合には、第２半導体のＩｎのモル分率ｙ２と、第３半導体のＩｎのモル分率ｙ３とを、ｙ２＜ｙ３の関係とする。これにより、第１半導体層に二次元電子ガス層が形成されるとともに、ゲート電極に印加する電圧のしきい値を所定の値に調整することができる。

本明細書で開示される電界効果トランジスタでは、第１半導体層と第２半導体層とのヘテロ接合により第１半導体層に二次電子ガス層を生じさせることができるとともに、第２半導体層のエッチングレートに関わらず、ソース電極とドレイン電極との間の通電状態を切り換えるためのゲート電圧のしきい値を所定の値に調整することができる。

実施例１の電界効果トランジスタを示す断面図。 実施例１の電界効果トランジスタの膜厚とゲート電圧のしきい値との関係を示すグラフ。 実施例２の電界効果トランジスタを示す断面図。 実施例３の電界効果トランジスタを示す断面図。

以下に本発明の実施例の特徴を説明する。
（特徴１）電界効果トランジスタの各半導体層は、窒化物半導体である。
（特徴２）電界効果トランジスタの第１半導体層はｉ型のＧａＮからなり、第２半導体層はｉ型のＡｌＧａＮからなり、第３半導体層はｉ型のＡｌＩｎＮからなる。ＡｌＩｎＮがエッチングガスと反応して生じるＩｎ化合物の蒸気圧は、ＡｌＧａＮがエッチングガスと反応して生じるＧａ化合物よりも低いため、第３半導体層のエッチングレートを第２半導体層のエッチングレートよりも小さくすることができる。

本明細書に開示される発明を具体化した実施例１を図１及び図２を参照して説明する。本実施例の電界効果トランジスタ１０は、ノーマリーオン型の電界効果トランジスタである。
電界効果トランジスタ１０では、サファイア基板１１上に、ｉ型のＡｌＮからなるバッファ層１２と、厚みが３μｍのＧａＮ層（第１半導体層）１３とが順に形成されている。ＧａＮ層１３上には、厚みが２０ｎｍの下側ＡｌＧａＮ層（第２半導体層）１４と、厚みが１５ｎｍのＡｌＩｎＮ層（第３半導体層）１５と、厚みが１０ｎｍの上側ＡｌＧａＮ層（第４半導体層）１６とが順に形成されている。

ＧａＮ層１３は、ｉ型のＧａＮ（第１半導体）からなり、下側ＡｌＧａＮ層１４及び上側ＡｌＧａＮ層１６は、ｉ型のＡｌＧａＮ（第２半導体）からなる。このｉ型のＡｌＧａＮは、ＡｌとＧａとの比が３０％対７０％であり、格子定数がＧａＮ層１３を構成するＧａＮの格子定数と異なる。ＧａＮ層１３上に下側ＡｌＧａＮ層１４を形成することによって、ＡｌＧａＮ層１４が歪むため、圧電効果によって生じるＡｌＧａＮ層１４中の電界によって、ＧａＮ層１３には下側ＡｌＧａＮ層１４との界面近傍に図示しない二次元電子ガス層が誘起されている。

ＡｌＩｎＮ層１５は、ｉ型のＡｌＩｎＮ（第３半導体）からなる。このｉ型のＡｌＩｎＮは、ＡｌとＩｎとの比が６５％対３５％であり、格子定数がＧａＮ層１３を構成するＧａＮの格子定数に近い。すなわち、ＧａＮ層１３を構成するＧａＮとＡｌＩｎＮ層１５を構成するＡｌＩｎＮとの格子定数の差異は、ＧａＮ層１３を構成するＧａＮと下側ＡｌＧａＮ層１４及び上側ＡｌＧａＮ層１６を構成するＡｌＧａＮとの格子定数の差異よりも小さい。また、ＡｌＩｎＮ層１５を構成するＡｌＩｎＮのエッチングレートは、下側ＡｌＧａＮ層１４及び上側ＡｌＧａＮ層１６を構成するＡｌＧａＮのエッチングレートの１／５倍である。これは、エッチングガスとの反応によって生じるＩｎ化合物の蒸気圧が、Ｇａ化合物よりも低いためである。

上側ＡｌＧａＮ層１６の表面には、ソース電極２０及びドレイン電極２１が互いに離間して形成されている。電界効果トランジスタ１０は、ＡｌＩｎＮ層１５及び上側ＡｌＧａＮ層１６においてソース電極２０及びドレイン電極２１の間の部位がエッチングされて溝２５が形成されているリセスゲート構造を備えている。溝２５は上側ＡｌＧａＮ層１６の上端からＡｌＩｎＮ層１５の途中まで伸びており、溝２５の底部にはゲート電極２６がショットキー接続されている。

電界効果トランジスタ１０では、ドレイン電極２１にプラスの電圧が印加されるとともに、ソース電極２０が接地される。電界効果トランジスタ１０は、ノーマリーオン型であるため、ゲート電極２６に電圧を印加しない場合には、ドレイン電極２１及びソース電極２０間に電流が流れ、ゲート電極２６にマイナスの電圧を印加した場合には、ドレイン電極２１及びソース電極２０間に電流の流れが遮断される。ゲート電極２６にマイナスの電圧を印加し、この電圧が所定値以下となると、ドレイン電極２１及びソース電極２０間の通電状態がオンからオフへと切り換わる。通電状態が切り換わるときのゲート電極２６への印加電圧を、ゲート電圧のしきい値という。

電界効果トランジスタ１０は、以下のようにして製造する。
まず、サファイア基板１１上に４２０℃でバッファ層１２を低温堆積させる。次に、このバッファ層１２上に、ＭＯＣＶＤ法（有機金属気相成長法）によって１１３０℃の温度条件下でＧａＮ層１３を３μｍの厚みになるまで成長させる。さらに、ＭＯＣＶＤ法によって、ＧａＮ層１３の表面に、１０８０℃で下側ＡｌＧａＮ層１４を２０ｎｍ成長させ、８７０℃でＡｌＩｎＮ層１５を１５ｎｍ成長させ、１０００℃で上側ＡｌＧａＮ層１６を１０ｎｍ成長させる。次に、Ｃｌ_２／ＢＣｌ_３混合ガスを用いたＩＣＰ（誘導結合プラズマ）エッチングにより素子領域以外の部分を１５０ｎｍの深さでエッチングし、素子を分離する。そして、上側ＡｌＧａＮ層１６の左右両側にオーミック電極としてＴｉ／Ａｌをこの順に蒸着した後、８５０℃で３０秒間の熱処理を行い、ソース電極２０及びドレイン電極２１を形成する。

次に、Ｃｌ_２／Ａｒ混合ガスによるＲＩＥ（反応性イオンエッチング）によりゲート電極が接続される部位に溝２５を形成する。エッチング時間は、ＡｌＩｎＮ層１５の中央までエッチングされる時間に設定される。ＡｌＩｎＮ層１５を構成するＡｌＩｎＮのエッチングレートは、下側ＡｌＧａＮ層１４及び上側ＡｌＧａＮ層１６のエッチングレートの１／５倍と小さいため、リセスゲート構造の溝２５の深さを所望の深さになるように制御することができる。また、仮にエッチングレートに５０％のばらつきが生じた場合でも、上側ＡｌＧａＮ層１６を確実に貫通することができ、ＡｌＩｎＮ層１５内でエッチングが停止する。エッチングにより溝２５を形成した後、このエッチング面に、ゲート電極２６となるＮｉ／Ａｕを蒸着する。以上の工程を経て、電界効果トランジスタ１０が製造される。

電界効果トランジスタ１０におけるゲート電圧のしきい値について、以下に説明する。
図２の実線Ａは、リセスゲート構造におけるＡｌＩｎＮ層１５の膜厚（図１のｄで示す膜厚）とゲート電圧のしきい値との関係を示している。また、図２の破線Ｂは、ＧａＮ層１３の上にｉ型のＡｌＧａＮからなるＡｌＧａＮ層のみを形成した場合のＡｌＧａＮ層の厚みとゲート電圧のしきい値との関係を示している。なお、ＡｌＩｎＮ層１５は、厚みが２０ｎｍの下側ＡｌＧａＮ層１４上に形成されているため、ＡｌＩｎＮ層１５の厚みが０〜１５ｎｍである場合には、ＧａＮ層１３の上に形成される半導体層の厚みとしては２０〜３５ｎｍである。したがって、グラフの横軸では、ＡｌＩｎＮ層１５の厚みを示す０〜１５ｎｍと、ＧａＮ層１３にＡｌＧａＮの層のみが形成した場合のＡｌＧａＮ層の厚みを示す２０〜３５ｎｍとを対応させている。

図２の実線Ａに示すように、ＡｌＩｎＮ層１５が全くエッチングされていない状態（膜厚１５ｎｍ）からＡｌＩｎＮ層１５の２／３エッチングされる状態（膜厚が５ｎｍ）へと変化した場合には、ゲート電圧のしきい値は−０．５Ｖから−０．７５Ｖへと変化する。すなわち、ＡｌＩｎＮ層１５の膜厚が１０ｎｍ変化した場合であっても、しきい値は０．２５Ｖしか変化していない。一方、図２の破線Ｂに示すように、ＧａＮ層１３の上にＡｌＧａＮ層のみを形成した場合には、ＡｌＧａＮ層をエッチングして厚みが３５ｎｍから２５ｎｍへと変化した場合には、ゲート電圧のしきい値は−７Ｖから−５Ｖへと変化する。したがって、ＧａＮ層１３の上にＡｌＩｎＮ層１５を形成しない構成では、ＧａＮ層１３上の半導体層の膜厚が１０ｎｍ変化した場合に、ゲート電圧のしきい値は２Ｖも変化する。この理由について以下に説明する。

上記したように、ＧａＮ層１３を構成するＧａＮと、ＡｌＧａＮとは格子定数が異なっている。ＧａＮ層１３の上にＡｌＧａＮ層を形成すると、ＡｌＧａＮ層１４はこの格子定数の差異に起因して歪むために、圧電効果によって生じる電圧によってＧａＮ層１３にはＡｌＧａＮ層との界面近傍に二次元電子ガス層が誘起される。ＡｌＧａＮ層が厚いほど、圧電効果によって生じる電圧が大きくなって二次元電子ガス層の電子濃度が高くなるため、図２の破線Ｂに示すように、ゲート電圧のしきい値の絶対値も大きくなる。

一方、ＧａＮ層１３を構成するＧａＮと、ＡｌＩｎＮ層１５を構成するＡｌＩｎＮとは、格子定数がほぼ等しいため、圧電効果は生じない。また、下側ＡｌＧａＮ層１４の上にＡｌＩｎＮ層１５を形成することによって、下側ＡｌＧａＮ層１４の表面電位が固定されなくなるため、表面とＧａＮ層１３の間に加わる電圧は減少し、ＧａＮ層１３に生じる二次元電子ガス層の電子濃度が低下する。図２の実線Ａに示すように、ＡｌＩｎＮ層１５の膜厚が大きいほど、表面とＧａＮ層１３の間に加わる電圧が小さくなるため、しきい値の絶対値が徐々に小さくなる。なお、実線Ａに示すように、ＡｌＩｎＮ層１５の厚みが０ｎｍから５ｎｍと変化すると、ゲート電圧のしきい値は急激に大きくなる。しかしながら、ＡｌＩｎＮ層１５の厚みが５ｎｍ程度になると、ＧａＮ層１３に生じる二次元電子ガスの電子濃度がある程度低下するため、ＡｌＩｎＮ層１５の厚みをさらに厚くしても、ＧａＮ層１３の二次元電子ガス層の電子濃度はさほど変化しない。また、ＡｌＩｎＮ層１５の厚みを厚くしても、ＡｌＧａＮ層１４の歪が大きくなることはないため、ＧａＮ層１３に生じる二次元電子ガスの電子濃度がＡｌＩｎＮ層１５を形成することによって高くなることはない。したがって、ＡｌＩｎＮ層１５の厚みが５ｎｍ以上では、ＡｌＩｎＮ層１５の厚みが変化しても、二次元電子ガス層の電子濃度はほとんど変化しないため、ゲート電圧のしきい値もほとんど変化しない。

以上のようにして、ＡｌＩｎＮ層１５は、下側ＡｌＧａＮ層１４よりもエッチングレートが小さいために、エッチングによる溝２５の深さを制御することができる。したがって、ＧａＮ層１３に生じる二次元電子ガス層においてゲート電極２６に対応する部位の電子濃度を所定の濃度に調整することができるため、ゲート電圧のしきい値を所定の値に調整することができる。さらに、ＡｌＩｎＮ層１５とＧａＮ層１３との格子定数が一致しているため、仮にエッチングによって形成される溝２５の深さがばらついたとしても、ＡｌＩｎＮ層１５のこの部位の厚みが５ｎｍ以上であれば、ゲート電圧のしきい値はほとんど変化しない。したがって、ゲート電圧のしきい値をより確実に所定の値に調整することができる。

また、ソース電極２０及びドレイン電極２１は、上側ＡｌＧａＮ層１６上に形成されている。したがって、この上側ＡｌＧａＮ層１６によって、ＧａＮ層１３のソース電極２０とゲート電極２６との間に対応する領域（図１のＲ１で示す領域）、及びドレイン電極２１とゲート電極２６との間に対応する領域（図１のＲ２で示す領域）に生じる二次元電子ガス層の電子濃度を、その他の領域の電子濃度よりも高くすることができる。さらに、上側ＡｌＧａＮ層１６の厚みを厚くするほど、この領域の電子濃度を高くすることができる。したがって、この上側ＡｌＧａＮ層１６の厚みを適宜設定することによって、ＧａＮ層１３における領域Ｒ１及び領域Ｒ２に生じる寄生抵抗を所望の抵抗値に抑えることができる。

実施例２について、図３を参照して説明する。上記実施例１がＧａＮ層１３の上に下側ＡｌＧａＮ層１４を直接形成したことに代わり、本実施例の電界効果トランジスタ３０は、ＧａＮ層１３と下側ＡｌＧａＮ層１４の間に、厚みが２ｎｍのＡｌＮ層３１が介在している。また、ゲート電極３２は溝２５をオーバラップするように形成されている。なお、実施例１と同じ構成のものについては、同じ符号で示し、その説明を省略する。この電界効果トランジスタ３０では、ＧａＮ層１３の上にＭＯＣＶＤ法によって１０８０℃の温度条件下でＡｌＮ層３１を堆積させた後に、下側ＡｌＧａＮ層１４を形成する。その他の製造工程は実施例１と同じである。

ＡｌＮ層３１は、ｉ型のＡｌＮからなり、その格子定数とＧａＮ層１３を構成するＧａＮの格子定数との差異は、下側ＡｌＧａＮ層１４を構成するＡｌＧａＮとＧａＮとの格子定数との差異よりも大きい。したがって、ＧａＮ層１３と下側ＡｌＧａＮ層１４との間に、このＡｌＮ層３１を介在させることによって、ＧａＮ層１３に生じる二次元電子ガスの電子濃度をより高くすることができ、電子の移動度を向上させることができる。したがって、ＧａＮ層のソース電極２０とゲート電極３２との間に対応した部位、及びドレイン電極２１とゲート電極３２との間に対応した部位の寄生抵抗をより低く抑えることができる。

この電界効果トランジスタ３０においても、ゲート電極３２をショットキー接続する部位に溝２５が形成されており、この溝２５の底部はエッチングレートの低いＡｌＩｎＮ層１５の途中に位置している。したがって、上記実施例１と同様に、ゲート電圧のしきい値を所定の値に調整することができる。また、本実施例では、ゲート電極３２が溝２５をオーバラップするように形成されているため、フィールドプレート効果によってゲート電極３２端部の電界が緩和され、耐圧を向上させることができる。その他の効果作用は上記実施例１と同じである。

実施例３について、図４を参照して説明する。上記実施例１及び２が横型の電界効果トランジスタであることに代わり、本実施例の電界効果トランジスタ４０は、縦型の電界効果トランジスタである。したがって、上記実施例１及び２では、ソース電極２０及びドレイン電極２１が積層される半導体層の同じ側の面に形成されているが、本実施例では、図４に示すように、積層される半導体層の一方の面にソース電極５０が接続され、反対側の面にドレイン電極５１が接続されている。

電界効果トランジスタ４０では、ｎ型のＧａＮからなる基板４１上に、厚みが１０μｍのｎ−ＧａＮ層４２が形成されている。ｎ−ＧａＮ層４２は、ｉ型のＧａＮに２×１０^１６ｃｍ^−３のＳｉ不純物を添加したｎ型のＧａＮからなる。ｎ−ＧａＮ層４２の中央部の左右両側には、厚みが１μｍのｐ−ＧａＮ層４３が形成されている。ｐ−ＧａＮ層４３は、ｉ型のＧａＮに５×１０^１９ｃｍ^−３のＭｇ不純物を添加したｐ型のＧａＮからなる。ｎ−ＧａＮ層４２上には、厚みが０．３μｍのｉ−ＧａＮ層（第１半導体層）４４、厚みが２０ｎｍの下側ＡｌＧａＮ層（第２半導体層）４５と、厚みが１５ｎｍのＡｌＩｎＮ層（第３半導体層）４６と、厚みが１０ｎｍの上側ＡｌＧａＮ層（第４半導体層）４７とが順に形成されている。

ｉ−ＧａＮ層４４は、ｉ型のＧａＮ（第１半導体）からなる。また、下側ＡｌＧａＮ層４５及び上側ＡｌＧａＮ層４７は、ｉ型のＡｌＧａＮ（第２半導体）からなる。このＡｌＧａＮは、ＡｌとＧａとの比が３０％対７０％であり、格子定数がｉ−ＧａＮ層４４を構成するＧａＮの格子定数と異なる。また、ＡｌＩｎＮ層４６は、ｉ型のＡｌＩｎＮ（第３半導体）からなる。このＡｌＩｎＮは、ＡｌとＩｎとの比が６５％対３５％であり、格子定数がｉ−ＧａＮ層４４を構成するＧａＮの格子定数とほぼ等しい。すなわち、ｉ−ＧａＮ層４４を構成するＧａＮとＡｌＩｎＮ４６を構成するＡｌＩｎＮとの格子定数の差異は、ｉ−ＧａＮ層４４を構成するＧａＮと下側ＡｌＧａＮ層４５及び上側ＡｌＧａＮ層４７を構成するＡｌＧａＮとの格子定数の差異よりも小さい。また、ＡｌＩｎＮ層４６を構成するＡｌＩｎＮのエッチングレートは、下側ＡｌＧａＮ層４５及び上側ＡｌＧａＮ層４７を構成するＡｌＧａＮのエッチングレートの１／５倍である。

上側ＡｌＧａＮ層４７の表面には、２つのソース電極５０が離間して形成されている。電界効果トランジスタ４０は、ＡｌＩｎＮ層４６及び上側ＡｌＧａＮ層４７においてソース電極５０の間の部位がエッチングされて溝４９が形成されているリセスゲート構造を備えている。溝４９は上側ＡｌＧａＮ層４７の上端からＡｌＩｎＮ層４６の途中まで伸びており、溝４９の底部にはゲート電極５２がショットキー接続されている。

電界効果トランジスタ４０では、ドレイン電極５１にプラスの電圧が印加されるとともに、ソース電極５０が接地される。電界効果トランジスタ４０は、ノーマリーオン型であるため、ゲート電極５２に電圧を印加しない場合には、ドレイン電極５１及びソース電極５０間に電流が流れ、ゲート電極５２にマイナスの電圧を印加した場合には、ドレイン電極５１及びソース電極５０間の電流の流れが遮断される。ゲート電極５２にマイナスの電圧を印加し、この電圧が所定値以下となると、ドレイン電極５１及びソース電極５０間の通電状態がオンからオフへと切り換わる。通電状態が切り換わるときのゲート電極５６への印加電圧を、ゲート電圧のしきい値という。

この電界効果トランジスタ４０は、以下のようにして製造される。
まず、基板４１上に、ＭＯＣＶＤ法によって１０５０℃の温度条件下でｎ−ＧａＮ層４２を５μｍ成長させ、その上にｐ−ＧａＮ層４３を１μｍ成長させる。次に、Ｃｌ_２／ＢＣｌ_３混合ガスを用いたＩＣＰエッチングによって、ｐ型ＧａＮ層４３の中央部を除去し、素子中央部の縦方向電流経路を形成する。そして、さらにｎ−ＧａＮ層４２を５μｍ成長させる。次に、このｎ−ＧａＮ層４２上に、ＭＯＣＶＤ法によって１１３０℃の温度条件下でｉ‐ＧａＮ層４４を０．３μｍの厚みになるまで成長させる。さらに、ＭＯＣＶＤ法によって、ｉ‐ＧａＮ層４４の表面に、１０８０℃で下側ＡｌＧａＮ層４５を２０ｎｍ成長させ、８７０℃でＡｌＩｎＮ層４６を１５ｎｍ成長させ、１０００℃で上側ＡｌＧａＮ層４７を１０ｎｍ成長させる。次に、Ｃｌ_２／ＢＣｌ_３混合ガスを用いたＩＣＰエッチングによって素子領域以外の部分を１５０ｎｍの深さでエッチングし、素子分離を行う。そして、上側ＡｌＧａＮ層４７の左右両側にオーミック電極としてＴｉ／Ａｌをこの順に蒸着した後、８５０℃で３０秒間の熱処理を行って、ソース電極５０を形成するとともに、基板４１の裏面にＴｉ／Ａｌをこの順に蒸着した後、８５０℃で３０秒間の熱処理を行って、ドレイン電極５１を形成する。

次に、Ｃｌ_２／Ａｒ混合ガスによるＲＩＥによりゲート電極５２が接続される部位に溝４９を形成する。エッチング時間は、ＡｌＩｎＮ層４６の中央までエッチングされる時間に設定される。ＡｌＩｎＮ層４６を構成するＡｌＩｎＮのエッチングレートは、下側ＡｌＧａＮ層４５及び上側ＡｌＧａＮ層４７のエッチングレートの１／５倍と小さいために、リセスゲート構造の溝４９の深さを所望の深さになるように制御することができる。また、仮にエッチングレートに５０％のばらつきが生じた場合でも、ＡｌＩｎＮ層４６内でエッチングが停止する。エッチングにより溝２５を形成した後、このエッチング面に、ゲート電極２６となるＮｉ／Ａｕを蒸着する。以上の工程を経て、電界効果トランジスタ４０が製造される。

本実施例においてもＡｌＩｎＮ層４６は、下側ＡｌＧａＮ層４５よりもエッチングレートが小さいために、エッチングによる溝４９の深さを制御することができる。したがって、ｉ−ＧａＮ層４４に生じる二次元電子ガス層においてゲート電極５２に対応する部位の電子濃度を所定の濃度に調整することができるため、ゲート電圧のしきい値を所定の値に調整することができる。さらに、ＡｌＩｎＮ層４６とｉ−ＧａＮ層４４との格子定数が一致しているため、仮にエッチングによりこの溝４９の深さに若干のばらつきが生じたとしても、ゲート電圧のしきい値はほとんど変化しないことから、ゲート電圧のしきい値をより確実に所定の値に調整することができる。

また、左右両側の２つのソース電極５０は、上側ＡｌＧａＮ層４７上に形成されている。したがって、上側ＡｌＧａＮ層４７を厚く形成するほど、ｉ−ＧａＮ層４４に生じる二次元電子ガスにおいてソース電極５０とゲート電極５２との間に対応する部位の電子濃度を高くすることができる。これにより、上側ＡｌＧａＮ層４７の厚みを適宜設定することによって、ＧａＮ層４４におけるソース電極５０とゲート電極５２との間に対応する部位の寄生抵抗を所望の抵抗値に調整することができる。

（その他の実施例）
上記各実施例では、ＧａＮ層（第１半導体層）を構成するＧａＮ（第１半導体）とＡｌＩｎＮ層（第３半導体層）を構成するＡｌＩｎＮ（第３半導体）との格子定数を一致させるようにしている。しかしながら、第１半導体と第３半導体との格子定数は一致していなくてもよい。第１半導体と第３半導体との格子定数との差異が、第１半導体と第２半導体との差異よりも小さければ、第３半導体層の厚みが所定の厚み以上で変化しても、ゲート電圧のしきい値がほとんど変化しないため、ゲート電圧を所定の値に調整することができる。さらに、第１半導体と第３半導体との格子定数との差異が、第１半導体と第２半導体との格子定数の差異よりも小さくなくてもよい。この場合であっても、第３半導体のエッチングレートが第２半導体のエッチングレートよりも小さい場合には、エッチングによってリセスゲート構造の溝を形成する際に、その溝の深さが制御しやすいため、ゲート電圧のしきい値を所定の値に調整することができる。

さらに、上記各実施例では、第３半導体層上に第４半導体層を形成したが、第４半導体層を形成することなく第３半導体層上に直接ソース電極又はドレイン電極を直接形成するようにしてもよい。このような場合であっても、第１半導体層に二次元電子ガスを生じさせつつ、ゲート電圧のしきい値を所定の値に調整することができる。

また、上記各実施例では、下側ＡｌＧａＮ層の上にＡｌＩｎＮ層を形成したが、ＡｌＧａＮのＧａの一部をＩｎに置き換えるだけでも、エッチングレートが小さくなる。したがって、第３半導体層は、ＡｌＧａＮにＩｎが添加された化合物であってもよい。上記各実施例では、電界効果トランジスタを構成する半導体層を構成する材料として、ＧａＮやＡｌＧａＮ、ＡｌＩｎＮなどの材料を例示したが、これらの材料は例示であって、半導体層を構成する材料は特に限定されない。

以上、本明細書に開示される技術の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は、複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１０，３０，４０：電界効果トランジスタ
１１：サファイア基板
１２：バッファ層
１３：ＧａＮ層
１４，４５：下側ＡｌＧａＮ層
１５，４６：ＡｌＩｎＮ層
１６，４７：上側ＡｌＧａＮ層
２０，５０：ソース電極
２１，５１：ドレイン電極
２５，４９：溝
２６，３２，５２：ゲート電極
３１：ＡｌＮ層
４１：基板
４２：ｎ‐ＧａＮ層
４３：ｐ‐ＧａＮ層
４４：ｉ‐ＧａＮ層

Claims (4)

1. 第１半導体からなる第１半導体層と、第１半導体と格子定数が異なる第２半導体からなる第２半導体層と、第２半導体よりもエッチングレートが小さい第３半導体からなる第３半導体層とが順に形成されており、
   第３半導体層の上端から途中まで伸びている溝が形成されており、
   その溝の底部の少なくとも一部にゲート電極が形成されていることを特徴とする電界効果トランジスタ。
2. 第３半導体層の上に第２半導体からなる第４半導体層が形成されており、
   第４半導体層の上端から第３半導体層の途中まで伸びている溝が形成されており、
   その溝の底部にゲート電極が形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
3. 第１半導体と第３半導体との格子定数の差異が、第１半導体と第２半導体との格子定数の差異よりも小さいことを特徴とする請求項１又は２に記載の電界効果トランジスタ。
4. 前記第１半導体が、ＧａＮであり、
   前記第２半導体が、Ａｌ_ｘ２Ｉｎ_ｙ２Ｇａ_{１−ｘ２−ｙ２}Ｎであり、
   前記第３半導体が、Ａｌ_ｘ３Ｉｎ_ｙ３Ｇａ_{１−ｘ３−ｙ３}Ｎであり、
   前記第２半導体のＩｎのモル分率ｙ２と、前記第３半導体のＩｎのモル分率ｙ３とは、ｙ２＜ｙ３の関係であることを特徴とする請求項１〜３の何れか１項に記載の電界効果トランジスタ。

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