DE10248017A1

DE10248017A1 - Feldeffekttransistor und Herstellungsverfahren dafür

Info

Publication number: DE10248017A1
Application number: DE10248017A
Authority: DE
Inventors: Seikoh Yoshida; Takahiro Wada; Hironari Takehara
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 2001-10-31
Filing date: 2002-10-15
Publication date: 2003-05-15
Also published as: US6897495B2; US20030082860A1

Abstract

Ein FET auf GaN-Basis enthält ein ungefähr 50 nm dickes Saphirsubstrat (10), auf dem eine N-leitende GaN-Elektronendurchgangsschicht (14) und eine Al¶0,2¶Ga¶0,8¶N-Elektronenzufuhrschicht (16) zusammen mit N·+·-leitenden GaN-Kontaktzonen (24a, 24b) ausgebildet sind, zwischen denen die Elektronendurchgangs- und -zufuhrschichten liegen. Auf den ganzen Außenflächen dieser Schicht und Zonen ist ein ungefähr 3000 nm dicker Polyimid-Zwischen-Isolierfilm (28) ausgebildet, der mit Kontaktlöchern ausgebildet ist, in denen Source-, Drain- und Gate-Elektroden (32a, 32b, 32c) ausgebildet sind, die jeweils aus einer TaSi/Au-Schicht bestehen und ungefähr 5000 nm dick sind. Die Source- und Drain-Elektroden sind ohmisch mit den N·+·-leitenden GaN-Kontaktzonen verbunden, und die Gate-Elektrode hat Kontakt mit einem SiO¶2¶-Gate-Isolierfilm (26).

Description

Die Erfindung betrifft einen Feldeffekttransistor (FET) und insbesondere einen FET auf GaN-Basis mit einer Kanalschicht, die durch einen Halbleiter auf GaN-Basis gebildet wird, und ein Herstellungsverfahren dafür.
FETs und Metallisolator-Halbleiter-FETs (MISFETs) auf GaN- Basis, die einen Halbleiter mit großem Bandabstand wie z. B. GaN oder AlGaN verwenden, haben als Leistungsbauelement für Hochleistungsanwendungen viel Beachtung erhalten, da sie einen um eine Größenordnung oder noch kleineren Einschaltwiderstand als FETs haben, die Si, GaAs oder dergleichen verwenden, und daher bei höherer Temperatur mit höherem Strom betreibbar sind und hohe angelegte Spannung aushalten.
Da bei konventionellen FETs auf GaN-Basis ein Abhebeverfahren zur Ausbildung von Elektroden verwendet wird, ist es jedoch schwierig, Elektroden mit genügender Dicke auszubilden, um den Elektrodenwiderstand klein genug zu machen. Der Einschaltwiderstand von FETs wird sowohl durch den Elektrodenwiderstand als auch den Kontaktwiderstand zwischen den Elektroden und den entsprechenden Zonen des FETs bestimmt, weshalb der Einschaltwiderstand nicht klein genug gemacht werden kann, wenn der Elektrodenwiderstand nicht klein ist.
Was konventionelle MISFETs betrifft, werden Source- und Drainzonen unter Verwendung einer durch Fotolithografie ausgebildeten Resiststruktur als Maske auf einer Oberfläche einer Kanalschicht ausgebildet, wodurch die Kanalschicht zwischen den Source- und Drainzonen ausgebildet wird. Die Maßhaltigkeit der Ausbildung der Resiststruktur ist nicht so hoch, dass der Abstand zwischen den Source- und Drainzonen (d. h. die Länge der Kanalschicht) so klein sein kann, dass der Einschaltwiderstand des MISFETs klein genug wird.
Unter Bezugnahme auf Fig. 12-22 wird ein Beispiel für ein Herstellungsverfahren eines konventionellen FET auf GaN-Basis erläutert, und es werden Nachteile des Verfahrens genannt.
Zuerst werden eine undotierte GaN-Schicht 52, eine mit Si- Fremdatomen dotierte N-leitende GaN-Kanalschicht 54 und eine mit Si-Fremdatomen hochdotierte N-leitende GaN-Kontaktschicht 56 in dieser Reihenfolge auf einem Saphirsubstrat 50 kristallgezüchtet. Danach wird Strukturieren eines auf der Kontaktzone 56 ausgebildeten SiO₂-Films 58 durch das Lithografie- und Ätzverfahren durchgeführt, wodurch der SiO₂-Film 58 zu der gewünschten Struktur geformt wird (vgl. Fig. 12).
Als Nächstes werden unter Verwendung des strukturierten SiO₂- Films 58 als Maske die Kontaktzone 56, die Kanalschicht 54 und die undotierte GaN-Schicht 52 durch Ätzen selektiv entfernt, wodurch sie zu einem Mesa-Aufbau für die Zwischen-Element- Trennung geformt werden, wobei eine Oberfläche der undotierten GaN-Schicht 52 teilweise freiliegt (siehe Fig. 13).
Nachdem der SiO₂-Film 58 durch Ätzen entfernt wurde, wird auf den ganzen Oberflächen der freiliegenden undotierten GaN- Schicht 52, der Kontaktzone 56 und dergleichen ein SiO₂-Film 60 ausgebildet. Danach wird der SiO₂-Film 60 durch das Lithografie- und Ätzverfahren selektiv entfernt, um die Kontaktzone 56 freizulegen (Fig. 14).
Als Nächstes wird unter Verwendung des SiO₂-Films 60 als Maske die freiliegende Kontaktzone 56 durch Ätzen entfernt, um die Oberfläche der Kanalschicht 54 freizulegen und die Kontaktzone 56 in zwei Kontaktzonen 56a und 56b zu trennen (Fig. 15).
Nachdem der SiO₂-Film 60 durch Ätzen entfernt wurde, wird auf den ganzen Oberflächen der freiliegenden undotierten GaN- Schicht 52, der freiliegenden Kanalschicht 54 und der Kontaktzonen 56a, 56b ein SiO₂-Film 62 ausgebildet (Fig. 16).
Als Nächstes wird Strukturieren eines auf den SiO₂-Film 62 aufgebrachten Resistfilms durch Lithografie durchgeführt, um die gewünschte Resiststruktur 64 auszubilden. Unter Verwendung der Resiststruktur 64 als Maske wird der SiO₂-Film 62 durch Ätzen selektiv entfernt, wodurch Kontaktlöcher 66a, 66b im SiO₂-Film 62 ausgebildet werden, durch die hindurch die Kontaktzonen 56a, 56b teilweise freiliegen (Fig. 17).
Danach werden auf die ganzen Außenflächen der Resiststruktur 64 und der freiliegenden Kontaktzonen 56a, 56b schichtweise aufeinander folgend TaSi und Au aufgedampft, wodurch eine TaSi/Au-Schicht 68 ausgebildet wird, mit der die Kontaktlöcher 66a, 66b gefüllt sind (siehe Fig. 18).
Als Nächstes werden unter Verwendung eines Abhebeverfahrens die Resiststruktur 64 und die meisten Teile der darauf ausgebildeten TaSi/Au-Schicht 68 entfernt, während diejenigen Teile der TaSi/Au-Schicht 68, die gefüllt sind und vertikal aus den Kontaktlöchern 66a, 66b vorstehen, übrig gelassen werden. Als Folge werden Source- und Drain-Elektroden 68a, 68b ausgebildet, die durch die TaSi/Au-Schichten 68 gebildet werden und ohmschen Kontakt mit denjenigen Teilen der Kontaktzonen 56a, 56b haben, die sich unterhalb der Kontaktlöcher 66a, 66b befinden (siehe Fig. 19).
Als Nächstes wird Strukturieren eines auf die ganzen Oberflächen des SiO₂-Films 62 und der Source- und Drain-Elektroden 68a, 68b aufgebrachten Resistfilms durch das Lithografieverfahren durchgeführt, wodurch eine Resiststruktur 70 ausgebildet wird, durch die hindurch ein zentraler Teil des SiO₂-Films 62 freiliegt. Daraufhin wird unter Verwendung der Resiststruktur 70 als Maske der freiliegende zentrale Teil des SiO₂-Films 62 durch Ätzen entfernt, wodurch der SiO₂-Film 62 mit einem Kontaktloch 72 ausgebildet wird, durch das hindurch die zwischen den Kontaktzonen 56a, 56b befindliche Kanalschicht 54 freiliegt (Fig. 20).
Als Nächstes werden schichtweise aufeinander folgend Pt und Au auf die Resiststruktur 70 und einen Teil der durch das Kontaktloch 72 hindurch freiliegenden Kanalschicht 54 aufgedampft, wodurch eine Au/Pt-Schicht 74 ausgebildet wird, mit der das Kontaktloch 72 gefüllt ist (siehe Fig. 21).
Danach werden unter Verwendung des Abhebeverfahrens die Resiststruktur 70 und die Au/Pt-Schicht 74 entfernt, wobei die Au/Pt-Schicht 74 im Kontaktloch 72 übrig gelassen wird. Als Folge wird eine Gate-Elektrode 74a ausgebildet, die durch die in das Kontaktloch 72 gefüllte Au/Pt-Schicht 74 gebildet wird und Schottky-Kontakt mit der Kanalschicht 54 hat (Fig. 22). Die FET-Herstellung ist somit beendet.
Wie oben erläutert, wird bei dem konventionellen FET auf GaN- Basis das Abhebeverfahren zur Ausbildung der Source-, Drain- und Gate-Elektroden 68a, 68b und 74a verwendet, weshalb es schwierig ist, die Dicken dieser Elektroden größer als ungefähr 2-3 µm zu machen. Daher kann der Elektrodenwiderstand nicht klein genug gemacht werden, insbesondere für ein großflächiges Bauelement, was das Problem aufwirft, dass zufriedenstellende Leistungskennwerte schwer zu erzielen sind.
Die Source- und Drain-Elektroden 68a, 68b müssen getrennt von der Gate-Elektrode 74a ausgebildet werden, wobei ein anderes Elektrodenmaterial als dasjenige für die Gate-Elektrode 74a verwendet wird. Dementsprechend müssen die Fotolithografie-, Ätz- und Aufdampfprozesse für das Abhebeverfahren wiederholt werden, was das Problem von höheren Kosten aufgrund von komplizierten Fertigungsprozessen verursacht.
Und die Verwendung des äußerst harten Saphirsubstrats 50 wirft das weitere Problem auf, dass man auf Schwierigkeiten stößt, im Chipschneideprozess, dem letzten Waferprozess, einen Wafer richtig zu Chips zu schneiden.
Weiterhin verfügt das Saphirsubstrat 50 über äußerst schlechte Wärmeableitung, was es schwierig macht, die in einem Leistungsbauelement erzeugte Wärme abzuleiten. Dies verursacht die Probleme einer Verschlechterung von Elektroden und eines schlechten Einflusses auf Kennwerte wie z. B. die Drain- Überschlagspannung, den Einschaltwiderstand und dergleichen. Um mit diesen Problemen fertig zu werden, gibt es die Idee, anstelle des Saphirsubstrats 50 ein Siliziumsubstrat zu verwenden. Es gibt aber noch kein Verfahren für Epitaxieaufwachsung der GaN-Schicht auf einem Siliziumsubstrat.
Im Folgenden wird unter Bezugnahme auf Fig. 37 ein Beispiel für einen konventionellen MISFET auf GaN-Basis erläutert, und es wird auf Nachteile des MISFET hingewiesen.
Gezeigt ist ein Saphirsubstrat 150, auf dem schichtweise aufeinander folgend eine GaN-Pufferschicht (nicht gezeigt), eine undotierte GaN-Schicht (nicht gezeigt) und eine mit Mg-Fremdatomen dotierte P-leitende GaN-Kanalschicht 152 ausgebildet sind. Indem der Kanalschicht 152 unter Verwendung einer durch Lithografie auf der Kanalschicht 152 ausgebildeten Resiststruktur als Maske N-leitende Fremdatome wie z. B. Si hinzugefügt werden, wird eine zentrale Zone ohne hinzugefügte Nleitende Fremdatome auf einer Oberfläche der Kanalschicht 152 ausgebildet, und auf beiden Seiten der zentralen Zone werden N-leitende GaN-Source- und Drainzonen 154 bzw. 156 ausgebildet.
Auf den Source- und Drainzonen 154 und 156 werden Source- und Drain-Elektroden 158, 160 ausgebildet, wobei jede Elektrode durch einen Al/Ti-Schichtaufbau gebildet wird, der durch schichtweise aufeinander folgendes Aufdampfen von Al und Ti ausgebildet wird, während auf einem zentralen, direkt über der zentralen Zone der Kanalschicht 152 liegenden Teil eines Gate- Isolierfilms 162, der durch einen SiO₂-Film oder dergleichen gebildet wird, eine Gate-Elektrode 164 mit einem Al/Ti- Schichtaufbau ausgebildet wird.
Eine Kanalzone des MISFET wird durch den zentralen Teil des Kanalschicht 152 zwischen den Source- und Drainzonen 154, 156 gebildet und hat eine Kanallänge, die durch die Länge der Kanalzone dargestellt wird.
Wie sich aus der vorhergehenden Erläuterung ergibt, wird der konventionelle MISFET auf GaN-Basis wie im Falle von MISFETs, die Si oder GaAs verwenden, in Form eines ebenen Aufbaus hergestellt.
Statt das oben genannte Verfahren zu verwenden, können die Source- und Drainzonen ausgebildet werden, indem Einbettungs- Aufwachsung von N-leitenden GaN-Schichten in zwei Vertiefungen durchgeführt wird, die unter Verwendung einer durch Fotolithografie auf der Kanalschicht 152 ausgebildeten Resiststruktur als Maske durch Ätzen in der P-leitenden GaN-Kanalschicht 152 ausgebildet werden.
In jedem Fall wird die Kanallänge L, d. h. die Länge der Kanalschicht 152 zwischen den Source- und Drainzonen 154, 156, durch die Maßhaltigkeit der auf der Kanalschicht 152 ausgebildeten Resiststruktur eingeschränkt und kann daher nicht genügend verkürzt werden. Die Kanallänge L eines gewöhnlichen MISFET auf GaN-Basis beträgt ungefähr 6 µm.
Aufgrund der Schwierigkeit, die Kanallänge genügend zu vermindern, bringt der konventionelle MISFET auf GaN-Basis den Nachteil mit sich, dass der Einschaltwiderstand nicht klein genug gemacht werden kann, obwohl der Bandabstand von P-leitendem GaN, das die Kanalschicht 152 bildet, größer als diejenigen von Si und GaAs ist.
Es wird das weitere Problem aufgeworfen, dass der Kontaktwiderstand zwischen den Source- und Drain-Elektroden 158, 160 und den N-leitenden GaN-Source- und Drainzonen 154, 156 äußerst groß ist, im Mittel in der Größenordnung von 2 × 10^-4 Ωcm².
Theoretisch ist der Einschaltwiderstand von MISFETs mit einer Kanalschicht, die durch einen Halbleiter mit großem Bandabstand wie z. B. GaN oder AlGaN gebildet wird, eine Größenordnung oder noch kleiner als derjenige von MISFETs, die Si oder GaAs verwenden. Dennoch wurde bis jetzt kein geeigneter Bauelement-Aufbau vorgeschlagen, der diesen Vorteil von Halbleitern mit großem Bandabstand wirksam ausnutzt.
Eine Aufgabe der Erfindung ist es, einen Feldeffekttransistor (FET), der einen kleinen Einschaltwiderstand hat, und ein Herstellungsverfahren dafür bereitzustellen.
Eine weitere Aufgabe der Erfindung ist es, einen FET, der hervorragende Leistungskennwerte hat und der durch vereinfachte Prozesse mit niedrigen Kosten hergestellt werden kann, und ein Herstellungsverfahren dafür bereitzustellen.
Noch eine Aufgabe der Erfindung ist es, einen FET, der einen genügend kleinen Einschaltwiderstand hat und hohe angelegte Spannung aushält, und ein Herstellungsverfahren dafür bereitzustellen.
Gemäß einem Aspekt der Erfindung wird ein Feldeffekttransistor bereitgestellt, der Folgendes umfasst: eine Kanalschicht, die durch einen Halbleiter mit großem Bandabstand gebildet wird; eine Sourcezone, die auf einer ersten Seite der Kanalschicht vorgesehen ist; eine Drainzone, die auf einer zweiten Seite der Kanalschicht vorgesehen ist; einen Isolierharzfilm, der aus einem spannungs- und wärmefesten Harz besteht, wobei der Isolierharzfilm so ausgebildet ist, dass er die Kanalschicht, die Sourcezone und die Drainzone bedeckt, und mit ersten, zweiten und dritten Durchgangsöffnungen ausgebildet ist; und Gate-, Source- und Drain-Elektroden, die durch Elektrodenmaterialien gebildet werden, die individuell in die ersten, zweiten und dritten Durchgangsöffnungen gefüllt sind.
Gemäß einem weiteren Aspekt der Erfindung wird ein Herstellungsverfahren für einen Feldeffekttransistor bereitgestellt, das Folgendes umfasst: einen ersten Verfahrensschritt, eine Kanalschicht, eine Sourcezone und eine Drainzone auf einem Substrat auszubilden, wobei die Kanalschicht durch einen Halbleiter mit großem Bandabstand gebildet wird und die Source- und Drainzonen individuell auf ersten und zweiten Seiten der Kanalschicht angeordnet werden; einen zweiten Verfahrensschritt, einen durch ein spannungs- und wärmefestes Harz gebildeten Isolierharzfilm auszubilden, der die Kanalschicht, die Sourcezone und die Drainzone bedeckt; einen dritten Verfahrensschritt, erste, zweite und dritte Durchgangsöffnungen in dem Isolierharzfilm auszubilden; und einen vierten Verfahrensschritt, Elektrodenmaterialien in die ersten, zweiten und dritten Durchgangsöffnungen zu füllen, wodurch Gate-, Source- und Drain-Elektroden ausgebildet werden.
Gemäß der Erfindung werden Elektroden eines Feldeffekttransistors durch Elektrodenmaterialien ausgebildet, die in Durchgangsöffnungen gefüllt sind, die in einem Isolierharzfilm ausgebildet sind, weshalb die Elektroden so dick gemacht werden können, dass der Feldeffekttransistor einen genügend kleinen Elektrodenwiderstand hat, wodurch der Einschaltwiderstand des Transistors klein genug sein kann und zufriedenstellende Leistungskennwerte erreicht werden können. Und indem in die Durchgangsöffnungen zur Ausbildung von Elektroden das gleiche Elektrodenmaterial gefüllt wird, kann der Feldeffekttransistor bei niedrigen Kosten mit vereinfachten Fertigungsprozessen hergestellt werden.
Gemäß der Erfindung kann ein Feldeffekttransistor in Form eines Schichtaufbaus hergestellt werden, der aus einer vertikal zwischen Source- und Drainzonen angeordneten Kanalschicht besteht. Bei so einem Feldeffekttransistor, bei dem die Kanallänge (d. h. die Länge der Kanalschicht) der Dicke der Kanalschicht entspricht, kann die Kanallänge kurz genug gemacht werden, um den Einschaltwiderstand klein genug zu machen, indem die Dicke der Kanalschicht veränderlich gesteuert wird, da die Genauigkeit der Dickensteuerung für die Kanalschicht höher ist als die Maßhaltigkeit einer konventionell zur Ausbildung von Kanalschichten verwendeten Resiststruktur.
Ein Feldeffekttransistor gemäß der Erfindung ist bei höherer Temperatur betreibbar und kann eine äußerst hohe Gate-Spannung aushalten, da seine Kanalschicht durch einen Halbleiter mit großem Bandabstand gebildet wird.
Es folgt eine Beschreibung von Ausführungsformen der Erfindung anhand der Zeichnungen, in denen:
Fig. 1A ist eine schematische Draufsicht, die einen FET auf GaN-Basis gemäß einer ersten Ausführungsform der Erfindung zeigt;
Fig. 1B ist eine schematische Schnittansicht des in Fig. 1A gezeigten FET;
Fig. 2 ist eine schematische Schnittansicht, die einen ersten Verfahrensschritt eines Verfahrens zur Herstellung des in Fig. 1A und 1B gezeigten FET auf GaN-Basis zeigt;
Fig. 3 ist eine Schnittansicht, die einen zweiten Verfahrensschritt des Herstellungsverfahrens zeigt;
Fig. 4 ist eine Schnittansicht, die einen dritten Verfahrensschritt zeigt;
Fig. 5 ist eine Schnittansicht, die einen vierten Verfahrensschritt zeigt;
Fig. 6 ist eine Schnittansicht, die einen fünften Verfahrensschritt zeigt;
Fig. 7 ist eine Schnittansicht, die einen sechsten Verfahrensschritt zeigt;
Fig. 8 ist eine Schnittansicht, die einen siebten Verfahrensschritt zeigt;
Fig. 9 ist eine Schnittansicht, die einen achten Verfahrensschritt zeigt;
Fig. 10A ist eine schematische Schnittansicht, die einen neunten Verfahrensschritt zeigt;
Fig. 10B ist eine schematische Schnittansicht, die den neunten Verfahrensschritt zeigt;
Fig. 11A ist eine schematische Draufsicht, die einen zehnten Verfahrensschritt zeigt;
Fig. 11B ist eine schematische Draufsicht, die den zehnten Verfahrensschritt zeigt;
Fig. 12 ist eine Schnittansicht, die einen ersten Verfahrensschritt eines Verfahrens zur Herstellung eines konventionellen FET auf GaN-Basis zeigt;
Fig. 13 ist eine Schnittansicht, die einen zweiten Schritt des Herstellungsverfahrens zeigt;
Fig. 14 ist eine Schnittansicht, die einen dritten Verfahrensschritt zeigt;
Fig. 15 ist eine Schnittansicht, die einen vierten Verfahrensschritt zeigt;
Fig. 16 ist eine Schnittansicht, die einen fünften Verfahrensschritt zeigt;
Fig. 17 ist eine Schnittansicht, die einen sechsten Verfahrensschritt zeigt;
Fig. 18 ist eine Schnittansicht, die einen siebten Verfahrensschritt zeigt;
Fig. 19 ist eine Schnittansicht, die einen achten Verfahrensschritt zeigt;
Fig. 20 ist eine Schnittansicht, die einen neunten Verfahrensschritt zeigt;
Fig. 21 ist eine Schnittansicht, die einen zehnten Verfahrensschritt zeigt;
Fig. 22 ist eine Schnittansicht, die einen elften Verfahrensschritt zeigt;
Fig. 23 ist eine schematische Schnittansicht, die einen MISFET auf GaN-Basis gemäß einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 24 ist ein Graph, der eine Beziehung zwischen Einschaltwiderstand und Dicke einer P-leitenden GaN-Kanalschicht bei dem in Fig. 23 gezeigten MISFET auf GaN-Basis zeigt;
Fig. 25 ist eine schematische Schnittansicht, die einen ersten Verfahrensschritt eines Verfahrens zur Herstellung des in Fig. 23 gezeigten MISFET auf GaN-Basis zeigt;
Fig. 26 ist eine Schnittansicht, die einen zweiten Verfahrensschritt des Herstellungsverfahrens zeigt;
Fig. 27 ist eine Schnittansicht, die einen dritten Verfahrensschritt zeigt;
Fig. 28 ist eine Schnittansicht, die einen vierten Verfahrensschritt zeigt;
Fig. 29 ist eine Schnittansicht, die einen fünften Verfahrensschritt zeigt;
Fig. 30 ist eine Schnittansicht, die einen sechsten Verfahrensschritt zeigt;
Fig. 31 ist eine Schnittansicht, die einen siebten Verfahrensschritt zeigt;
Fig. 32 ist eine Schnittansicht, die einen achten Verfahrensschritt zeigt;
Fig. 33 ist eine Schnittansicht, die einen neunten Verfahrensschritt zeigt;
Fig. 34 ist eine Schnittansicht, die einen elften Verfahrensschritt zeigt;
Fig. 35 ist eine Schnittansicht, die einen zwölften Verfahrensschritt zeigt;
Fig. 36 ist eine Schnittansicht, die einen dreizehnten Verfahrensschritt zeigt; und
Fig. 37 ist eine schematische Schnittansicht, die einen konventionellen MISFET auf GaN-Basis zeigt.
Im Folgenden wird ein Feldeffekttransistor (FET) auf GaN-Basis gemäß einer ersten Ausführungsform der Erfindung beschrieben.
Wie in Fig. 1A und 1B gezeigt, hat der FET auf GaN-Basis dieser Ausführungsform den Aufbau eines Transistors mit hoher Elektronenbeweglichkeit (HEMT = High-Electron-Mobility-Transistor) und enthält ein ungefähr 50 µm dickes Saphirsubstrat 10, auf dem eine ungefähr 2000 nm undotierte GaN-Schicht 12, eine ungefähr 50 nm dicke, mit Si-Fremdatomen in einer Konzentration von ungefähr 2 × 10¹⁷ cm^-3dotierte N-leitende Elektronendurchgangsschicht 14 und eine ungefähr 30 nm dicke Al_0,2Ga_0,8N- Elektronenzufuhrschicht 16 schichtweise aufeinander folgend ausgebildet sind.
Da die N-leitende GaN-Elektronendurchgangsschicht 14 und die darauf ausgebildete Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16 einen Heteroübergangs-Aufbau bilden, ist in der Elektronendurchgangsschicht 14 zusätzlich zu Elektronen, die in der Schicht 14 als Majoritätsträger dienen, ein zweidimensionales Elektronengas vorhanden, das von der Elektronenzufuhrschicht 16 in die Nähe des Übergangs zwischen den Schichten 14, 16 zugeführt wird. Nachstehend werden die Elektronendurchgangsschicht 14 und die Elektronenzufuhrschicht 16 zusammen als N-leitende Kanalschicht 18 bezeichnet, die eine Gatelänge von ungefähr 2 µm und eine Gatebreite von ungefähr 20 cm hat, gemessen entlang der Quer- bzw. Tiefenrichtungen der Zeichnung.
An einander entgegengesetzten Enden der undotierten GaN- Schicht 12 sind mit Si-Fremdatomen in einer Konzentration von ungefähr 2 × 10¹⁹ cm^-3 dotierte N⁺-leitende GaN-Kontaktzonen 24a, 24b ausgebildet, zwischen denen die N-leitende Kanalschicht 18 liegt. Die N⁺-leitenden GaN-Kontaktzonen 24a, 24b sind mit der N-leitenden Elektronendurchgangsschicht 14 verbunden, und ihre Oberflächen befinden sich in einer höheren vertikalen Position als eine Oberfläche der zwischen den Kontaktzonen liegenden Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16. Die Oberfläche der Elektronenzufuhrschicht 16 wirkt mit den benachbarten Oberflächen der Kontaktzonen 24a, 24b zusammen, um einen vertieften Teil auszubilden.
Es ist ein SiO₂-Gate-Isolierfilm 26 ausgebildet, der die Oberfläche der Elektronenzufuhrschicht 16 bedeckt und die Oberflächen der Kontaktzonen 24a, 24b teilweise bedeckt. Anstelle des SiO₂-Gate-Isolierfilms 26 kann ein Gate-Isolierfilm aus SiN, AlN, Polyimid oder dergleichen verwendet werden.
Ein ungefähr 3000 nm dicker Zwischen-Isolierfilm 28, der als Isolierharzfilm dient, ist so ausgebildet, dass er die ganzen Oberflächen der Kontaktzonen 24a, 24b und des Gate-Isolierfilms 26 bedeckt. Der Zwischen-Isolierfilm 28 wird durch Polyimid gebildet, das als ein spannungsfestes und wärmefestes Harz dient. Im Zwischen-Isolierfilm 28 sind Kontaktlöcher 30a, 30b und 30c (Fig. 7), die als erste, zweite und dritte Durchgangsöffnungen dienen, so ausgebildet, dass sie sich vertikal dadurch hindurch erstrecken.
In den Kontaktlöchern 30a, 30b und 30c des Zwischen- Isolierfilms 28 sind eine Source-Elektrode 32a, eine Drain- Elektrode 32b bzw. eine Gate-Elektrode 32c ausgebildet. Jede Elektrode wird durch eine TaSi/Au-Schicht gebildet, die aus TaSi und darauf geschichtetem Au besteht, wobei TaSi als ein Elektrodenmaterial dient, dass ein gutes Haftvermögen am SiO₂- Gate-Isolierfilm 26 hat und geringen Kontaktwiderstand mit den N⁺-leitenden GaN-Kontaktzonen 24a, 24b hat. Die Source- und Drain-Elektroden 32a, 32b haben ohmschen Kontakt mit den Kontaktzonen 24a bzw. 24b, und die Gate-Elektrode 32c hat Kontakt mit dem Gate-Isolierfilm 26.
Die Source-, Drain- und Gate-Elektroden 32a, 32b und 32c sind mittels des Polyimid-Zwischen-Isolierfilms 28 voneinander isoliert und getrennt und haben jeweils eine Dicke von zum Beispiel 5000 nm, größer als diejenige des Zwischen-Isolierfilms 28. Als Elektrodenmaterial kann anstelle der TaSi/Au-Schicht eine Schicht aus Wsi/Au, TaSi, WSi oder dergleichen verwendet werden.
Auf den ganzen Oberflächen des Zwischen-Isolierfilms 28 und der Elektroden 32a, 32b und 32c ist ein Polyimid-Zwischen- Isolierfilm 36 ausgebildet, der z. B. ungefähr 3000 nm dick ist und der mit einem Kontaktloch 38 ausgebildet ist, das sich vertikal dadurch hindurch erstreckt. Im Kontaktloch 38 ist eine Verdrahtungsschicht 40 ausgebildet, die durch eine Au- Schicht gebildet wird, die ohmschen Kontakt mit der Gate- Elektrode 32c hat.
Obwohl entsprechende Darstellungen weggelassen sind, wird Zwischen-Element-Trennung bei dem FET auf GaN-Basis mit HEMT- Aufbau gemäß der vorliegenden Ausführungsform durch Mesa- Trennung erreicht.
Als Nächstes wird ein Verfahren zur Herstellung des FET auf GaN-Basis dieser Ausführungsform erläutert.
Zuerst wird unter Verwendung eines Ultrahochvakuum-Aufwachsungsgerätes mittels der Verfahren Molekularstrahlepitaxie (MBE) oder metallorganische chemische Dampfabscheidung (MOCVD), wobei die Materialien Trimethylgallium (TMG, GA(CH₃)₃) und NH₃ verwendet werden, eine ungefähr 2000 nm dicke undotierte GaN-Schicht 12 auf einem ungefähr 430 µm dicken Saphirsubstrat 10 kristallgezüchtet.
Als Nächstes wird unter Verwendung von Materialien wie z. B. TMG, NH₃ und SiH₄ eine ungefähr 50 nm dicke, mit Si-Fremdatomen in einer Konzentration von ungefähr 2 × 10¹⁷ cm^-3 dotierte N-leitende GaN-Elektronendurchgangsschicht 14 kristallgezüchtet. Weiterhin wird unter Verwendung von Materialien wie z. B. Trimethylaluminium (TMA; Al(CH₃)₃) und NH₃ eine ungefähr 30 nm dicke Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16 kristallgezüchtet. Somit wird ein Schichtaufbau aus der undotierten GaN-Schicht 12, der N-leitenden GaN-Elektronendurchgangsschicht 14 und der Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16 ausgebildet, in dem die Schichten 14 und 16 einen Heteroübergangs-Aufbau bilden, d. h. eine N-leitende Kanalschicht 16.
Als Nächstes wird mittels der Verfahren thermochemische Dampfabscheidung oder Plasma-CVD ein 200 nm dicker SiO₂-Film 20 auf der Elektronenzufuhrschicht 16 ausgebildet (vgl. Fig. 2). Anstelle des SiO₂-Films 20 kann ein SiN- oder Al-Film ausgebildet werden.
Nach Aufbringen eines Resistfilms auf den SiO₂-Film 20 wird Strukturieren des SiO₂-Films 20 durchgeführt, um die gewünschte Resiststruktur 22 auszubilden (vgl. Fig. 3).
Als Nächstes wird unter Verwendung der Resiststruktur 22 als Maske Strukturieren des SiO₂-Films 20 durch das Nassätzverfahren mittels BHF oder das Trockenätzverfahren mittels CF₄ durchgeführt. Nachfolgend wird die Resiststruktur 22 unter Verwendung von Azeton oder Methanol oder durch Sauerstoff- Aschen entfernt.
Danach werden unter Verwendung des strukturierten SiO₂-Films 20 als Maske durch die Verfahren Elektronenzyklotronresonanz (ECR)-Ätzen oder reaktives Ionenstrahl-Ätzen (RIBE), die zum Beispiel Gas auf Methanbasis verwenden, die meisten Teile der Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16 und der N-leitenden GaN- Elektronendurchgangsschicht 14 entfernt, wodurch die meisten Teile der Oberfläche der undotierten GaN-Schicht 12 freigelegt werden, und die aus der Elektronenzufuhrschicht 16 und der Elektronendurchgangsschicht 14 bestehende N-leitende Kanalschicht 18 hat eine Gatelänge von 2 µm und eine Gatebreite von 20 cm, jeweils gemessen entlang der Quer- und Tiefenrichtungen der Zeichnungen (siehe Fig. 4).
Nachfolgend werden unter Verwendung des SiO₂-Films 20 als Maske mittels des MBE- oder MOCVD-Verfahrens mit TMG, NH₃ und SiH₄ als Materialien N⁺-leitende GaN-Kontaktzonen 24a, 24b, die mit Si-Fremdatomen in einer Konzentration von 2 × 10¹⁹ cm^-3 dotiert sind, auf der freiliegenden Oberfläche der undotierten GaN- Schicht 12 kristallgezüchtet, so dass sich die Oberflächen der Kontaktzonen 24a, 24b in einer höheren vertikalen Position als die Oberfläche der Elektronenzufuhrschicht 16 der Kanalschicht 18 befinden (siehe Fig. 5).
Obwohl entsprechende Darstellungen weggelassen sind, wird auf den ganzen Oberflächen des SiO₂-Films 20 und der Kontaktzonen 24a, 24b zum Beispiel ein SiO₂-Film ausgebildet, und Strukturieren des so ausgebildeten SiO₂-Films wird durch Lithografie und Ätzen durchgeführt. Danach werden die Kontaktzonen 24a, 24b unter Verwendung des strukturierten SiO₂-Films als Maske durch Ätzen teilweise entfernt, wodurch eine Mesa-Form ausgebildet wird, um Zwischen-Element-Trennung von FETs auf GaN- Basis zu erzielen.
Nachfolgend werden das strukturierte SiO₂ und der SiO₂-Film 20 durch Ätzen entfernt. Die freiliegende Oberfläche der Elektronenzufuhrschicht 16 befindet sich in einer niedrigeren vertikalen Position als die Oberflächen der Kontaktzonen 24a, 24b.
Danach wird mittels des Thermo-CVD- oder Plasma-CVD-Verfahrens ein 50 nm dicker SiO₂-Film 20 auf den ganzen Oberflächen der Elektronenzufuhrschicht 16 und der Kontaktzonen 24a, 24b ausgebildet, und Strukturieren des SiO₂-Films wird durch Lithografie und Ätzen durchgeführt, wodurch ein SiO₂-Gate-Isolierfilm 26 ausgebildet wird, der eine vertiefte Oberfläche der Elektronenzufuhrschicht 16 und die daran angrenzenden Teile der Kontaktzonen 24a, 24b bedeckt. Anstelle des SiO₂ -Gate-Isolierfilms 26 kann ein Isolierfilm aus SiN, AlN, Polyimid oder dergleichen ausgebildet werden.
Als Nächstes wird auf den ganzen Oberflächen der Kontaktzonen 24a, 24b und des SiO₂-Gate-Isolierfilms 26 ein ungefähr 3000 nm dicker Zwischen-Isolierfilm 28 ausgebildet (siehe Fig. 6).
Danach wird der Polyimid-Zwischen-Isolierfilm 28 teilweise entfernt, wodurch der Isolierfilm 28 mit Kontaktlöchern 30a, 30b und 30c ausgebildet wird, in denen die Kontaktzonen 24a, 24b und der SiO₂-Gate-Isolierfilm 26 freiliegen (vgl. Fig. 7).
Als nächstes wird auf der ganzen Oberfläche des Zwischen- Isolierfilms 28 mittels Sputter-Dampfabscheidung eine TaSi/Au- Schicht 32 ausgebildet, die aus TaSi und darauf geschichtetem Au besteht, wobei die Kontaktlöcher 30a, 30b und 30c mit der TaSi/Au-Schicht 32 gefüllt werden (siehe Fig. 8). Die TaSi/Au- Schicht 32, insbesondere TaSi, dient als Elektrodenmaterial, das hervorragendes Haftvermögen am SiO₂-Gate-Isolierfilm 26 hat und geringen Kontaktwiderstand mit den N⁺-leitenden GaN- Kontaktzonen 24a, 24b hat. Anstelle der TaSi/Au-Schicht 32 kann eine Schicht aus Wsi/Au, TaSi, WSi oder dergleichen ausgebildet werden.
Als Nächstes wird ein Resistfilm auf die TaSi/Au-Schicht 32 aufgebracht, und Strukturieren des Resistfilms wird durch Lithografie durchgeführt, um Resiststrukturen 34a, 34b und 34c auszubilden.
Unter Verwendung der Resiststrukturen 34a, 34b und 34c als Maske wird die TaSi/Au-Schicht 32 durch Trockenätzen teilweise entfernt, wodurch die TaSi/Au-Schicht 32 zu der gewünschten Struktur geformt wird. Somit werden Source- und Drain-Elektroden 32a, 32b ausgebildet, und gleichzeitig wird eine Gate- Elektrode 32c ausgebildet. Die Source- und Drain-Elektroden 32a, 32b bestehen aus TaSi/Au-Schichten 32, die sich individuell durch die Kontaktlöcher 30a, 30b erstrecken, um ohmschen Kontakt mit den Ne-leitenden GaN-Kontaktzonen 24a und 24b zu haben, während die Gate-Elektrode 32c aus der TaSi/Au-Schicht 32 besteht, die sich durch das Kontaktloch 30c erstreckt und Kontakt mit dem SiO₂-Gate-Isolierfilm 26 hat.
Die Source-, Drain- und Gate-Elektroden 32a, 32b und 32c werden mit einer Dicke von z. B. 5000 nm ausgebildet, größer als die Dicke des Polyimid-Zwischen-Isolierfilms (siehe Fig. 9).
Unter Verwendung von Azeton oder Methanol oder durch Sauerstoff-Aschen werden die Resiststrukturen 34a, 34b und 34c entfernt. Danach wird auf den ganzen Oberflächen des Polyimid- Zwischen-Isolierfilms 28 und der Source-, Drain- und Gate- Elektroden ein ungefähr 3000 nm dicker Polyimid-Zwischen- Isolierfilm 36 ausgebildet. Nachfolgend wird der Zwischen- Isolierfilm 26 teilweise entfernt, wodurch ein Kontaktloch 38 ausgebildet wird, in dem die Gate-Elektrode 32 freiliegt (siehe Fig. 10A und 10B).
Danach wird auf den ganzen Oberflächen der Gate-Elektrode 32c und des Polyimid-Zwischen-Isolierfilms 36 mittels Sputter- Dampfabscheidung eine Au-Schicht 32 ausgebildet, und die Au- Schicht wird dann mittels Lithografie und Ätzen zu der gewünschten Struktur geformt, wodurch eine Verdrahtungsschicht 40 ausgebildet wird, die aus der Au-Schicht besteht, die sich durch das Kontaktloch 38 erstreckt, um ohmschen Kontakt mit der Gate-Elektrode 32c zu haben.
Als Nächstes wird z. B. mittels einer Schleifmaschine die Rückseite des Saphirsubstrats 10 abgeschliffen, so dass seine Dicke von 430 µm auf ungefähr 50 µm vermindert wird (siehe Fig. 11A und 11B). Somit ist die Herstellung des in Fig. 1A und 1B gezeigten FET auf GaN-Basis mit HEMT-Aufbau beendet.
Das Folgende sind Ergebnisse von Messungen von Kennwerten des so hergestellten FET auf GaN-Basis.
Der Einschaltwiderstand, beobachtet bei einer Gate-Source- Spannung VGS von 0 Volt, betrug 50 mΩ/mm², der Maximalwert der Gate-Source-Spannung VGS betrug +4 Volt, und die Drain-Source- Überschlagspannung betrug 450 Volt.
Wie oben beschrieben, werden in Übereinstimmung mit dem FET auf GaN-Basis der ersten Ausführungsform der Erfindung die Source-, Drain- und Gate-Elektroden 32a, 32b und 32c durch TaSi/Au-Schichten 32 ausgebildet, die in die Kontaktlöcher 30a, 30b und 30c gefüllt sind, die in dem ungefähr 3000 nm dicken Polyimid-Zwischen-Isolierfilm 28 ausgebildet sind, und sie sind mittels des Polyimid-Zwischen-Isolierfilms 28 voneinander isoliert und getrennt. Dementsprechend haben diese Elektroden 32a, 32b und 32c jeweils eine Dicke von ungefähr 5000 nm, die dicker ist als die Dicke des Polyimid-Zwischen-Isolierfilms 28 und die viel größer ist als die Dicke von 2 bis 3 µm einer mittels des konventionellen Abhebeverfahren ausgebildeten Elektrode. Dies ermöglicht es, den Elektrodenwiderstand der Source-, Drain- und Gate-Elektroden 32a, 32b und 32c wesentlich zu vermindern, wodurch zufriedenstellende Leistungskennwerte erreicht werden können.
Bei einem Isolier-Gate-Aufbau mit dem zwischen die N-leitende Kanalschicht 18 und die Gate-Elektrode 32c gelegten SiO₂-Gate- Isolierfilm 26 kann Gate-Leckstrom derart, dass zwischen den Source-, Drain- und Gate-Elektroden 32a, 32b und 32c elektrischer Strom fließt, verhindert werden, und gleichzeitig kann ein Anreicherungs-FET erhalten werden. Weiterhin können die Source- und Drain-Elektroden 32a, 32b, die jeweils ohmschen Kontakt mit den N⁺-leitenden GaN-Kontaktzonen 24a, 24b haben, und die Gate-Elektrode 32c, die Kontakt mit dem SiO₂ -Gate-Isolierfilm 26 hat, unter Verwendung des gleichen Elektrodenmaterials, d. h. der TaSi/Au-Schicht 32, gleichzeitig ausgebildet werden. Im Vergleich mit dem konventionellen Herstellungsverfahren, bei dem Source- und Drain-Elektroden getrennt von einer Gate-Elektrode unter Verwendung von anderen Materialien hergestellt werden, kann der Herstellungsprozess sehr vereinfacht werden, was zu einer Verminderung der Fertigungskosten beiträgt.
Durch Schleifen der Rückseite des Saphirsubstrats 10 kann dessen Dicke von ungefähr 430 µm auf ungefähr 50 µm vermindert werden. Dies macht es leicht, richtiges Herausschneiden von FETs aus einem Chip durch einen Chipschneideprozess durchzuführen, selbst in einem Fall, in dem die FETs ein Saphirsubstrat 10 enthalten, das hart ist und schlechte Wärmeableitung hat. Da die FET-Wärmeableitung verbessert wird, können Verschlechterungen der Elektroden, der Drain-Überschlagspannung, des Einschaltwiderstandes und dergleichen verhindert werden, die der Wärmeerzeugung zuzuschreiben sind, wenn die FETs als Leistungsbauelement verwendet werden.
Ein FET gemäß der ersten Ausführungsform kann auf verschiedene Weise modifiziert werden.
Zum Beispiel ist in der ersten Ausführungsform eine undotierte GaN-Schicht direkt auf ein Saphirsubstrat 10 geschichtet, es kann aber auch eine ungefähr 20 nm bis 50 nm dicke GaN- Pufferschicht durch das MBE- oder MOCVD-Verfahren unter Verwendung eines Ultrahochvakuum-Aufwachsungsgerätes ausgebildet werden, um die Kristallgüte einer entsprechenden Halbleiterschicht zu verbessern, die im Anschluss an die GaN-Pufferschicht kistallgezüchtet wird.
Anstelle einer N-leitenden GaN-Elektronendurchgangsschicht 14 kann eine undotierte GaN-Elektronendurchgangsschicht ausgebildet werden. In diesem Fall, in dem N-leitende Rest-Fremdatome allgemein in einer Konzentration von ungefähr 1 × 10¹⁶ cm^-3 vorhanden sind, werden P-leitende Fremdatome wie z. B. Kohlenstoff, Mg und dergleichen vorzugsweise auf das gleiche Konzentrationsniveau dotiert, um die N-leitenden Fremdatome zu kompensieren, wodurch die effektive Ladungsträgerkonzentration vermindert wird. Alternativ können P-leitende Fremdatome in einer um eine Größenordnung oder noch größeren Konzentration als die N-leitenden Rest-Fremdatome in denjenigen Teil einer undotierten GaN-Elektronendurchgangsschicht dotiert werden, der mit einer Al_0,2Ga_0,8N-Elektronenzufuhrschicht 16 Kontakt hat, wodurch eine Schicht ausgebildet wird, in der Elektronenfluss verhindert wird.
Eine N-leitende Kanalschicht 18 kann durch eine N-leitende GaN-Elektronendurchgangsschicht 14 und eine Al_0,2Ga_0,8 N-Elektronenzufuhrschicht 16 ausgebildet werden, die in umgekehrter Reihenfolge wie in der Ausführungsform geschichtet sind, wobei eine Gate-Elektrode 32c über einen SiO₂-Gate-Isolierfilm 26 auf der Elektronendurchgangsschicht 14 ausgebildet wird.
Das Zusammensetzungsverhältnis der Elektronenzufuhrschicht 16 ist nicht auf Al_0,2Ga_0,8N beschränkt, sondern kann auch Al_xGa_1-xN (0 < x < 1) sein.
Für die Ausbildung der N⁺-leitenden GaN-Kontaktzonen 24a und 24b kann eine GaN-Schicht kristallgezüchtet werden, und danach können Si-Fremdatome durch Ionenimplantation darin injiziert werden, statt eine mit Si-Fremdatomen dotierte GaN-Schicht kristallzuzüchten.
Für gleichzeitige Ausbildung der Source-, Drain- und Gate- Elektroden 32a, 32b und 32c kann eine TaSi/Au-Schicht 32 durch das chemisch-mechanische Schleifverfahren (CMP-Verfahren) geschliffen werden, bis eine Oberfläche eines Polyimid-Zwischen- Isolierfilms 28 freiliegt, wobei die TaSi/Au-Schicht 32 in Kontaktlöchern 30a, 30b und 30c übrig gelassen wird, statt die TaSi/Au-Schicht 32 durch Trockenätzen unter Verwendung der Resiststrukturen 34a, 34b und 34c als Maske selektiv zu entfernen.
Bei dem gerade erwähnten Verfahren können die Oberflächen der Source-, Drain- und Gate-Elektroden 32a, 32b und 32c geebnet werden, so dass sie miteinander bündig sind, wodurch die Genauigkeit der Ausbildung eines Polyimid-Zwischen-Isolierfilms 36 nach der Ausbildung von Elektroden, in welchem Film ein Kontaktloch 38 zur Verdrahtung ausgebildet wird, verbessert werden kann.
Wie bei dem in der ersten Ausführungsform erläuterten FET auf GaN-Basis mit HEMT-Aufbau kann ein FET auf GaN-Basis mit Metall-Halbleiter-Aufbau (MES = Metal-Semiconductor) auf eine solche Weise hergestellt werden, dass die Dicken seiner Source-, Drain- und Gate-Elektroden größer sind als die eines Polyimid-Zwischen-Isolierfilms, indem diese Elektroden durch den Isolierfilm voneinander isoliert und getrennt werden, wodurch der Elektrodenwiderstand klein genug gemacht werden kann, um zufriedenstellende Leistungskennwerte zu erzielen. In diesem Fall hat eine Gate-Elektrode Schottky-Kontakt mit einer Kanalschicht, und daher kann die Gate-Elektrode nicht gleichzeitig mit den Source- und Drain-Elektroden unter Verwendung des gleichen Elektrodenmaterials ausgebildet werden. Daher muss die Gate-Elektrode getrennt von den Source- und Drain- Elektroden unter Verwendung eines anderen Elektrodenmaterials ausgebildet werden.
Im Folgenden wird ein MISFET auf GaN-Basis gemäß einer zweiten Ausführungsform der Erfindung beschrieben.
Wie in Fig. 23 gezeigt, enthält der MISFET auf GaN-Basis dieser Ausführungsform ein Substrat 110, das zum Beispiel durch halbisolierenden Saphir gebildet wird. Auf dem Saphirsubstrat 110 werden eine GaN-Pufferschicht (nicht gezeigt), eine undotierte GaN-Schicht 112, eine N-leitende GaN-Drainschicht 114, eine z. B. 30 nm dicke P-leitende GaN-Kanalschicht 116 und eine N-leitende GaN-Sourceschicht 118 schichtweise aufeinander folgend ausgebildet. Das heißt, der MISFET hat einen Schichtaufbau aus der Kanalschicht 116 und den Source- und Drainschichten 118, 114, die individuell über und unter der Kanalschicht 116 angeordnet sind.
Der Schichtaufbau wird zu einem Mesa-Aufbau geformt, dessen einander entgegengesetzte Oberflächen sich schief unter einem vorbestimmten Winkel in Bezug auf die Richtung erstrecken, in der die Source-, Kanal- und Drainschichten 118, 116 und 114 aufgeschichtet sind. Die schiefen Oberflächen des Mesa-Aufbaus werden teilweise durch die einander entgegengesetzten Seitenflächen der P-leitenden GaN-Kanalschicht 116 gebildet.
Der Mesa-Aufbau wird auf seiner einen Außenfläche mit einem SiO₂-Gate-Isolierfilm 124 ausgebildet, der die schiefen Seitenflächen der Kanalschicht 116 bedeckt. Der SiO₂-Gate-Isolierfilm 124 wird mit Ausnahme seiner Teile, in denen die schiefen Seitenflächen und die später erwähnten Source-, Drain und Gate- Elektroden ausgebildet werden, mit einem Zwischen-Isolierfilm 126 ausgebildet. Der Zwischen-Isolierfilm 126, der als Isolierharz-Film dient, besteht aus einem spannungs- und wärmefesten Harz wie z. B. Polyimid.
Der Zwischen-Isolierfilm 126 und der SiO₂-Gate-Isolierfilm 124 werden in ihren einander entgegengesetzten Endteilen und zentralen Teilen mit drei Kontaktlöchern ausgebildet, die als erste und zweite Durchgangsöffnungen dienen, in denen eine Source-Elektrode 132S und zwei Drain-Elektroden 132Da, 132Db ausgebildet werden, die ohmschen Kontakt mit der N-leitenden GaN-Sourceschicht 118 bzw. der N-leitenden GaN-Drainschicht 114 haben. Der Zwischen-Isolierfilm 126 wird in seinen dazwischen liegenden Teilen mit zwei Kontaktlöchern ausgebildet, die als eine dritte Durchgangsöffnung dienen, in der zwei Gate-Elektroden 140Ga, 140Gb ausgebildet werden, die Kontakt mit den schiefen Seitenflächen des SiO₂-Gate-Isolierfilms 124 haben, der sich oberhalb der schiefen Seitenflächen der P-leitenden GaN-Kanalschicht 116 befindet.
Die Source- und Drain-Elektroden 1325, 132Da und 132Db werden jeweils durch einen TaSi/Au-Schichtaufbau gebildet, der aus TaSi und darauf geschichtetem Au besteht, wobei TaSi einen geringen Kontaktwiderstand mit der N-leitenden GaN-Sourceschicht 118 und der N-leitenden GaN-Drainschicht 114 hat. Die Gate-Elektroden 140Ga, 140Gb werden jeweils durch einen Ni/Au- Schichtaufbau gebildet, der aus Ni und darauf geschichtetem Au besteht, wobei Ni hervorragendes Haftvermögen am SiO₂-Gate- Isolierfilm 124 hat.
Die Außenflächen der Source-, Drain und Gate-Elektroden 132S, 132Da, 132Db, 140Ga und 140Gb und des Zwischen-Isolierfilms 126 werden bündig miteinander gemacht, um eine ebene Oberfläche auszubilden.
Somit wird ein erster Anreicherungs-MISFET 142a durch die Source-, Drain und Gate-Elektroden 132S, 132Da und 140Ga gebildet. Die Source- und Drain-Elektroden haben ohmschen Kontakt mit der N-leitenden GaN-Sourceschicht 118 bzw. der N-leitenden GaN-Drainschicht 114, während die Gate-Elektrode 140Ga über den SiO₂-Gate-Isolierfilm 124 auf der einen schiefen Seitenfläche der P-leitenden GaN-Kanalschicht 116 vorgesehen wird, die vertikal zwischen die Source- und Drainschichten 118, 114 gelegt ist. Ähnlich wird ein zweiter Anreicherungs- MISFET 142b durch die Source- und Drain-Elektroden 132S, 132Db, die individuell ohmschen Kontakt mit den Source- und Drainschichten 118, 114 haben, und die Gate-Elektrode 140Gb gebildet, die über den SiO₂-Gate-Isolierfilm 124 auf der anderen schiefen Seitenfläche der Kanalschicht 116 vorgesehen ist. Die ersten und zweiten Anreicherungs-MISFETs 142a und 142b sind auf den einander entgegengesetzten Hälften des Mesa- Aufbaus vorgesehen, so dass sie einander benachbart sind.
In dem FET-Aufbau mit der 30 nm dicken Kanalschicht 116, die vertikal zwischen die Source- und Drainschichten 118, 114 gelegt ist, bilden diejenigen Teile der Kanalschicht, die sich in der Nähe der schiefen Seitenflächen dieser Schicht befinden, eine Kanalzone mit einer Kanallänge L, dargestellt als Funktion der Dicke der Kanalschicht 1216 und des Winkels, unter dem sich die schiefe Seitenfläche in Bezug auf die Richtung erstreckt, in der die Source,- Kanal- und Drainschichten 118, 116 und 114 geschichtet sind. Zum Beispiel wird die Kanallänge durch d × sin^-1θ dargestellt, worin θ einen zwischen der schiefen Seitenfläche und der Schichtungsrichtung ausgebildeten Winkel bezeichnet und d eine Dicke der Kanalschicht 116 bezeichnet.
Bei dem oben erwähnten FET-Aufbau kann unter der Bedingung, dass der schiefe Winkel θ der schiefen Seitenfläche des Schichtaufbaus konstant gehalten wird, die Kanallänge L veränderlich gesteuert werden, indem die Dicke der Kanalschicht 116 verändert wird. Aus diesem Grunde kann die Kanallänge L mühelos beachtlich verkleinert werden, mit einer Genauigkeit von der Größenordnung µm bis zur Größenordnung nm. Daher kann ein MISFET erlangt werden, der Schaltoperationen mit genügend kleinem Einschaltwiderstand durchführen kann.
Bei der vorliegenden Ausführungsform, die die P-leitende GaN- Kanalschicht 116 verwendet, deren Bandabstand genügend kleiner als der von Si, GaAs oder dergleichen ist, ist der resultierende FET bei höheren Temperaturen betreibbar, und die Gate- Überschlagspannung kann stark vermindert werden.
In Übereinstimmung mit Messungen, die die Erfinder im Hinblick auf einen MISFET auf GaN-Basis wie in Fig. 23 gezeigt durchgeführt haben, betrug der Einschaltwiderstand des MISFET 10 mΩcm², wenn die Gate-Source-Spannung VGS 0 Volt betrug, welcher Widerstand ungefähr eine Größenordnung kleiner als der des konventionellen MISFET ist. Es wurde eine Gate-Überschlagspannung von mehr als 400 Volt erhalten.
Eine Kombination der ersten und zweiten MISFETs 142a, 142b, die an den zwei schiefen Seitenflächen des Mesa-Aufbaus ausgebildet sind, ermöglicht es, die kombinierten MISFETs mit einem großen Strom zu betreiben, und trägt zur Herstellung einer hochintegrierten Schaltung bei, in der die MISFETs ausgebildet sind.
In der zweiten Ausführungsform wurde der Fall erläutert, dass die 30 nm dicke P-leitende GaN-Kanalschicht 116 verwendet wird und die entlang der schiefen Seitenfläche der Kanalschicht 116 gemessene Kanallänge L gleich 40 nm ist. Die Dicke der P- Kanalschicht 116 und die Kanallänge, die in Abhängigkeit von der Dicke und dem schiefen Winkel der Kanalschicht festgelegt wird, sind aber nicht darauf beschränkt, sondern können in Übereinstimmung mit den gewünschten MISFET-Kennwerten verändert werden.
Die Erfinder haben berechnet, wie sich der Einschaltwiderstand mit der Dicke der P-leitenden GaN-Kanalschicht 116 verändert. Die Ergebnisse sind in Fig. 24 gezeigt. Wie sich aus Fig. 24 ergibt, wird bestätigt, dass der Einschaltwiderstand kleiner wird, wenn die Dicke der P-leitenden GaN-Kanalschicht 116 abnimmt. Anzumerken ist, dass keine Gate-Steuerung erreicht werden kann, wenn die P-leitende GaN-Kanalschicht 116 zu geringe Dicke hat, was es schwierig macht, den FET richtig zu betreiben.
Die zweite Ausführungsform kann auf verschiedene Weise modifiziert werden.
Zum Beispiel, statt die ersten und zweiten MISFETs 142a, 142b an zwei schiefen Seitenflächen eines Mesa-Aufbaus auszubilden, wie im Falle der zweiten Ausführungsform, kann man einen einzelnen MISFET an einer der schiefen Seitenflächen ausbilden. Hingegen kann man zum Beispiel für den Mesa-Aufbau eines quadratischen Pyramidenstumpfes vier MISFETS an dessen seinen vier schiefen Seitenflächen ausbilden. Eine Kombination von vier MISFETs erlaubt einen FET-Betrieb mit größerem Strom und trägt zur Herstellung einer höher integrierten Schaltung bei.
Der Mesa-Aufbau kann mit einem rechteckigen Querschnitt ausgebildet werden, und ein MISFET kann auf einer vertikalen Seitenfläche des Mesa-Aufbaus ausgebildet werden. Bei so einem FET-Aufbau wird eine Kanalzone in der Nähe der vertikalen Seitenfläche in der P-leitenden GaN-Kanalschicht ausgebildet, wobei die Kanalschicht vertikal zwischen eine N-leitende GaN- Sourceschicht und eine N-leitende GaN-Drainschicht gelegt wird und die Kanallänge L direkt durch die Dicke der Kanalschicht dargestellt wird.
Anstelle der P-leitenden GaN-Kanalschicht 116 kann eine P-leitende Kanalschicht verwendet werden, die aus GaN, InGaN, AlGaN, InGaNAs, InGaNP oder AlInGaNP besteht, das jeweils mit Mg-Fremdatomen dotiert ist, oder die aus SiC besteht, dass mit Al-Fremdatomen oder B-Fremdatomen dotiert ist.
Anstelle der N-leitenden GaN-Sourceschicht 118 und der N-leitenden GaN-Drainschicht 114 können eine N-leitende GaN-Sourceschicht und eine N-leitende GaN-Drainschicht verwendet werden, die InGaN, AlGaN, InGaNAs oder InGaNP bestehen, das jeweils mit Si-Fremdatomen dotiert ist, oder die aus SiC bestehen, dass mit N-Fremdatomen oder P-Fremdatomen dotiert ist.

Beispiel

Unter Bezugnahme auf Fig. 25-36 wird nun ein Beispiel für ein Verfahren zur Herstellung eines MISFET auf GaN-Basis gemäß der zweiten Ausführungsform erläutert.
Zuerst wurden mittels eines Gasquellen-Molekularstrahlepitaxie(MBE)-Verfahrens unter Verwendung eines Ultrahochvakuum- Aufwachsungsgerätes eine Reihe von Kristallzüchtungen auf einem halbisolierenden Saphirsubstrat 110 durchgeführt.
Insbesondere wurde eine 50 nm dicke GaN-Pufferschicht (nicht gezeigt) bei einer Aufwachsungstemperatur von 640°C unter Verwendung von Gallium (Ga) bei einem Partialdruck von 4 × 10^-5 Pa und Radikal-Stickstoff (N) bei einem Partialdruck von 4 × 10^-4 Pa als Rohgase aufgewachsen. Danach wurde bei einer Aufwachsungstemperatur von 850°C unter Verwendung von Ga und N bei Partialdrücken von 1,33 × 10^-3 Pa bzw. 6,65 × 10^-3 Pa eine 1000 nm dicke undotierte GaN-Schicht 112 aufgewachsen.
Anschließend wurde bei einer Aufwachsungstemperatur von 850°C unter Verwendung von Ga und N bei Partialdrücken von 6,65 × 10^-7 Pa und 6,65 × 10^-3 Pa und Hinzufügung von Si als Dotierungsmittel bei einem Partialdruck von 6,65 × 10^-6 Pa eine 200 nm dicke N-leitende GaN-Drainschicht 114 mit einer Ladungsträgerkonzentration von 1 × 10¹⁹ cm^-3 aufgewachsen. Danach wurde bei einer Aufwachsungstemperatur von 850°C unter Verwendung von Ga und N bei Partialdrücken von 6,65 × 10^-7 Pa und 6,65 × 10^-3 Pa und Hinzufügung von Mg als Dotierungsmittel bei einem Partialdruck von 6,65 × 10^-6 Pa eine 30 nm dicke P-leitende GaN-Kanalschicht 116 mit einer Ladungsträgerkonzentration von 5 × 10^-3 cm³ aufgewachsen.
Anschließend wurde bei einer Aufwachsungstemperatur von 850°C unter Verwendung von Ga und N bei Partialdrücken von 6,65 × 10^-4 Pa und 6,65 × 10^-3 Pa und Hinzufügung von Si als Dotierungsmittel bei einem Partialdruck von 6,65 × 10^-4 Pa eine 200 nm dicke N-leitende GaN-Sourceschicht 118 mit einer Ladungsträgerkonzentration von 1 × 10¹⁹ cm^-3 aufgewachsen. Als Folge wurde ein Schichtaufbau aus der N-leitenden GaN-Drainschicht 114, der N-leitenden GaN-Sourceschicht 118 und der vertikal zwischen den Schichten 114, 118 angeordneten P-leitenden GaN-Kanalschicht 116 ausgebildet (siehe Fig. 25).
Für die Ausbildung des Schichtaufbaus wurde ein metallorganisches Gas wie z. B. Triethlygallium (TEG; Ga(C₂H₅)₃), Trimethylgallium (TMG; Ga(CH₃)₃) für eine Ga-Source verwendet, mit Dimethylhydrazin ((CH₃)₂N₂H₄) oder Ammoniak (NH₃) für eine N-Source, Monosilan (SiHq) für eine Si-Source und organischem Mg wie z. B. Dicyclopentadienyl-Mg für eine Mg-Source.
Für die Reihe von Kristallzüchtungen kann anstelle des Gasquellen-MBE-Verfahren ein metallorganisches chemisches Dampfabscheidungs(MOCVD)-Verfahren verwendet werden.
Als Nächstes wurde durch ein chemisches Dampfabscheidungs (CVD)-Verfahren ein 200 nm dicker SiO₂-Film 120 auf der N-leitenden GaN-Sourceschicht 118 ausgebildet. Anstelle des SiO₂- Films 120 kann ein SiN_x-Film oder AlN-Film ausgebildet werden. Anschließend wurde Strukturieren eines auf den SiO₂-Film 120 aufgebrachten Resistfilms durch Lithografie durchgeführt, wodurch ein Resistfilm mit der gewünschten Form ausgebildet wurde (siehe Fig. 26).
Als Nächstes wurde unter Verwendung der Resiststruktur 122 als Maske Strukturieren des SiO₂-Films 120 in die gewünschte Form durchgeführt, indem der Film 120 durch Naßätzen mit BHF oder Trockenätzen mit CF₄ selektiv entfernt wurde. Danach wurde die Resiststruktur 122 mittels eines Verfahrens, das Azeton oder Methanol verwendet, oder eines Sauerstoff-Aschverfahrens entfernt.
Danach wurden unter Verwendung des strukturierten SiO₂-Films 120 als Maske Teile der Source-, Kanal- und Drainschichten 118, 116 und 114 durch ein Elektronenzyklotronresonanz(ECR)- Plasma-Ätzverfahren oder ein Verfahren zum reaktiven Ionenstrahl-Ätzen (RIBE) mit einem Alkangas selektiv entfernt, wodurch ein Mesa-Aufbau mit schiefen Seitenflächen ausgebildet wurde, an denen die Source-, Kanal- und Drainschichten 118, 116 und 114 freilagen, so dass die schiefen Seitenflächen des Mesa-Aufbaus teilweise durch schiefe Seitenflächen der Kanalschicht 116 gebildet wurden.
Die schiefen Seitenflächen der P-leitenden GaN-Kanalschicht 116, die vertikal zwischen die N-leitenden GaN-Source- und Drainschichten 118 und 114 gelegt wurde, waren daher so angeordnet, dass sie eine Kanalzone des gerade hergestellten MISFETs bilden, und die Kanallänge L wurde durch die entlang der schiefen Außenfläche der Kanalzone gemessene Länge dargestellt. Die Kanallänge L betrug 40 nm, welcher Wert sich in Abhängigkeit von der Dicke der Kanalschicht 116 und den Herstellungsbedingungen des Mesa-Aufbaus, hauptsächlich von der Dicke der Kanalschicht L, ändert (siehe Fig. 27).
Als Nächstes wurde der SiO₂-Film 120 entfernt, und danach wurde durch das Thermo-CVD- oder Plasma-CVD-Verfahren auf der ganzen Außenfläche des Mesa-Aufbaus ein 50 nm dicker SiO₂-Gate- Isolierfilm 124 ausgebildet, um die schiefen Seitenflächen der P-leitenden GaN-Kanalschicht 116 mit dem SiO₂-Gate-Isolierfilm 124 zu bedecken. Anschließend wurde auf der ganzen Außenfläche des SiO₂-Gate-Isolierfilms 124 ein 3000 nm dicker Zwischen- Isolierfilm 126 aus Polyimid, das als spannungs- und temperaturfestes Harz dient, ausgebildet (siehe Fig. 28).
Als Nächstes wurde ein Elektronenstrahl (EB = Electron Beam)- Resistfilm auf den Zwischen-Isolierfilm 126 aufgebracht, und Strukturieren des Resistfilms wurde durch das EB-Lithografieverfahren durchgeführt, um eine Resiststruktur 128 auszubilden, die das Freilegen von Zonen zur Ausbildung von Source und Drain ermöglicht (siehe Fig. 29).
Als Nächstes wurden unter Verwendung der Resiststruktur 128 als Maske der Zwischen-Isolierfilm 126 und der SiO₂-Gate- Isolierfilm 124 aufeinander folgend und selektiv durch Ätzen mittels des RIBE-Verfahrens unter Verwendung eines Trockenätzgerätes entfernt, wodurch ein Kontaktloch 130S ausgebildet wurde, durch das hindurch die N-leitende GaN-Sourceschicht 118 freilag, und gleichzeitig wurden zwei Kontaktlöcher 130Da, 130Db ausgebildet, durch die hindurch die N-leitende GaN- Drainschicht 114 freilag. Danach wurde die Resiststruktur 128 unter Verwendung von Azeton oder Methanol oder des Sauerstoff- Aschverfahrens entfernt (siehe Fig. 30).
Als Nächstes wurde auf der ganzen Außenfläche des mit den Kontaktlöchern 130S, 130Da und 130Db ausgebildeten Zwischen- Isolierfilms 126 eine TaSi/Au-Schicht 132 ausgebildet, indem TaSi und Au in dieser Reihenfolge zum Beispiel mittels des Sputter-Dampfabscheidungsverfahrens unter Verwendung von Ar- Plasma aufeinander geschichtet wurden, wobei die Kontaktlöcher 130S, 130Da und 130Db mit der TaSi/Au-Schicht 132 gefüllt wurden. TaSi diente als Elektrodenmaterial, das gutes Haftvermögen am SiO₂-Gate-Isolierfilm 124 hat und geringen Kontaktwiderstand mit den N-leitenden GaN-Source- und Drainschichten 118 und 114 hat (siehe Fig. 31). Anstelle der TaSi/Au-Schicht 132 kann eine Schicht aus Wsi/Au, TaSi, AISi/Au, NiSi/Au oder dergleichen ausgebildet werden.
Als Nächstes wurden die TaSi/Au-Schicht 132 und der Zwischen- Isolierfilm 126 mittels des chemisch-mechanischen Schleifverfahrens (CMP-Verfahren) geschliffen, wodurch nur die in die Kontaktlöcher 130S, 130Da und 130Db gefüllten Teile der TaSi/Au-Schicht 132 übrig gelassen und voneinander getrennt wurden, und die Oberflächen der TaSi/Au-Schicht 132 und des Zwischen-Isolierfilms 126 wurden zu einer ebenen Außenfläche bündig gemacht.
Somit wurde eine Source-Elektrode 123S ausgebildet, die aus der TaSi/Au-Schicht 132 bestand, die in das Kontaktloch 130S gefüllt wurde und ohmschen Kontakt mit der N-leitenden GaN- Sourceschicht 118 hatte. Gleichzeitig wurden zwei Drain- Elektroden 132Da und 132 Db ausgebildet, die aus der TaSi/Au- Schicht 132 bestanden, die in die Kontaktlöcher 130Da und 130Db gefüllt wurde und ohmschen Kontakt mit der N-leitenden GaN-Drainschicht 114 hatte (siehe Fig. 32).
Als Nächstes wurde auf den ganzen Außenflächen des Zwischen- Isolierfilms 126 und der Source- und Drain-Elektroden 132S, 132Da und 132Db zum Beispiel durch das Plasma-CVD-Verfahren ein 200 nm dicker SiO₂-Film 134 ausgebildet. Anschließend wurde ein EB-Resistfilm auf den SiO₂-Film 134 aufgebracht, und durch das EB-Lithografieverfahren wurde Strukturieren des EB-Resistfilms durchgeführt, um eine Resiststruktur 136 derart auszubilden, dass Zonen zur Gate-Ausbildung dadurch hindurch freilagen (siehe Fig. 33).
Als Nächstes wurden unter Verwendung der Resiststruktur 136 als Maske der SiO₂-Film 134 und der Zwischen-Isolierfilm 126 durch Ätzen mittels des RIBE-Verfahrens unter Verwendung eines Trockenätzgerätes selektiv und aufeinander folgend entfernt, um zwei Kontaktlöcher 138 Ga und 138Gb auszubilden, durch die hindurch der SiO₂-Gate-Isolierfilm 124 freilag, der die schiefen Seitenflächen der P-leitenden GaN-Kanalschicht 116 bedeckte. Nachfolgend wurde die Resiststruktur 136 unter Verwendung von Azeton oder Methanol oder des Sauerstoff-Aschverfahrens entfernt (siehe Fig. 34).
Als Nächstes wurde durch aufeinander folgendes Schichten von Ni und Au auf die ganze Außenfläche des mit dem Kontaktlöchern 138Ga und 138Gb ausgebildeten SiO₂-Films 134 zum Beispiel mittels des Sputter-Dampfabscheidungsverfahrens unter Verwendung von Ar-Plasma eine Ni/Au-Schicht 140 ausgebildet, wobei die Kontaktlöcher 138Ga und 138Gb mit der Ni/Au-Schicht 140 gefüllt wurden (siehe Fig. 35).
Als Nächstes wurden zum Beispiel durch das CMP-Verfahren die Ni/Au-Schicht 140 und der SiO₂-Film 134 geschliffen, bis die Oberflächen der Source- und Drain-Elektroden 132S, 132Da und 132Db freilagen, so dass nur die in die Kontaktlöcher 138Ga und 138Gb gefüllten Teile der Ni/Au-Schicht 140 übrig gelassen wurden, um voneinander getrennt zu werden, die Oberflächen der Drain-Elektroden 132Da, 132Db und des Zwischen-Isolierfilms 126 wurden bündig gemacht, um eine ebene Außenfläche zu bilden. Als Folge wurden zwei Gate-Elektroden 140Ga und 140Gb ausgebildet, die aus den in die Kontaktlöcher 138Ga und 138Gb gefüllten Ni/Au-Schichten 140 bestanden, um mit dem SiO₂-Film 124 Kontakt zu haben.
Somit wurden nebeneinander erste und zweite Anreicherungs- MISFETs 142a, 142b ausgebildet, die die Source-Elektrode 132S, Drain-Elektroden 132Da, 132Db und Gate-Elektroden 140Ga, 140Gb enthielten, wobei die Source- und Drain-Elektroden 132S, 132Da und 132Db individuell ohmisch mit den N-leitenden GaN-Source- und Drainschichten 118, 114 verbunden waren und wobei die Gate-Elektroden 140Ga, 140Gb über den SiO₂-Gate-Isolierfilm 124 auf einander entgegengesetzten schiefen Seitenflächen der P-leitenden GaN-Kanalschicht 116 ausgebildet wurden, die vertikal zwischen den N-leitenden GaN-Source- und Drainschichten 118, 114 angeordnet wurde (siehe Fig. 36).
Obwohl entsprechende Darstellungen weggelassen sind, wurden unter Verwendung eines Mehrschicht-Zusammenschaltverfahrens Zusammenschaltungs-Schichten ausgebildet, die sich durch Kontaktlöcher erstreckten, die in einem Zwischen-Isolierfilm ausgebildet wurden, der z. B. aus Polyimid besteht und auf den Elektroden und dem Zwischen-Isolierfilm 126 ausgebildet ist, und individuell mit den Source-, Drain- und Gate-Elektroden 132S, 132Da, 132Db, 140Ga und 140Gb verbunden waren. Somit wurde eine gewünschte integrierte Schaltung hergestellt, die durch die ersten und zweiten Anreicherungs-MISFETs 142a, 142b gebildet wurde, die durch die Zusammenschaltungs-Schichten miteinander verbunden waren.
Mit der oben erläuterten Reihe von Verfahrensschritten wurde der in Fig. 23 gezeigte MISFET auf GaN-Basis hergestellt.
In Übereinstimmung mit dem Herstellungsverfahren dieser Ausführungsform wird für die Ausbildung der Source-, Drain- und Gate-Elektroden 132S, 132Da, 132Db, 140Ga und 140Gb das CMP-Verfahren angewendet, und daher können die Oberflächen dieser Elektroden und des SiO₂-Gate-Isolierfilms 124 bündig gemacht werden, um eine ebene Außenfläche auszubilden, selbst wenn die N-leitenden GaN-Source- und Drainschichten 118, 114 und der SiO₂-Gate-Isolierfilm 124 in Kontakt mit Elektroden angeordnet werden, die verschiedene Höhenmaße haben. Dies ermöglicht eine leichte Durchführung von Arbeiten zur Mehrschicht-Zusammenschaltung nach der Ausbildung der ersten und zweiten MISFETs 142a, 142b.

Claims

1. Feldeffekttransistor, der Folgendes umfasst:
eine Kanalschicht, die durch einen Halbleiter mit großem Bandabstand gebildet wird;
eine Sourcezone, die auf einer ersten Seite der Kanalschicht vorgesehen ist;
eine Drainzone, die auf einer zweiten Seite der Kanalschicht vorgesehen ist;
einen Isolierharzfilm, der aus einem spannungs- und wärmefesten Harz besteht, wobei der Isolierharzfilm so ausgebildet ist, dass er die Kanalschicht, die Sourcezone und die Drainzone bedeckt, wobei der Isolierharzfilm mit ersten, zweiten und dritten Durchgangsöffnungen ausgebildet ist; und
Gate-, Source- und Drain-Elektroden, die durch Elektrodenmaterialien gebildet werden, die individuell in die ersten, zweiten und dritten Durchgangsöffnungen gefüllt sind.

2. Feldeffekttransistor nach Anspruch 1, bei dem die Sourcezone aus einer ersten Kontaktzone besteht, die in Kontakt mit einem Ende der Kanalschicht vorgesehen ist, welches eine Ende als die erste Seite der Kanalschicht dient,
die Drainzone aus einer zweiten Kontaktzone besteht, die in Kontakt mit einem anderen Ende der Kanalschicht vorgesehen ist, welches andere Ende als die zweite Seite der Kanalschicht dient, und
die Gate-, Source- und Drain-Elektroden individuell auf der Kanalschicht und den ersten und zweiten Kontaktzonen vorgesehen sind und durch den Isolierharzfilm voneinander getrennt sind.

3. Feldeffekttransistor nach Anspruch 2, bei dem der Isolierharzfilm aus einem Polyimid-Film besteht.

4. Feldeffekttransistor nach Anspruch 2, bei dem die Kanalschicht einen Heteroübergangs-Aufbau aus einer Elektronenzufuhrschicht und einer Elektronendurchgangsschicht bildet, die unterschiedliche Bandabstände haben, und die Gate-, Source- und Drain-Elektroden durch das gleiche Material gebildet werden.

5. Feldeffekttransistor nach Anspruch 4, bei dem die Elektronenzufuhrschicht und die Elektronendurchgangsschicht durch eine AlGaN-Schicht bzw. eine GaN-Schicht gebildet werden.

6. Feldeffekttransistor nach Anspruch 2, bei dem der Halbleiter mit großem Bandabstand, der die Kanalschicht bildet, durch einen Halbleiter auf GaN-Basis gebildet wird.

7. Feldeffekttransistor nach Anspruch 2, der weiterhin einen Gate-Isolierfilm umfasst, der auf der Kanalschicht ausgebildet ist, wobei die Gate-Elektrode auf dem Gate-Isolierfilm vorgesehen ist,

8. Feldeffekttransistor nach Anspruch 2, bei dem jede der Source- und Drainzonen durch einen Halbleiter mit großem Bandabstand gebildet wird und das Elektrodenmaterial, das jede der Source- und Drain-Elektroden bildet, einen Schichtaufbau aus einer Metallsilizidschicht und einer darauf ausgebildeten Au- Schicht hat.

9. Feldeffekttransistor nach Anspruch 8, bei dem die Metallsilizidschicht durch eine Silizidlegierung von Ta, W, Al oder Ni gebildet wird.

10. Feldeffekttransistor nach Anspruch 7, bei dem der Gate- Isolierfilm durch SiO₂, SiN_x oder AlN gebildet wird.

11. Feldeffekttransistor nach Anspruch 1, der weiterhin einen Gate-Isolierfilm umfasst, der auf einer Seitenfläche der Kanalschicht vorgesehen ist, wobei die Source- und Drainzonen individuell auf oberen und unteren Seiten der Kanalschicht ausgebildet sind, wobei die oberen und unteren Seiten als die ersten und zweiten Seiten der Kanalschicht dienen, und wobei die Source- und Drainzonen mit der Kanalschicht zusammenwirken, um einen Schichtaufbau mit einer sich schief oder vertikal erstreckenden Seitenfläche zu bilden, und wobei die Gate-Elektrode über den Gate-Isolierfilm auf einer Seitenfläche der Kanalschicht vorgesehen ist, wobei die Seitenfläche der Kanalschicht einen Teil der Seitenfläche des Schichtaufbaus bildet.

12. Feldeffekttransistor nach Anspruch 11, bei dem der Schichtaufbau in einer Mesa-Form hergestellt ist.

13. Feldeffekttransistor nach Anspruch 11, bei dem der Halbleiter mit großem Bandabstand, der die Kanalschicht bildet, ein Gruppe-III-V-Nitridverbindungshalbleiter ist.

14. Feldeffekttransistor nach Anspruch 13, bei dem der Gruppe- III-V-Nitridverbindungshalbleiter GaN, InGaN, AlGaN, InGaNAs, InGaNP oder AlInGaNP ist.

15. Feldeffekttransistor nach Anspruch 11, bei dem der Halbleiter mit großem Bandabstand, der die Kanalschicht bildet, ein Gruppe-IV-IV-Verbindungshalbleiter ist.

16. Feldeffekttransistor nach Anspruch 15, bei dem der Gruppe- IV-IV-Verbindungshalbleiter SiC ist.

17. Feldeffekttransistor nach Anspruch 11, bei dem jede der Source- und Drainzonen durch einen Halbleiter mit großem Bandabstand gebildet wird und das Elektrodenmaterial, das jede der Source- und Drain-Elektroden bildet, einen Schichtaufbau aus einer Metallsilizidschicht und einer darauf ausgebildeten Au- Schicht hat.

18. Feldeffekttransistor nach Anspruch 17, bei dem die Metallsilizidschicht durch eine Silizidlegierung von Ta, W, Al oder Ni gebildet wird.

19. Feldeffekttransistor nach Anspruch 11, bei dem der Gate- Isolierfilm durch SiO₂, SiN oder AlN gebildet wird.

20. Herstellungsverfahren für einen Feldeffekttransistor, das Folgendes umfasst:
einen ersten Verfahrensschritt, eine Kanalschicht, eine Sourcezone und eine Drainzone auf einem Substrat auszubilden, wobei die Kanalschicht durch einen Halbleiter mit großem Bandabstand gebildet wird und die Source- und Drainzonen individuell auf ersten und zweiten Seiten der Kanalschicht angeordnet werden;
einen zweiten Verfahrensschritt, einen durch ein spannungs- und wärmefestes Harz gebildeten Isolierharzfilm auszubilden, der die Kanalschicht und die Source- und Drainzonen bedeckt;
einen dritten Verfahrensschritt, erste, zweite und dritte Durchgangsöffnungen in dem Isolierharzfilm auszubilden; und
einen vierten Verfahrensschritt, Elektrodenmaterial in die ersten, zweiten und dritten Durchgangsöffnungen zu füllen, wodurch Gate-, Source- und Drain-Elektroden ausgebildet werden.

21. Herstellungsverfahren nach Anspruch 20, bei dem
der erste Verfahrensschritt einen ersten Teilschritt, die Kanalschicht auf dem Substrat auszubilden, wobei die Kanalschicht durch einen Halbleiter auf GaN-Basis gebildet wird, der als der Halbleiter mit großem Bandabstand dient, einen zweiten Teilschritt, eine erste Kontaktzone, die die Sourcezone bildet, auf dem Substrat auszubilden, so dass sie mit einem Ende der Kanalschicht Kontakt hat, das als die erste Seite der Kanalschicht dient, und einen dritten Teilschritt umfasst, eine zweite Kontaktzone, die die Drainzone bildet, auf dem Substrat auszubilden, so dass sie mit einem anderen Ende der Kanalschicht Kontakt hat, das als die zweite Seite der Kanalschicht dient,
der zweite Verfahrensschritt umfasst, den Isolierharzfilm auf der Kanalschicht und den ersten und zweiten Kontaktzonen auszubilden,
der dritte Verfahrensschritt umfasst, den Isolierharzfilm selektiv zu entfernen, wodurch erste und zweite Kontaktlöcher, durch die hindurch die ersten und zweiten Kontaktzonen freiliegen, und ein drittes Kontaktloch ausgebildet werden, durch das hindurch der Gate-Isolierfilm freiliegt, wobei die ersten, zweiten und dritten Kontaktlöcher als die ersten, zweiten bzw. dritten Durchgangsöffnungen dienen, und
der vierte Verfahrensschritt einen ersten Teilschritt, ein erstes elektrisch leitfähiges Material in die ersten und zweiten Kontaktlöcher zu füllen, wodurch die Source- und Drain- Elektroden ausgebildet werden, die jeweils mit den ersten und zweiten Kontaktzonen verbunden sind, und einen zweiten Teilschritt umfasst, ein zweites elektrisch leitfähiges Material in das dritte Kontaktloch zu füllen, wodurch die Gate-Elektrode ausgebildet wird, die mit der Kanalschicht verbunden ist.

22. Herstellungsverfahren nach Anspruch 20, bei dem
der erste Verfahrensschritt einen ersten Teilschritt, die Kanalschicht auf dem Substrat auszubilden, wobei die Kanalschicht einen Heteroübergangs-Aufbau aus einer Elektronenzufuhrschicht und einer Elektronendurchgangsschicht bildet, die individuell durch Halbleiter auf GaN-Basis mit unterschiedlichen Bandabständen gebildet werden, einen zweiten Teilschritt, eine erste Kontaktzone, die die Sourcezone bildet, auf dem Substrat auszubilden, so dass sie mit einem Ende der Kanalschicht Kontakt hat, das als die erste Seite der Kanalschicht dient, und einen dritten Teilschritt umfasst, eine zweite Kontaktzone, die die Drainzone bildet, auf dem Substrat auszubilden, so dass sie mit einem anderen Ende der Kanalschicht Kontakt hat, das als die zweite Seite der Kanalschicht dient,
der zweite Verfahrensschritt einen ersten Teilschritt, den Gate-Isolierfilm der Kanalschicht auszubilden, und einen zweiten Teilschritt umfasst, den Isolierharzfilm auf dem Gate- Isolierfilm und den ersten und zweiten Kontaktzonen auszubilden,
der dritte Verfahrensschritt umfasst, den Isolierharzfilm selektiv zu entfernen, wodurch erste und zweite Kontaktlöcher, durch die hindurch die ersten und zweiten Kontaktzonen freiliegen, und ein drittes Kontaktloch ausgebildet werden, durch das hindurch der Gate-Isolierfilm freiliegt, wobei die ersten bis dritten Kontaktlöcher als die ersten, zweiten bzw. dritten Durchgangsöffnungen dienen, und
der vierte Verfahrensschritt umfasst, die ersten, zweiten und dritten Kontaktlöcher mit dem gleichen elektrisch leitfähigen Material zu füllen, wodurch die Source- und Drain-Elektroden, die individuell mit den ersten und zweiten Kontaktzonen verbunden sind, und die Gate-Elektrode, die mit dem Gate-Isolierfilm verbunden ist, ausgebildet werden.

23. Herstellungsverfahren nach Anspruch 22, bei dem der vierte Verfahrensschritt einen ersten Teilschritt, ein elektrisch leitfähiges Material auf dem Isolierharzfilm abzulagern, der mit den ersten, zweiten und dritten Kontaktlöchern ausgebildet ist, und einen zweiten Teilschritt umfasst, das außerhalb der ersten, zweiten und dritten Kontaktlöcher befindliche elektrisch leitfähige Material durch Ätzen zu entfernen.

24. Herstellungsverfahren nach Anspruch 22, bei dem der vierte Verfahrensschritt einen ersten Teilschritt, ein elektrisch leitfähiges Material auf dem Isolierharzfilm abzulagern, der mit den ersten, zweiten und dritten Kontaktlöchern ausgebildet ist, und einen zweiten Teilschritt umfasst, das außerhalb der ersten, zweiten und dritten Kontaktlöcher befindliche elektrisch leitfähige Material durch Schleifen zu entfernen.

25. Herstellungsverfahren nach Anspruch 21 oder 22, bei dem das Substrat aus einem Saphirsubstrat besteht und dem vierten Verfahrensschritt ein fünfter Verfahrensschritt folgt, das Saphirsubstrat zu schleifen, um dessen Dicke auf einen vorbestimmten Wert zu vermindern.

26. Herstellungsverfahren nach Anspruch 21 oder 22, bei dem ein Polyimid-Film als der Isolierharzfilm verwendet wird.

27. Herstellungsverfahren nach Anspruch 22, bei dem AlGaN und GaN als die Halbleiter auf GaN-Basis verwendet werden, die die Elektronenzufuhrschicht bzw. die Elektronendurchgangsschicht bilden.

28. Herstellungsverfahren nach Anspruch 20, bei dem
der erste Verfahrensschritt einen ersten Teilschritt, aufeinander folgende Kristallzüchtung auf dem Substrat durchzuführen, um die Drainzone, die Kanalschicht und die Sourcezone in dieser Reihenfolge aufeinander zu schichten, und einen zweiten Teilschritt umfasst, die Drainzone, Kanalschicht und Sourcezone, die aufeinander geschichtet wurden, durch Ätzen selektiv zu entfernen, wodurch ein Schichtaufbau mit einer sich schief oder vertikal erstreckenden Seitenfläche ausgebildet wird,
der zweite Verfahrensschritt einen ersten Teilschritt, den Gate-Isolierfilm auf der ganzen Außenfläche des Schichtaufbaus auszubilden, und einen zweiten Teilschritt umfasst, den Isolierharzfilm auf der ganzen Außenfläche des Gate-Isolierfilms auszubilden,
der dritte Verfahrensschritt umfasst, denjenigen Teil des Isolierharzfilms, der der Seitenfläche des Schichtaufbaus entspricht, durch Ätzen zu entfernen, wodurch der Isolierharzfilm mit einem Kontaktloch ausgebildet wird, das als die dritte Durchgangsöffnung dient, durch die hindurch der Gate-Isolierfilm freiliegt, und
der vierte Verfahrensschritt umfasst, ein elektrisch leitfähiges Material in das im Isolierharzfilm ausgebildete Kontaktloch zu füllen, wodurch die Gate-Elektrode ausgebildet wird.

29. Herstellungsverfahren nach Anspruch 28, bei dem der vierte Verfahrensschritt einen ersten Teilschritt, das elektrisch leitfähige Material auf der ganzen Außenfläche des Isolierharzfilms abzulagern, der mit den Kontaktloch ausgebildet ist, wodurch das elektrisch leitfähige Material in das Kontaktloch gefüllt wird, und einen zweiten Teilschritt umfasst, das außerhalb des Kontaktlochs befindliche elektrisch leitfähige Material durch Schleifen zu entfernen, wodurch die Gate- Elektrode ausgebildet wird.

30. Herstellungsverfahren nach Anspruch 28, bei dem
der dritte Verfahrensschritt umfasst, den Isolierharzfilm und den Gate- Isolierfilm durch Ätzen selektiv zu entfernen, wodurch der Isolierharzfilm und der Gate-Isolierfilm mit zwei Kontaktlöchern ausgebildet werden, die als die ersten und zweiten Durchgangsöffnungen dienen, durch die hindurch die Source- und Drainzonen freiliegen, und
der vierte Verfahrensschritt einen ersten Teilschritt, ein elektrisch leitfähiges Material auf der ganzen Außenfläche des Isolierharzfilms abzulagern, der mit den zwei Kontaktlöchern ausgebildet ist, wodurch das elektrisch leitfähige Material in die zwei Kontaktlöcher gefüllt wird, und einen zweiten Teilschritt umfasst, das außerhalb der zwei Kontaktlöcher befindliche elektrisch leitfähige Material durch Schleifen zu entfernen, wodurch die Source- und Drain-Elektroden ausgebildet werden.