JP7547518B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
窒化物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor;高電子移動度トランジスタ）が提案されている。このようなＨＥＭＴは、たとえば、ＧａＮからなる電子走行層と、この電子走行層上にエピタキシャル成長されたＡｌＧａＮからなる電子供給層とを含む。電子供給層に接するように一対のソース電極およびドレイン電極が形成され、それらの間にゲート電極が配置される。ゲート電極は、絶縁膜を挟んで電子供給層に対向するように配置される。ＧａＮとＡｌＧａＮとの格子不整合に起因する分極のために、電子走行層内において、電子走行層と電子供給層との界面から数Åだけ内方の位置に、二次元電子ガスが形成される。この二次元電子ガスをチャネルとして、ソース・ドレイン間が接続される。ゲート電極に制御電圧を印加することで、二次元電子ガスを遮断すると、ソース・ドレイン間が遮断される。ゲート電極に制御電圧を印加していない状態では、ソース・ドレイン間が導通するので、ノーマリーオン型のデバイスとなる。
窒化物半導体を用いたデバイスは、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するため、パワーデバイスへの応用が検討されている。しかし、パワーデバイスとして用いるためには、ゼロバイアス時に電流を遮断するノーマリーオフ型のデバイスである必要があるため、前述のようなＨＥＭＴは、パワーデバイスには適用できない。
ノーマリーオフ型の窒化物半導体ＨＥＭＴを実現するための構造は、たとえば、特許文献１において提案されている。特許文献１では、電子走行層上に、電子供給層と電子走行層との界面に連続する界面を有する酸化膜が形成されている。そして、ゲート電極は、酸化膜を挟んで電子走行層上に対向している。このような構成では、ゲート電極の直下に電子供給層が存在しないので、ゲート電極の直下に二次元電子ガスは形成されない。これにより、ノーマリーオフが達成される。酸化膜は、たとえば、電子供給層の一部を熱酸化することにより作成される。
特開２０１３－６５６１２号公報
窒化物半導体等を用いたデバイスにおいて、ゲート・ドレイン間の静電容量である帰還容量が大きいと、スイッチング特性が悪化するという問題がある。
この発明の目的は、帰還容量を低減させることができ、スイッチング特性を向上できる、半導体装置を提供することにある。
この発明の一実施形態は、半導体積層構造上に配置されたソース電極、ゲート電極およびドレイン電極と、前記ソース電極に電気的に接続されたソース配線、前記ドレイン電極に電気的に接続されたドレイン配線および前記ゲート電極に電気的に接続されたゲート配線とを有する半導体装置であって、第１導電膜と、前記ソース電極と電気的に接続された第２導電膜と、前記ソース電極と電気的に接続された第３導電膜とを含み、ある断面において、前記第１導電膜は、前記ソース電極と前記ゲート電極の間に配置され、前記第２導電膜は、前記ゲート電極と前記ドレイン電極との間に配置され、かつその最上面が前記ゲート電極の最上面よりも前記半導体層構造に対して近接して配置されており、前記第３導電膜は、前記ゲート電極の上方であって前記ドレイン配線の下方に配置されている、半導体装置を提供する。
この構成では、ゲート電極とドレイン配線との間の電気力線の少なくとも一部が第３導電膜によって遮断されるので、ゲート電極とドレイン配線とによって形成される静電容量を低減することができる、これにより、帰還容量を低減させることができるので、スイッチング特性を向上できる。
この発明の一実施形態では、前記第１導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有する。
この発明の一実施形態では、前記第２導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有する。
この発明の一実施形態では、前記第３導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有する。
この発明の一実施形態では、前記第１導電膜は、前記第２導電膜と同一のレイヤーに形成されている。
この発明の一実施形態では、前記ソース配線は、前記ソース電極とは材料が異なるソースビアメタルを介して、前記ソース電極に接続され、前記ドレイン配線は、前記ドレイン電極とは材料が異なるドレインビアメタルを介して、前記ドレイン電極に接続され、前記ゲート配線は、前記ゲート電極とは材料が異なるゲートビアメタルを介して、前記ゲート電極に接続されており、前記ソース電極および前記ドレイン電極は、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。
この発明の一実施形態では、前記ゲート電極は、ＴｉＮ膜、Ｗ膜、ＡｌＣｕ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／Ｗ／ＡｌＣｕ／ＴｉＮ積層膜から構成されている。
この発明の一実施形態では、前記ソース配線、前記ドレイン配線および前記ゲート配線は、ＴｉＮ膜、ＡｌＣｕ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜から構成されている。
この発明の一実施形態では、前記ソース電極、前記ゲート電極および前記ドレイン電極は、所定の第１方向に延びており、前記第３導電膜は、前記ゲート電極の上面に沿って前記第１方向に延びている。
この発明の一実施形態では、前記第３導電膜の幅が前記ゲート電極の上面の幅よりも大きく、平面視において、前記第３導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している。
この発明の一実施形態では、前記第３導電膜の各側縁の前記ゲート電極の上面の対応する側縁からの突出量が、０．３μｍ以上０．９μｍ以下である。
この発明の一実施形態では、前記ゲート電極の上面と前記第３導電膜の下面との間の距離が、０．１５μｍ以上０．２５μｍ以下である。
この発明の一実施形態では、前記ソース電極および前記ドレイン電極は、前記ゲート電極を挟むように、前記ゲート電極から離れて配置されている。
この発明の一実施形態では、前記半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブエリアと、前記アクティブエリア外のノンアクティブエリアとを含み、前記ノンアクティブエリアにおいて、前記ソース配線と前記第３導電膜とが電気的に接続されている。
この発明の一実施形態では、前記半導体積層構造は、電子走行層と、前記電子走行層上に形成され、電子走行層に達する下側開口部が形成された電子供給層とを含み、前記半導体積層構造上には、前記下側開口部に連通する上側開口部を有する絶縁層が形成されており、前記絶縁層の表面および前記下側開口部および前記上側開口部からなるゲート開口部の底部および側部を覆うように、ゲート絶縁膜が形成されており、前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成されている。
この発明の一実施形態では、前記第２導電膜は、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート電極から絶縁され、前記ソース電極に電気的に接続されており、前記第２導電膜は、前記ゲート開口部の一側部の高さ中間位置で露出している。
この発明の一実施形態では、前記第１導電膜は、前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート電極および前記ソース電極から絶縁されている。
この発明の一実施形態では、前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む。
この発明の一実施形態では、前記ゲート電極は、前記ゲート開口部の周縁において、前記ゲート絶縁膜上に形成されたオーバーラップ部を含む。
この発明の一実施形態では、前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、それぞれソースビアホール、ドレインビアホールおよびゲートビアホールに埋め込まれており、前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、対応するビアホールの側壁に形成されるＴｉＮバリア膜と、前記ＴｉＮバリア膜の内側に埋め込まれるタングステンとから構成される。
この発明の一実施形態では、前記第１導電膜は、前記ソース電極、前記ゲート電極および前記ドレイン電極のいずれの電極にも電気的に接続されていない。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の一実施形態に係る半導体装置の平面図であって、パッド部よりも上側の層が省略された平面図である。 図２Ａは、図１のＡ部の拡大平面図であって、パッド部よりも下方に配置された配線メタル構造を示す図であり、図２Ｂは、図１のＡ部の拡大平面図であって、配線メタル構造よりも下方に配置された電極メタル構造を示す図である。 図３は、主として図２ＡのIII-III線に沿う断面を示す拡大断面図である。 図４は、主として図２ＡのIV-IV線に沿う断面を示す拡大断面図である。 図５Ａは、半導体装置の製造工程の一例を示す断面図である。 図５Ｂは、図５Ａの次の工程を示す断面図である。 図５Ｃは、図５Ｂの次の工程を示す断面図である。 図５Ｄは、図５Ｃの次の工程を示す断面図である。 図５Ｅは、図５Ｄの次の工程を示す断面図である。 図５Ｆは、図５Ｅの次の工程を示す断面図である。 図５Ｇは、図５Ｆの次の工程を示す断面図である。 図５Ｈは、図５Ｇの次の工程を示す断面図である。 図５Ｉは、図５Ｈの次の工程を示す断面図である。 図５Ｊは、図５Ｉの次の工程を示す断面図である。 図５Ｋは、図５Ｊの次の工程を示す断面図である。 図５Ｌは、図５Ｋの次の工程を示す断面図である。 図５Ｍは、図５Ｌの次の工程を示す断面図である。 図５Ｎは、図５Ｍの次の工程を示す断面図である。 図５Ｏは、図５Ｎの次の工程を示す断面図である。 図５Ｐは、図５Ｏの次の工程を示す断面図である。 図５Ｑは、図５Ｐの次の工程を示す断面図である。 図５Ｒは、図５Ｑの次の工程を示す断面図である。 図５Ｓは、図５Ｒの次の工程を示す断面図である。 図５Ｔは、図５Ｓの次の工程を示す断面図である。 図５Ｕは、図５Ｔの次の工程を示す断面図である。 図５Ｖは、図５Ｕの次の工程を示す断面図である。 図５Ｗは、図５Ｖの次の工程を示す断面図である。 図５Ｘは、図５Ｗの次の工程を示す断面図である。 図６Ａは、半導体装置の製造工程の一例を示す平面図である。 図６Ｂは、図６Ａの次の工程を示す平面図である。 図６Ｃは、図６Ｂの次の工程を示す平面図である。 図６Ｄは、図６Ｃの次の工程を示す平面図である。 図６Ｅは、図６Ｄの次の工程を示す平面図である。 図６Ｆは、図６Ｅの次の工程を示す平面図である。 図６Ｇは、図６Ｆの次の工程を示す平面図である。 図６Ｈは、図６Ｇの次の工程を示す平面図である。 図６Ｉは、図６Ｈの次の工程を示す平面図である。 図６Ｊは、図６Ｉの次の工程を示す平面図である。 図６Ｋは、図６Ｊの次の工程を示す平面図である。 図６Ｌは、図６Ｋの次の工程を示す平面図である。 図６Ｍは、図６Ｌの次の工程を示す平面図である。 図６Ｎは、図６Ｍの次の工程を示す平面図である。 図６Ｏは、図６Ｎの次の工程を示す平面図である。 図６Ｐは、図６Ｏの次の工程を示す平面図である。 図６Ｑは、図６Ｐの次の工程を示す平面図である。 図６Ｒは、図６Ｑの次の工程を示す平面図である。 図６Ｓは、図６Ｒの次の工程を示す平面図である。 図６Ｔは、図６Ｓの次の工程を示す平面図である。 図６Ｕは、図６Ｔの次の工程を示す平面図である。 図６Ｖは、図６Ｕの次の工程を示す平面図である。 図７は、比較例のシミュレーションのモデルを示す模式図である。 図８は、シミュレーション結果を示すグラフである。 図９Ａ～図９Ｄは、ゲートＧにゲート電圧を印加した場合における、各静電容量ＣＧＤ，ＣＤＳ，ＣＧＳの充放電状態の変化を示す電気回路図である。 図１０は、ゲートＧにゲート電圧を印加した場合における、入力ゲート電荷量に対する、ゲート・ソース間電圧ＶＧＳおよびドレイン・ソース間電圧ＶＤＳの変化を示すグラフである。 図１１は、実施形態の半導体装置のシミュレーションのモデルを示す模式図である。 図１２は、シミュレーション結果を示す表である。 図１３は、ゲート電極がオーバーラップ部を有していない場合のシミュレーションのモデルを示す模式図である。 図１４は、シミュレーション結果を示す表である。 図１５は、シミュレーション結果を示す表である。
図１は、この発明の一実施形態に係る半導体装置の平面図であって、パッド部よりも上側の層が省略された平面図である。図２Ａは、図１のＡ部の拡大平面図であって、パッド部よりも下方に配置された配線メタル構造を示す図である。図２Ｂは、図１のＡ部の拡大平面図であって、配線メタル構造よりも下方に配置された電極メタル構造を示す図である。
半導体装置１は、平面視において矩形状に形成されている。説明の便宜上、以下において、図１、図２Ａおよび図２Ｂに示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向および－Ｘ方向は、平面視において、半導体装置１の表面の隣接する２つの辺のうちの一方の辺に沿う２つの方向であり、＋Ｙ方向および－Ｙ方向は、他方の辺に沿う２つの方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
半導体装置１は、半導体積層構造（窒化物半導体構造）２と、半導体積層構造２上に配置された電極メタル構造と、電極メタル構造上に配置された配線メタル構造と、配線メタル構造上に配置されたパッド部とを含む。
電極メタル構造は、図２Ｂに示すように、ソース電極３、ゲート電極４およびドレイン電極５を含む。ソース電極３およびドレイン電極５はＸ方向に延びている。ゲート電極４は、互いに平行にＸ方向に延びた複数の電極部８１と、これらの複数の電極部８１の対応する端部どうしをそれぞれ連結する２つのベース部８２とを含む。
図２Ｂの例では、ソース電極３（Ｓ）、ゲート電極４の電極部８１（Ｇ）およびドレイン電極５（Ｄ）は、Ｙ方向にＤＧＳＧＤＧＳの順に周期的に配置されている。これにより、ソース電極３（Ｓ）およびドレイン電極５（Ｄ）でゲート電極４の電極部８１（Ｇ）を挟むことによって素子構造が構成されている。半導体積層構造２上の表面の領域は、当該素子構造を含むアクティブエリア１６と、アクティブエリア１６以外のノンアクティブエリア１７とからなる。図２Ａおよび図２Ｂにおいて、符号１８は、アクティブエリア１６とノンアクティブエリア１７との境界線である素子分離線（isolation line）を示している。ゲート電極４のベース部８２は、ノンアクティブエリア１７において、複数の電極部８１の対応する端部どうしをそれぞれ連結している。
配線メタル構造は、図２Ａに示すように、Ｙ方向に延びたソース配線９（Ｓ）、ドレイン配線１０（Ｄ）およびゲート配線１１（Ｇ）を含む。図２Ａの例では、Ｘ方向に離れて配置された２つのゲート配線１１（Ｇ）の間に、ソース配線９（Ｓ）およびドレイン配線１０（Ｄ）が交互に並んで配置されている。配線メタル構造のソース配線９（Ｓ）、ドレイン配線１０（Ｄ）およびゲート配線１１（Ｇ）は、電極メタル構造のソース電極３（Ｓ）、ゲート電極４の電極部８１（Ｇ）およびドレイン電極５（Ｄ）と直交している。ソース配線９（Ｓ）、ドレイン配線１０（Ｄ）およびゲート配線１１（Ｇ）は、それぞれソース電極３（Ｓ）、ドレイン電極５（Ｄ）およびゲート電極４（Ｇ）に電気的に接続されている。
パッド部には、図１に示すように、ドレインパッド１２、ソースパッド１３、ゲートパッド１４および基板コンタクト部１５が配置されている。ドレインパッド１２、ソースパッド１３およびゲートパッド１４は、それぞれドレイン配線１０（Ｄ）、ソース配線９（Ｓ）およびゲート配線１１（Ｇ）に電気的に接続されている。
図３は、主として図２ＡのIII-III線に沿う断面を示す拡大断面図である。図３では、平面視において、ドレイン配線１０が存在する領域において、図２Ｂのゲート電極４１の１つの電極部８１を含む小領域を＋Ｘ方向から見た断面がアクティブエリア１６として示されている。
図４は、主として図２ＡのIV-IV線に沿う断面を示す拡大断面図である。図４では、平面視において、ソース配線９が存在する領域において、図２Ｂのゲート電極４の１つの電極部８１を含む小領域を＋Ｘ方向から見た断面がアクティブエリア１６として示されている。また、図３および図４では、図１の基板コンタクト部１５の一部を＋Ｘ方向から見た断面がノンアクティブエリア１７として示されている。
図３および図４を参照して、半導体積層構造２は、基板２１と、基板２１の表面に形成されたバッファ層２２と、バッファ層２２上にエピタキシャル成長された電子走行層２３と、電子走行層２３上にエピタキシャル成長された電子供給層２４とを含む。
基板２１は、たとえば、シリコン基板である。バッファ層２２は、この実施形態では、基板２１の表面に接するＡｌＮ膜からなる第１バッファ層２２Ａと、この第１バッファ層の表面（基板２１とは反対側の表面）に積層されたＡｌＧａＮ膜からなる第２バッファ層２２Ｂとから構成されている。第１バッファ層２２Ａの膜厚は、例えば０．２μｍであり、第２バッファ層２２Ｂの膜厚は、例えば０．１２μｍである。バッファ層２２は、たとえば、ＡｌＮの単膜から構成されていてもよい。
電子走行層２３および電子供給層２４は、互いにＡｌ組成の異なる窒化物半導体からなる。この実施形態では、電子走行層２３は、ＧａＮ層からなり、その厚さは０．１μｍ～３．０μｍ程度である。電子供給層２４は、主として電子走行層２３よりもＡｌ組成の高い窒化物半導体からなっている。この実施形態では、電子供給層２４は、電子走行層２３上に形成されたＡｌＮ層２４Ａと、ＡｌＮ層２４Ａ上に形成されたキャップ層２４Ｂとからなる。ＡｌＮ層２４Ａの厚さは、例えば２ｎｍ程度である。ＡｌＮ層２４Ａは、ＡｌＮ層に限らず、ＡｌｘＩｎｙＧａ１－ｘ－ｙＮ（０．８≦ｘ≦１．０，０≦ｘ＋ｙ≦１）層から構成されていればよい。キャップ層２４Ｂは、ＧａＮ層からなり、ＡｌＮ層２４Ａの表面の粗さを低減するために設けられている。キャップ層２４Ｂの膜厚は、１ｎｍ程度である。電子供給層２４は、ＡｌＮ層２４Ａのみから構成されていてもよい。
このように電子走行層２３と電子供給層２４とは、Ａｌ組成の異なる窒化物半導体からなっており、それらの間には格子不整合が生じている。具体的には、電子供給層２４を主に構成しているＡｌＮの格子定数は、電子走行層２３を構成しているＧａＮの格子定数よりも小さい。このため、電子供給層２４には、成長面に平行な方向に引っ張り歪が生じている。そして、電子走行層２３および電子供給層２４の自発分極ならびにそれらの間の格子不整合に起因するピエゾ分極によって、電子走行層２３と電子供給層２４との界面における電子走行層２３の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層２３内の電子走行層２３と電子走行層２３との界面に近い位置（たとえば界面から数Å程度の距離）には、二次元電子ガス（２ＤＥＧ）２５が広がっている。
電子供給層２４上には、パッシベーション膜２９が形成されている。パッシベーション膜２９は、ＳｉＮ膜からなる。パッシベーション膜２９の膜厚は、例えば６ｎｍ～２５ｎｍ程度である。ノンアクティブエリア１７においては、パッシベーション膜２９の表面に、パッシベーション膜２９および電子供給層２４を貫通して電子走行層２３の内部に達する凹部３０が形成されている。
パッシベーション膜２９上および凹部３０の側壁および底壁上には、第１保護膜３１、第２保護膜３２、第１層間絶縁膜３３、第２層間絶縁膜３４および第３層間絶縁膜３５が、その順番で形成されている。第１保護膜３１は、パッシベーション膜２９を覆っている。
第１保護膜３１、第２保護膜３２および第１層間絶縁膜３３は、本願の装置発明の絶縁層に相当する。第２層間絶縁膜３４は、本願の製造方法の発明における第１絶縁層に相当する。第３層間絶縁膜３５は、本願の製造方法の発明における第２絶縁層に相当する。
この実施形態では、これらの各膜３１～３５は、ＳｉＯ２膜からなる。第１保護膜３１の厚さは、例えば４０ｎｍ程度である。第２保護膜３２の厚さは、例えば１００ｎｍ程度である。第１層間絶縁膜３３の厚さは、例えば６００ｎｍ程度である。第２層間絶縁膜３４の厚さは、例えば２００ｎｍ程度である。第３層間絶縁膜３５の厚さは、例えば５００ｎｍ程度である。
第２保護膜３２、第１保護膜３１およびパッシベーション膜２９には、電子供給層２４に達する、ソースコンタクトホール３６およびドレインコンタクトホール３７が形成されている。ソースコンタクトホール３６およびドレインコンタクトホール３７には、それぞれ、ソース電極３およびドレイン電極５が埋め込まれている。この実施形態では、ソース電極３およびドレイン電極４は、それぞれ、ソースコンタクトホール３６およびドレインコンタクトホール３７の周縁で第２保護膜３２上に形成されたオーバーラップ部を含んでいる。ソース電極３およびドレイン電極５は、それぞれ、ソースコンタクトホール３６およびドレインコンタクトホール３７内で、電子供給層２４にオーミック接触している。ソース電極３およびドレイン電極５は、Ｘ方向（図３および図４の紙面の厚さ方向）に延びている。
ソース電極３およびドレイン電極５は、例えば、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている。下層側のＴｉ膜の厚さは、例えば２０ｎｍである。ＡｌＳｉＣｕ膜の厚さは、例えば２０００ｎｍである。上層側のＴｉ膜の厚さは、例えば２０ｎｍである。ＴｉＮ膜の厚さは、例えば５０ｎｍである。
ソース電極３とドレイン電極５との間位置において、第１層間絶縁膜３３、第２保護膜３２、第１保護膜３１、パッシベーション膜２９および電子供給層２４には、電子走行層２３に達するゲート開口部３８が形成されている。ゲート開口部３８は、第１層間絶縁膜３３および第２保護膜３２に形成された第１開口部３８ａと、第１保護膜３１、パッシベーション膜２９および電子供給層２４に形成され、第１開口部３８ａに連通する第２開口部３８ｂとを含む。第２開口部３８ｂのうち電子供給層２４を貫通している部分が、本願発明の下側開口部に相当する。また、第２開口部３８ｂのうちパッシベーション膜２９および第１保護膜３１を貫通している部分と、第１開口部３８ａとによって、本願発明の上側開口部が構成されている。
ゲート開口部３８の底部には、電子走行層２３が露出している。ゲート開口部３８の底壁および側壁を覆うようにゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、ゲート開口部３８内に加えて、第１層間絶縁膜３３と第２層間絶縁膜３４との間にも形成されている。ゲート絶縁膜４０は、例えば、ＳｉＯ２膜からなる。ゲート絶縁膜４０の厚さは、例えば、２０ｎｍ程度である。
ゲート開口部３８内にはゲート電極４が埋め込まれている。この実施形態では、ゲート電極４は、ゲート開口部３８の周縁でゲート絶縁膜４０上に形成されたオーバーラップ部４ａを含んでいる。ゲート電極４の電極部８１は、Ｘ方向（図３および図４の紙面の厚さ方向）に延びている。ゲート電極４は、例えば、ＴｉＮ膜、Ｗ膜、ＡｌＣｕ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／Ｗ／ＡｌＣｕ／ＴｉＮ積層膜から構成されている。下層側のＴｉＮ膜の厚さは、例えば１００ｎｍである。Ｗ膜の厚さは、例えば５００ｎｍである。ＡｌＣｕ膜の厚さは、例えば５００ｎｍである。上層側のＴｉＮ膜の厚さは、例えば５０ｎｍである。
ゲート電極４の電極部８１の両側には、ゲート開口部３８の側部を部分的に形成するように、第１ソースフィールドプレート（第１ＳＦＰ）６およびフローティングプレート７が配置されている。フローティングプレート７は、ソース電極３とゲート電極４の電極部８１との間に配置されている。第１ソースフィールドプレート６は、ゲート電極４の電極部８１とドレイン電極５との間に配置されている。
第１ソースフィールドプレート６およびフローティングプレート７は、ゲート開口部３８の両側部の高さ中間位置で露出するように、第１保護膜３１上に形成されている。つまり、ゲート開口部３８の側部は、下側が第１保護膜３１、パッシベーション膜２９および電子供給層２４によって形成され、中間部が第１ソースフィールドプレート６およびフローティングプレート７によって形成され、上側が第２保護膜３２および第１層間絶縁膜３３によって形成されている。
フローティングプレート７および第１ソースフィールドプレート６に接するように、第１開口部３８ａの側部に絶縁性のサイドウォール３９が形成されている。つまり、サイドウォール３９は、第１開口部３８ａの側部とゲート絶縁膜４０との間に配置されている。たとえば、サイドウォール３９は、例えばＳｉＯ２膜からなり、その厚さは、例えば１００ｎｍ程度である。
フローティングプレート７および第１ソースフィールドプレート６は、サイドウォール３９およびゲート絶縁膜４０によって、ゲート電極４から絶縁されている。フローティングプレート７および第１ソースフィールドプレート６は、例えばＴｉＮ膜からなり、その厚さは、例えば１００ｎｍ程度である。
第１ソースフィールドプレート６は、ソース電極３（ソース配線９）に電気的に接続されている。第１ソースフィールドプレート６は、よく知られているように、ゲート電極４の電極部８１の端部への電界集中を緩和するために設けられている。一方、フローティングプレート７は、いずれの電極３，４，５にも電気的に接続されていない。
第２層間絶縁膜３４上には、平面視において、ゲート電極４の電極部８１の上面に対向する位置に、第２ソースフィールドプレート（第２ＳＦＰ）８が配置されている。第２ソースフィールドプレート８（正確には、後述する第２ソースフィールドプレート８の電極部９１）は、Ｘ方向（図３および図４の紙面の厚さ方向）に延びている。第２ソースフィールドプレート８は、第３層間絶縁膜３５によって覆われている。
この実施形態では、第２ソースフィールドプレート８の幅は、ゲート電極４の電極部８１の上面（オーバーラップ４ａの上面を含む）の幅よりも大きい。平面視において、第２ソースフィールドプレート８の－Ｙ方向側端は、ゲート電極４の電極部８１の上面の－Ｙ方向側端よりも、－Ｙ方向に突出している。同様に、平面視において、第２ソースフィールドプレート８の＋Ｙ方向側端は、ゲート電極４の電極部８１の上面の＋Ｙ方向側端よりも、＋Ｙ方向に突出している。第２ソースフィールドプレート８は、例えばＴｉＮ膜からなり、その厚さは、例えば１００ｎｍ程度である。なお、平面視において、第２ソースフィールドプレート８の－Ｙ方向側端および＋Ｙ方向側端は、それぞれ、ゲート電極４の電極部８１の上面の－Ｙ方向側端および＋Ｙ方向側端から外方に突出していなくてもよい。
第２ソースフィールドプレート８は、ソース電極３（ソース配線９）に電気的に接続されている。第２ソースフィールドプレート８は、帰還容量Ｃｒｓｓ（＝ゲート・ドレイン間の静電容量Ｃｇｄ）を低減することにより、半導体装置１のスイッチング特性を向上させるために設けられている。第２ソースフィールドプレート８が設られている理由の詳細については、後述する。
第３層間絶縁膜３５、第２層間絶縁膜３４、ゲート絶縁膜４０および第１層間絶縁膜３３には、ソース電極３およびドレイン電極５にそれぞれ達する、第１ソースビアホール４１および第１ドレインビアホール４２（図３、図４、図６Ｏ参照）が形成されている。第１ソースビアホール４１および第１ドレインビアホール４２には、それぞれ、ソースビアメタル５１およびドレインビアメタル５２（図３、図４、図６Ｐ参照）が埋め込まれている。ソースビアメタル５１およびドレインビアメタル５２は、それぞれ、第１ソースビアホール４１および第１ドレインビアホール４２内で、ソース電極３およびドレイン電極５に電気的に接続されている。
図３および図４には図示されていないが、第３層間絶縁膜３５、第２層間絶縁膜３４、ゲート絶縁膜４０、第１層間絶縁膜３３および第２保護膜３２には、第１ソースフィールドプレート６に達する、第１ＳＦＰ用ビアホール４４（図６Ｏ参照）が形成されている。第１ＳＦＰ用ビアホール４４には、第１ＳＦＰ用ビアメタル５４（図６Ｐ参照）が埋め込まれている。第１ＳＦＰ用ビアメタル５４は、第１ＳＦＰ用ビアホール４４内で、第１ソースフィールドプレート６に電気的に接続されている。
図３および図４には図示されていないが、第３層間絶縁膜３５および第２層間絶縁膜３４には、ゲート電極４に達する、第１ゲートビアホール４３（図６Ｏ参照）が形成されている。第１ゲートビアホール４３には、ゲートビアメタル５３（図６Ｐ参照）が埋め込まれている。ゲートビアメタル５３は、第１ゲートビアホール４３内で、ゲート電極４に電気的に接続されている。
図３および図４には図示されていないが、第３層間絶縁膜３５には、第２ソースフィールドプレート８に達する、第２ＳＦＰ用ビアホール４５（図６Ｏ参照）が形成されている。第２ＳＦＰ用ビアホール４５には、第２ＳＦＰ用ビアメタル５５（図６Ｐ参照）が埋め込まれている。第２ＳＦＰ用ビアメタル５５は、第２ＳＦＰ用ビアホール４５内で、第２ソースフィールドプレート８に電気的に接続されている。
第３層間絶縁膜３５上には、Ｘ方向に間隔をおいて、ソース配線９、ドレイン配線１０およびゲート配線１１が形成されている。ソース配線９、ドレイン配線１０およびゲート配線１１は、Ｙ方向に延びている。図３の断面図には、第３層間絶縁膜３５上に形成されたドレイン配線１０が現れている。図４の断面図には、第３層間絶縁膜３５上に形成されたソース配線９が現れている。
図３および図６Ｐに示すように、ドレイン配線１０には、ドレインビアメタル５２が接続されている。また、図４および図６Ｐに示すように、ソース配線９には、ソースビアメタル５１が接続されている。図４には図示されていないが、図６Ｐに示すように、ソース配線９には、第１ＳＦＰ用ビアメタル５４および第２ＳＦＰ用ビアメタル５５が接続されている。図３および図４には図示されていないが、図６Ｐに示すように、ゲート配線１１には、ゲートビアメタル５３が接続されている。各ビアメタル５１～５５は、対応するビアホール４１～４５の側壁に形成されるＴｉＮバリア膜と、ＴｉＮバリア膜の内側に埋め込まれるＷ（タングステン）とからなる。
ソース配線９、ドレイン配線１０およびゲート配線１１は、例えば、ＴｉＮ膜、ＡｌＣｕ膜およびＴｉＮ膜が第３層間絶縁膜３５上に順に積層されたＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜からなる。各ＴｉＮ膜の厚さは、例えば４０ｎｍ程度であり、ＡｌＣｕ膜の厚さは、例えば１０００ｎｍ程度である。
第３層間絶縁膜３５上には、ソース配線９、ドレイン配線１０およびゲート配線１１を覆う第４層間絶縁膜６１が形成されている。第４層間絶縁膜６１は、例えばＳｉＯ２からなり、その厚さは例えば１０００ｎｍ程度である。第４層間絶縁膜６１の所要箇所には、図３に示すように、ドレイン配線１０に達する第２ドレインビアホール６２が形成されている。図３および図４には図示されていないが、第４層間絶縁膜６１の所要箇所には、ソース配線９に達する第２ソースビアホールおよびゲート配線１１に達する第２ゲートビアホールが形成されている。
第４層間絶縁膜６１上には、図３および図４に示すように、ドレインパッド１２が形成されている。ドレインパッド１２は、第２ドレインビアホール６２に入りこみ、第２ドレインビアホール６２内でドレイン配線１０に接続されている。図３および図４には図示されていないが、第４層間絶縁膜６１上には、図１に示されるソースパッド１３およびゲートパッド１４が形成されている。ソースパッド１３は、第２ソースビアホールに入りこみ、第２ソースビアホール内でソース配線９に接続されている。ゲートパッド１４は、第２ゲートビアホールに入りこみ、第２ゲートビアホール内でゲート配線１１に接続されている。ドレインパッド１２、ソースパッド１３およびゲートパッド１４は、例えば、下層のＴｉＮ層と上層のＡｌＣｕ層とのＴｉＮ／ＡｌＣｕ積層膜からなる。ＴｉＮ層の厚さは、例えば４０ｎｍ程度であり、ＡｌＣｕ層の厚さは、例えば４２００ｎｍ程度である。
ノンアクティブエリア１７（基板コンタクト部１５を含むノンアクティブエリア）においては、第４層間絶縁膜６１、第３層間絶縁膜３５、第２層間絶縁膜３４、ゲート絶縁膜４０、第１層間絶縁膜３３、第２保護膜３２、第１保護膜３１、電子走行層２３およびバッファ層２２に、基板２１に達する基板コンタクトホール６３が形成されている。基板コンタクトホール６３は、第４層間絶縁膜６１、第３層間絶縁膜３５、第２層間絶縁膜３４、ゲート絶縁膜４０、第１層間絶縁膜３３、第２保護膜３２および第１保護膜３１に形成された第１基板コンタクトホール６３ａと、電子走行層２３およびバッファ層２２に形成されかつ第１基板コンタクトホール６３ａに連通する第２基板コンタクトホール６３ｂとからなる。
基板コンタクトホール６３内に基板コンタクトメタル６４が埋め込まれることにより、基板コンタクト部１５が形成されている。基板コンタクトメタル６４の材料は、例えば、ドレインパッド１２、ソースパッド１３およびゲートパッド１４の材料と同じである。
第４層間絶縁膜６１上には、ドレインパッド１２、ソースパッド１３およびゲートパッド１４および基板コンタクト部１５（基板コンタクトメタル６４）を覆う第３保護膜６５が形成されている。第３保護膜６５は、例えば、下層のＳｉＯ２膜と上層のＳｉＮ膜とからなるＳｉＯ２／ＳｉＮ積層膜からなる。ＳｉＯ２膜の厚さは、６００ｎｍ程度であり、ＳｉＮ膜の厚さは６００ｎｍ程度である。
第３保護膜６５には、図３および図４に示すように、ドレインパッド１２の中央部を露出させるためのドレインパッド開口部６６が形成されている。図３および図４には、図示されていないが、ソースパッド１３の中央部を露出させるためのソースパッド開口部およびゲートパッド１４の中央部を露出させるためのゲートパッド開口部が形成されている。
第３保護膜６５の表面には、樹脂層６７が形成されている。樹脂層６７は、例えばポリイミド層からなり、その厚さは、例えば１０μｍ程度である。
この半導体装置１では、電子走行層２３上にＡｌ組成の異なる電子供給層２４が形成されてヘテロ接合が形成されている。これにより、電子走行層２３と電子供給層２４との界面付近の電子走行層２３内に二次元電子ガス２５が形成され、この二次元電子ガス２５をチャネルとして利用したＨＥＭＴが形成されている。
ゲート電極４の電極部８１は、ゲート絶縁膜４０を挟んで電子走行層２３に対向しており、ゲート電極４の電極部８１の直下には、電子供給層２４は存在しない。したがって、ゲート電極４の電極部８１の直下では、電子供給層２４と電子走行層２３との格子不整合による分極に起因する二次元電子ガス２５が形成されない。よって、ゲート電極４にバイアスを印加していないとき（ゼロバイアス時）には、二次元電子ガス２５によるチャネルはゲート電極４の電極部８１の直下で遮断されている。こうして、ノーマリーオフ型のＨＥＭＴが実現されている。ゲート電極４に適切なオン電圧（たとえば５Ｖ）を印加すると、ゲート電極４の電極部８１の直下の電子走行層２３内にチャネルが誘起され、ゲート電極４の電極部８１の両側の二次元電子ガス２５が接続される。これにより、ソース－ドレイン間が導通する。
使用に際しては、たとえば、ソース電極３とドレイン電極５との間に、ドレイン電極５側が正となる所定の電圧（たとえば２００Ｖ～４００Ｖ）が印加される。その状態で、ゲート電極４に対して、ソース電極３を基準電位（０Ｖ）として、オフ電圧（０Ｖ）またはオン電圧（５Ｖ）が印加される。
図５Ａ～図５Ｘは、前述の半導体装置１の製造工程の一例を説明するための断面図である。図５Ａ～図５Ｘの断面は、図３の切断面に対応する断面図である。図６Ａ～図６Ｖは、前述の半導体装置１の製造工程の一例を説明するための平面図である。図６Ａ～図６Ｖの平面図は、図１のＡ部の平面図である。
半導体装置１を製造するには、図５Ａおよび図６Ａに示すように、基板２１上に、バッファ層２２（２２Ａ，２２Ｂ）および電子走行層２３が順にエピタキシャル成長される。次に、電子走行層２３上に電子供給層２４（２４Ａ，２４Ｂ）がエピタキシャル成長される。
次に、電子供給層２４上の全面を覆うように、例えばＣＶＤ法（化学的気相成長法）によって、パッシベーション膜２９が形成される。この実施形態では、パッシベーション膜２９は、バッファ層２２、電子走行層２３および電子供給層２４が成膜された成膜装置内で成膜される。この後、ノンアクティブエリア１７において、パッシベーション膜２９、バッファ層２２、電子走行層２３および電子供給層２４の表層部がエッチングされることにより、凹部３０が形成される。
次に、図５Ｂおよび図６Ｂに示すように、パッシベーション膜２９上の全面および凹部３０の内面を覆うように、例えばＬＰＣＶＤ法（減圧ＣＶＤ法）によって、第１保護膜３１が形成される。
次に、例えばスパッタ法によって、第１保護膜３１上にプレート膜が形成された後、例えばドライエッチングによって、プレート膜が選択的に除去される。これにより、図５Ｃおよび図６Ｃに示すように、第１保護膜３１上にプレート膜２０が形成される。プレート膜２０は、互いに平行にかつＸ方向に延びる複数の電極部７１と、複数の電極部７１の対応する端部どうしをそれぞれ連結する２つのベース部７２とを含んでいる。各ベース部７２のＸ方向の外側縁部は、それぞれノンアクティブエリア１７に配置されている。Ｙ方向両端にある電極部７１を除いて、各電極部７１は、ソース電極３の形成予定領域とドレイン電極５の形成予定領域との間に形成される。
次に、図５Ｄおよび図６Ｄに示すように、第１保護膜３１上の全面を覆うように、例えばＰＥＣＶＤ法（プラズマＣＶＤ法）によって、第２保護膜３２が形成される。これにより、プレート膜２０は、第１保護膜３１と第２保護膜３２とからなる保護膜内に埋め込まれる。この後、ソース電極３の形成予定領域およびドレイン電極４の形成予定領域において、第２保護膜３２、第１保護膜３１およびパッシベーション膜２９がエッチングされることによって、ソースコンタクトホール３６およびドレインコンタクトホール３７が形成される。
次に、図５Ｅおよび図６Ｅに示すように、ソースコンタクトホール３６内およびドレインコンタクトホール３７内に、それぞれソース電極３およびドレイン電極５が埋め込まれる。前述したように、この実施形態では、ソース電極３およびドレイン電極５は、それぞれ、ソースコンタクトホール３６およびドレインコンタクトホール３７の周縁で第２保護膜３２上に形成されたオーバーラップ部を含む。
次に、図５Ｆおよび図６Ｆに示すように、第２保護膜３２、ソース電極３およびドレイン電極５を覆うように、例えばＣＶＤ法によって、第１層間絶縁膜３３が形成される。
次に、図５Ｇおよび図６Ｇに示すように、プレート膜２０に対向するエッチング領域から、第１層間絶縁膜３３、第２保護膜３２およびプレート膜２０をエッチングすることによって、ゲート開口部３８における第１開口部３８ａが形成される。これにより、プレート膜２０は、ゲート開口部３８に対して自己整合的に、ドレイン側の第１ソースフィールドプレート６とソース側のフローティングプレート７とに分離される。したがって、第１ソースフィールドプレート６とフローティングプレート７は、この段階では、ゲート開口部３８の側部に露出することになる。
ソースフィールドプレート６は、図６Ｇに示すように、ドレイン電極５を挟んでＸ方向に互いに平行に延びた一対の電極部７３と、ノンアクティブエリア１７において、これらの一対の電極部７３の対応する端部どうしをそれぞれ連結する２つのベース部７４とを含む。フローティングプレート７は、図６Ｇに示すように、ソース電極３を挟んでＸ方向に互いに平行に延びた一対の電極部７５と、ノンアクティブエリア１７において、これらの一対の電極部７５の対応する端部どうしをそれぞれ連結する２つのベース部７６とを含む。
次に、第１層間絶縁膜３３上の全面および第１開口部３８ａの内面（側壁および底壁）を覆うように、例えば、ＣＶＤ法によって、サイドウォール３９の材料膜（ＳｉＯ２膜）が形成される。そして、この材料膜がドライエッチングされることにより、この材料膜における第１層間絶縁膜３３上の部分および第１開口部３８ａの底壁上の部分が選択的に除去され、図５Ｈおよび図６Ｈに示すように、第１開口部３８ａの側壁にサイドウォール３９の材料膜７０が形成される。ただし、図６Ｈにおいては、サイドウォール３９の材料膜７０は省略されている。このため、図６Ｈは図６Ｇと同じ図となっている。
次に、図５Ｉおよび図６Ｉに示すように、ドライエッチングによって、第１開口部３８ａ直下の第１保護膜３１およびパッシベーション膜２９が選択的に除去される。これにより、アクティブエリア１６において、第１保護膜３１およびパッシベーション膜２９に電子供給層２４に達する開口（第２開口部３８ｂの一部）が形成されるとともに、図６Ｉに示されるノンアクティブエリア１７において、第１保護膜３１に電子走行層２３に達する開口が形成される。また、材料膜７０が薄膜化されることにより、第１開口部３８ａの側壁にサイドウォール３９が形成される。
以下の説明に用いられる図６Ｊ～図６Ｏにおいては、説明の便宜上、それよりも上層の部材によって平面図には現れない部分が、破線ではなく実線が表示されることがある。
次に、図５Ｊおよび図６Ｊに示すように、アクティブエリア１６において、ＡｌＮ酸化処理およびウエットエッチングによって、第１開口部３８ａ直下の電子供給層２４（２４Ａ，２４Ｂ）が選択的に除去される。これにより、アクティブエリア１６において、第１保護膜３１、パッシベーション膜２９および電子供給層２４に、電子走行層２３に達する第２開口部３８ｂが形成される。これにより、第１開口部３８ａと第２開口部３８ｂとからなるゲート開口部３８が形成される。
次に、図５Ｋおよび図６Ｋに示すように、ゲート開口部３８の内面および第１層間絶縁膜３３上の全面を覆うように、例えばＣＶＤ法によって、ゲート絶縁膜４０が形成される。
次に、図５Ｌおよび図６Ｌに示すように、ゲート開口部３８内のゲート絶縁膜４０の内側に、ゲート電極４が埋め込まれる。ゲート電極４は、図６Ｌに示すように、互いに平行にＸ方向に延びた複数の電極部８１と、ノンアクティブエリア１７において、これらの複数の電極部８１の対応する端部どうしをそれぞれ連結する２つのベース部８２とを含む。前述したように、この実施形態では、ゲート電極４は、ゲート開口部３８の周縁でゲート絶縁膜４０上に形成されたオーバーラップ部４ａを含む。
次に、図５Ｍおよび図６Ｍに示すように、ゲート絶縁膜４０上の全面およびゲート電極４を覆うように、例えばＣＶＤ法によって、第２層間絶縁膜３４が形成される。
次に、例えばスパッタ法によって、第２層間絶縁膜３４上に第２ソースフィールドプレート８の材料であるプレート膜が形成された後、ドライエッチングによって、プレート膜が選択的に除去される。これにより、図５Ｎおよび図６Ｎに示すように、第２層間絶縁膜３４上に第２ソースフィールドプレート８が形成される。第２ソースフィールドプレート８は、図６Ｎに示すように、互いに平行にＸ方向に延びた複数の電極部９１と、ノンアクティブエリア１７において、これらの複数の電極部９１の対応する端部どうしをそれぞれ連結する２つのベース部９２とを含む。
次に、図５Ｏおよび図６Ｏに示すように、第２層間絶縁膜３４上の全面および第２ソースフィールドプレート８を覆うように、例えばＣＶＤ法によって、第３層間絶縁膜３５が形成される。その後、図６Ｏに示すように、例えばエッチングによって、複数の第１ソースビアホール４１、複数の第１ドレインビアホール４２、複数の第１ゲートビアホール４３、複数の第１ＳＦＰ用ビアホール４４および複数の第２ＳＦＰ用ビアホール４５が形成される。
第１ソースビアホール４１は、アクティブエリア１６において、ソース電極３と第３層間絶縁膜３５上に形成されるソース配線９とが対向する領域において、それらの間の絶縁膜３３，４０，３４，３５を貫通するように形成される。第１ドレインビアホール４２は、アクティブエリア１６において、ドレイン電極５と第３層間絶縁膜３５上に形成されるドレイン配線１０とが対向する領域において、それらの間の絶縁膜３３，４０，３４，３５を貫通するように形成される。第１ゲートビアホール４３は、ノンアクティブエリア１７において、ゲート電極４のベース部８２（図６Ｌ参照）と第３層間絶縁膜３５上に形成されるゲート配線１１とが対向する領域において、それらの間の絶縁膜４０，３４，３５を貫通するように形成される。
第１ＳＦＰ用ビアホール４４は、ノンアクティブエリア１７において、第１ソースフィールドプレート６のベース部７４（図６Ｇ参照）と第３層間絶縁膜３５上に形成されるソース配線９とが対向する領域において、それらの間の絶縁膜３２，３３，４０，３４，３５を貫通するように形成される。第２ＳＦＰ用ビアホール４５は、ノンアクティブエリア１７において、第２ソースフィールドプレート８のベース部９２（図６Ｎ参照）と第３層間絶縁膜３５上に形成されるソース配線９とが対向する領域において、それらの間の絶縁膜３５を貫通するように形成される。
次に、図５Ｐおよび図６Ｐに示すように、各ビアホール４１、４２、４３、４４および４５に、それぞれビアメタル５１、５２、５３、５４および５５が埋め込まれる。そして、第３層間絶縁膜３５上に、例えばスパッタ法によって、ソース配線９、ドレイン配線１０およびゲート配線１１が形成される。図６Ｐに示すように、ソースビアメタル５１は、ソース配線９に接続される。ドレインビアメタル５２は、ドレイン配線１０に接続される。ゲートビアメタル５３は、ゲート配線１１に接続される。第１ＳＦＰ用ビアメタル５４および第２ＳＦＰ用ビアメタル５５は、ソース配線９に接続される。
次に、図５Ｑおよび図６Ｑに示すように、第３層間絶縁膜３５上の全面ならびにソース配線９、ドレイン配線１０およびゲート配線１１を覆うように、例えばＣＶＤ法によって、第４層間絶縁膜６１が形成される。
次に、図５Ｒに示すように、ノンアクティブエリア１７において、例えばエッチングによって、第４層間絶縁膜６１、第３層間絶縁膜３５、第２層間絶縁膜３４、ゲート絶縁膜４０、第１層間絶縁膜３３、第２保護膜３２および第１保護膜３１が選択的に除去されることにより、第１基板コンタクトホール６３ａが形成される。
次に、図５Ｓに示すように、ノンアクティブエリア１７において、例えばエッチングによって、電子走行層２３およびバッファ層２２が選択的に除去されることにより、第１基板コンタクトホール６３ａに連通しかつ基板２１に達する第２基板コンタクトホール６３ｂが形成される。これにより、第１基板コンタクトホール６３ａおよび第２基板コンタクトホール６３ｂからなる基板コンタクトホール６３が形成される。
次に、図５Ｔおよび図６Ｒに示すように、平面視でドレインパッド１２が形成されるべき領域内において、第４層間絶縁膜６１に、ドレイン配線１０に達する複数の第２ドレインビアホール６２が形成される。この際、平面視でソースパッド１３が形成されるべき領域において、第４層間絶縁膜６１に、ソース配線９に達する複数の第２ソースビアホール（図示略）が形成される。また、この際、平面視でゲートパッド１４が形成されるべき領域において、第４層間絶縁膜６１に、ゲート配線１１に達する複数の第２ゲートビアホール（図示略）が形成される。
次に、図５Ｕおよび図６Ｓに示すように、第４層間絶縁膜６１上に、ドレインパッド１２、ソースパッド１３およびゲートパッド１４が形成されるとともに、基板コンタクトホール６３内に基板コンタクトメタル６４が埋め込まれる。ドレインパッド１２は、第２ドレインビアホール６２を介してドレイン配線１０に接続される。ソースパッド１３は、第２ソースビアホールを介してソース配線９に接続される。ゲートパッド１４は、第２ゲートビアホールを介してゲート配線１１に接続される。
次に、図５Ｖおよび図６Ｔに示すように、第４層間絶縁膜６１上の全面、各パッド１２，１３，１４および基板コンタクトメタル６４を覆うように、例えばＣＶＤ法によって、第３保護膜６５が形成される。
次に、図５Ｗおよび図６Ｕに示すように、第３保護膜６５に、ドレインパッド１２、ソースパッド１３およびゲートパッド１４をそれぞれ露出させるドレインパッド開口部６６、ソースパッド開口部およびゲートパッド開口部が形成される。
次に、図５Ｘおよび図６Ｖに示すように、第３保護膜６５の表面に、例えばＣＶＤ法によって、樹脂層６７が形成される。以上の工程を経て、図１～図４に示す半導体装置１が得られる。
以下、第２ソースフィールドプレート８が設けられている理由について説明する。
以下において、前述の実施形態の半導体装置１に対して、第２ソースフィールドプレート８が設けられていない点のみが異なる半導体装置を比較例ということにする。実施形態の半導体装置１および比較例に形成されているＨＥＭＴには、静電容量ＣＧＤ，ＣＧＳ、ＣＤＳが存在する。ＣＧＤは、ＨＥＭＴのゲート・ドレイン間の静電容量（以下、ゲート・ドレイン間容量ＣＧＤという）であり、帰還容量Ｃｒｓｓと呼ばれる。ＣＧＳは、ＨＥＭＴのゲート・ソース間の静電容量（以下、ゲート・ソース間容量ＣＧＳという）である。ＣＤＳは、ＨＥＭＴのドレイン・ソース間の静電容量（以下、ドレイン・ソース間容量ＣＤＳという）である。また、ゲート・ドレイン間容量ＣＧＤとゲート・ソース間容量ＣＧＳとの和（ＣＧＤ＋ＣＧＳ）は、入力容量Ｃｉｓｓと呼ばれる。また、ドレイン・ソース間容量ＣＤＳとゲート・ドレイン間容量ＣＧＤとの和（ＣＤＳ＋ＣＧＤ）は、出力容量Ｃｏｓｓと呼ばれる。
実施形態の半導体装置１および比較例において、ドレイン電極５と、ゲート電極４と、それらの間の電子供給層２４および電子走行層２３とによって、第１のゲート・ドレイン間容量ＣＧＤ１が形成されている。実施形態の半導体装置１および比較例では、電極メタル構造におけるゲート電極４の電極部８１と配線メタル構造のドレイン配線１０とは直交して配置されている。このため、ゲート電極４の電極部８１の長さ方向位置によっては、ゲート電極４の電極部８１の真上にドレイン配線１０が配置されることになる。ゲート電極４の電極部８１の真上にドレイン配線１０が配置されている部分には、ゲート電極４の電極部８１とドレイン配線１０とそれらの間の絶縁膜３４，３５とによって、第２のゲート・ドレイン間容量ＣＧＤ２が形成される可能性がある。そうすると、第１のゲート・ドレイン間容量ＣＧＤ１と第２のゲート・ドレイン間容量ＣＧＤ２との和（ＣＧＤ１＋ＣＧＤ２）が帰還容量Ｃｒｓｓ（ゲート・ドレイン間容量ＣＧＤ）となるため、帰還容量Ｃｒｓｓが大きくなるおそれがある。
比較例のドレイン電圧に対する入力容量Ｃｉｓｓ（＝ＣＧＤ＋ＣＧＳ）、出力容量Ｃｏｓｓ（＝ＣＤＳ＋ＣＧＤ）および帰還容量Ｃｒｓｓ（＝ＣＧＤ１＋ＣＧＤ２）の変化をシミュレーションによって推定した。
図７は、比較例のシミュレーションモデルＭ１を示す模式図である。図７において、図３の各部に対応する部分には、図３と同じ符号を付して示す。
図８は、シミュレーション結果を示すグラフである。
図８に示すように、帰還容量Ｃｒｓｓは、ドレイン電圧が大きくなるにしたがって低下し、その後、ほぼ一定となる。ドレイン電圧を上昇させた場合、初期において帰還容量Ｃｒｓｓが低下するのは、電子供給層２４および電子走行層２３におけるゲート電極４の近傍に空乏層が広がるので、第１のゲート・ドレイン間容量ＣＧＤ１が低下するためである。その後において、帰還容量Ｃｒｓｓがさほど低下しないのは、第２のゲート・ドレイン間容量ＣＧＤ２が存在するためである。
このように比較例では、第２のゲート・ドレイン間容量ＣＧＤ２が存在するため、帰還容量Ｃｒｓｓが大きくなり、ＨＥＭＴのスイッチング特性を悪化させるおそれがある。
帰還容量Ｃｒｓｓが大きくなると、ＨＥＭＴのスイッチング特性が悪化することについて説明する。
図９Ａは、半導体装置１に形成されたＨＥＭＴ１００と静電容量ＣＧＤ，ＣＧＳ，ＣＤＳを示す電気回路図である。
半導体装置１に形成されたＨＥＭＴ１００のゲートＧとドレインＤとの間には、ゲート・ドレイン間容量ＣＧＤが存在する。ＨＥＭＴ１００のゲートＧとソースＳとの間には、ゲート・ソース間容量ＣＧＳが存在する。ＨＥＭＴ１００のドレインＤとソースＳとの間には、ドレイン・ソース間容量ＣＤＳが存在する。
ＨＥＭＴ１００がオフ状態である場合には、ゲートＧおよびソースＳの電位が０Ｖであり、ドレインＤに所定の正電圧が印加されているので、ゲート・ドレイン間容量ＣＧＤおよびドレイン・ソース間容量ＣＤＳが図９Ａに示すように充電される。ゲートＧおよびソースＳは同電位であるため、ゲート・ソース間容量ＣＧＳは充電されない。
図１０は、ゲートＧにゲート電圧を印加した場合における、入力ゲート電荷量ＱＧ(＝ゲート電流ＩＧ×時間ｔ)に対する、ゲート・ソース間電圧ＶＧＳおよびドレイン・ソース間電圧ＶＤＳの変化を示すグラフである。
ｔ０～ｔ１期間：時刻ｔ０でゲート電圧がゲートＧに印加されると、図９Ｂに示すように、ゲート電流ＩＧによってゲート・ソース間容量ＣＧＳの充電が開始されるので、ゲート・ソース間電圧ＶＧＳが上昇する。
ｔ１～ｔ２期間：時点ｔ１でゲート・ソース間電圧ＶＧＳが閾値電圧Ｖｔｈに達すると、ドレイン・ソース間が短絡状態への遷移を開始するので、ドレイン・ソース間電圧ＶＤＳの低下が開始され、ドレイン・ソース間容量ＣＤＳの放電が開始される。
ｔ２～ｔ３期間：ゲート・ドレイン間容量ＣＧＤは、ドレイン・ソース間電圧ＶＤＳが低下して、ＶＧＳ≧ＶＤＳの状態となって初めて放電を開始する。ドレイン・ソース間電圧ＶＤＳが高いままだと、ゲート電流ＩＧの流入によってゲート・ソース間電圧ＶＧＳが上昇しても、ゲート・ドレイン間容量ＣＧＤから見てＨＥＭＴ１００のオフ状態と同じくＶＧＳ＜ＶＤＳのままであるためである。時点ｔ２において、ＶＧＳ≧ＶＤＳの状態となるので、図９Ｃに示すように、ゲート・ドレイン間容量ＣＧＤは、放電を開始する。そして、ゲート・ドレイン間容量ＣＧＤの放電が終了すると、ゲート・ドレイン間容量ＣＧＤはオフ状態での充電とは逆極性で充電され始める。
ゲート・ドレイン間容量ＣＧＤの放電開始から、ゲート・ドレイン間容量ＣＧＤのオフ状態での充電とは逆極性での充電が完了するまでの間、ゲート・ドレイン間容量ＣＧＤの放充電にゲート電流ＩＧが消費されるため、ゲート・ソース間電圧ＶＧＳはほとんど変化しない。
ｔ３以降の期間：図９Ｄに示すように、ゲート・ソース間容量ＣＧＳのオフ状態での充電とは逆極性での充電が完了した後、つまり、入力容量（ＣＧＤ＋ＣＧＳ）の充電が完了した後は、流入するゲート電流ＩＧによって充電レベルが上がっていくので、ゲート・ソース間電圧ＶＧＳは時間に対してリニアに上昇する。
ゲート・ドレイン間容量ＣＧＤ（帰還容量Ｃｒｓｓ）が大きいと、時点ｔ２～ｔ３の期間が長くなるため、ＨＥＭＴ１００のスイッチング特性が悪くなる。
そこで、この実施形態では、ゲート電極４の電極部８１上に、第２ソースフィールドプレート８を配置している。つまり、ゲート電極４の電極部８１とドレイン配線１０との間に、第２ソースフィールドプレート８を配置している。この第２ソースフィールドプレート８によって、ドレイン配線１０とゲート電極４の電極部８１との間の電気力線の少なくとも一部を遮断するようにしている。これにより、ゲート電極４の電極部８１とドレイン配線１０とそれらの間の絶縁膜３４，３５とによって形成される第２のゲート・ドレイン間容量ＣＧＤ２を低減している。これにより、帰還容量Ｃｒｓｓを低減することができるので、ＨＥＭＴ１００のスイッチング特性を向上させることができる。
第２のゲート・ドレイン間容量ＣＧＤ２を低減するためには、平面視において、ゲート電極４の電極部８１の上面に対向して配置される第２ソースフィールドプレート８の幅（Ｙ方向長さ）は、ゲート電極４の電極部８１の上面の幅（Ｙ方向長さ）よりも大きく形成することが好ましい。そして、第２ソースフィールドプレート８の－Ｙ方向側縁は、ゲート電極４の電極部８１の上面の－Ｙ方向側縁よりも、－Ｙ方向に突出し、第２ソースフィールドプレート８の＋Ｙ方向側縁は、ゲート電極４の電極部８１の上面の＋Ｙ方向側縁よりも、＋Ｙ方向に突出していることが好ましい。
このようにすると、第２ソースフィールドプレート８の幅（Ｙ方向長さ）が、ゲート電極４の電極部８１の上面の幅と同じで、かつ、第２ソースフィールドプレート８のＹ方向の両側縁がゲート電極４の電極部８１の上面の両側縁から外方に突出していない構造に比べて、ドレイン配線１０とゲート電極４の電極部８１との間の電気力線をより効果的に遮断できるからである。
実施形態の半導体装置１の入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓと、比較例の入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓとをシミュレーションによって計算した。
図１１は、実施形態の半導体装置１のシミュレーションのモデルＭ２を示す模式図である。図１１において、図３の各部に対応する部分には、図３と同じ符号を付して示す。図１１において、ａは、ゲート電極４のオーバーラップ部４ａの幅（Ｙ方向の長さ）を示している。このモデルＭ２では、ａは、０．８μｍに設定されている。図１１において、ｂは、平面視において、ゲート電極４の電極部８１の上面（オーバーラップ部４ａの上面を含む）の＋Ｙ方向側縁からの、第２ソースフィールドプレート８の＋Ｙ方向側縁の突出量を示している。ゲート電極４の電極部８１の上面の－Ｙ方向側縁からの、第２ソースフィールドプレート８の－Ｙ方向側縁の突出量は、ゲート電極４のオーバーラップ部４Ａの＋Ｙ方向側縁からの、第２ソースフィールドプレート８の＋Ｙ方向側縁の突出量ｂと同じである。ここでは、突出量ｂは０．６μｍに設定されている。
ここでは、図１１のモデルＭ２から、第２ソースフィールドプレート８を除去した構成を、比較例のシミュレーションのモデルとした。
図１２は、シミュレーション結果を示す表である。各容量Ｃｉｓｓ、ＣｏｓｓおよびＣｒｓｓは、ドレイン・ソース間電圧Ｖｄｓが５０Ｖのときの容量（ｐＦ）である。図１２から、第２ソースフィールドプレート８を有する実施形態の半導体装置１の方が、第２ソースフィールドプレート８を有していない比較例に比べて、帰還容量Ｃｒｓｓが大幅に小さくなっていることがわかる。
前述の実施形態では、ゲート電極４はオーバーラップ部４ａを有しているが、ゲート電極４はオーバーラップ部４ａを有していなくてもよい。ゲート電極４はオーバーラップ部４ａを有していない場合において、ゲート電極４の電極部８１の上面の－Ｙ方向側縁および＋Ｙ方向側縁からの第２ソースフィールドプレート８の－Ｙ方向側縁および＋Ｙ方向側縁の突出量と、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓとの関係をシミュレーションによって調べた。
図１３は、ゲート電極４がオーバーラップ部４ａを有していない場合の実施形態のシミュレーションのモデルＭ３を示す模式図である。図１３において、図３の各部に対応する部分には、図３と同じ符号を付して示す。図１３において、ｂは、平面視において、ゲート電極４の電極部８１の上面の＋Ｙ方向側縁からの、第２ソースフィールドプレート８の＋Ｙ方向側縁の突出量を示している。ゲート電極４の電極部８１の上面の－Ｙ方向側縁からの、第２ソースフィールドプレート８の－Ｙ方向側縁の突出量は、ゲート電極４の＋Ｙ方向側縁からの、第２ソースフィールドプレート８の＋Ｙ方向側縁の突出量ｂと同じである。
図１３に示す突出量ｂを、０μｍ、０．３μｍ、０．６μｍおよび０．９μｍに設定した場合のそれぞれについて、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓを計算した。また、図１３のモデルＭ３から、第２ソースフィールドプレート８を除去した構成を比較例のモデルとして、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓをシミュレーションによって計算した。
図１４は、シミュレーション結果を示す表である。各容量Ｃｉｓｓ、ＣｏｓｓおよびＣｒｓｓは、ドレイン・ソース間電圧Ｖｄｓが５０Ｖのときの容量（ｐＦ）である。
図１４から、第２ソースフィールドプレート８を有する実施形態の方が、第２ソースフィールドプレート８を有していない比較例に比べて、帰還容量Ｃｒｓｓが小さくなっていることがわかる。また、第２ソースフィールドプレート８を有している実施形態では、突出量ｂが大きいほど、帰還容量Ｃｒｓｓが小さくなっていることがわかる。しかしながら、突出量ｂが大きくなるほど、第２ソースフィールドプレート８とソース電極３に接続されるソースビアメタル５１（図４参照）との間の距離が短くなる。そこで、第２ソースフィールドプレート８がソースビアメタル５１に近づきすぎない範囲で、突出量ｂを大きくすることが好ましい。このような観点から、突出量ｂは０．４μｍ以上０．８μｍ以下が好ましく、０．６μｍ程度がより好ましい。
次に、ゲート電極４はオーバーラップ部４ａを有していない場合において、突出量ｂを０．６μｍに設定し、ゲート電極４の上面と第２ソースフィールドプレート８の下面との間隔ｄ（図１３参照）と、入力容量Ｃｉｓｓ、出力容量Ｃｏｓｓおよび帰還容量Ｃｒｓｓとの関係をシミュレーションによって調べた。シミュレーションモデルは、図１３と同様である。
図１５は、シミュレーション結果を示す表である。各容量Ｃｉｓｓ、ＣｏｓｓおよびＣｒｓｓは、ドレイン・ソース間電圧Ｖｄｓが５０Ｖのときの容量（ｐＦ）である。図１５から、ゲート電極４と第２ソースフィールドプレート８との間隔ｄが小さいほど、帰還容量Ｃｒｓｓが小さくなっていることがわかる。しかしながら、間隔ｄが小さくなるほど、入力容量Ｃｉｓｓが大きくなる。そこで、入力容量Ｃｉｓｓが大きくなりすぎない範囲で、間隔ｄを小さくすることが好ましい。このような観点から、間隔ｄは０．１５μｍ以上０．２５μｍ未満が好ましく、０．２μｍ程度がより好ましい。
前述の実施形態では、電極メタル構造におけるゲート電極４の電極部８１と配線メタル構造におけるドレイン配線１０とが直交して配置される半導体装置１において、ゲート電極４の電極部８１とドレイン配線１０との間に、ソース電極３に電気的に接続された第２ソースフィードプレート（導電膜）８が配置されている。これにより、ゲート電極４の電極部８１とドレイン配線１０との間の静電容量（第２のゲート・ドレイン間容量ＣＧＤ２）が低減されるから、半導体装置１の帰還容量Ｃｒｓｓを低減することができる。これにより、半導体装置１のスイッチング特性を向上させることができる。
また、前述の実施形態では、電極メタル構造におけるソース電極３、ゲート電極４の電極部８１およびドレイン電極５と、配線メタル構造におけるソース配線９、ドレイン配線１０およびゲート配線１１とが直交して配置されているので、ソース配線９およびドレイン配線１０の幅が、ソース電極３とドレイン電極５との間隔によって制限されない。オン抵抗の小さいＨＥＭＴを実現するためには、ソース電極３とドレイン電極５との間隔を短くする必要があるが、この場合でも、ソース配線９およびドレイン配線１０の幅を十分な大きさに設定しやすい。また、前述の実施形態では、ソース配線９、ドレイン配線１０およびゲート配線１１を同じ工程で形成することができるので、これらの配線の製造が簡単となる。
電極メタル構造におけるソース電極３、ゲート電極４の電極部８１およびドレイン電極５が延びる方向と、配線メタル構造におけるソース配線９、ドレイン配線１０およびゲート配線１１が延びる方向とを同じ方向にすると、ゲート電極４の電極部８１の表面の全ての位置の真上にドレイン配線１０が配置されないようにすることが可能となる。そうすると、ゲート電極４の電極部８１とドレイン配線１０とそれらの間の絶縁膜３４，３５とによって形成される静電容量（第２のゲート・ドレイン間容量ＣＧＤ２）は小さくなる。したがって、そのような構造では、ゲート電極４の電極部８１の上側に、第２のゲート・ドレイン間容量ＣＧＤ２を低減させるための第２ソースフィールドプレート８のような導電膜を設ける必要はないかもしれない。しかしながら、電極メタル構造における電極３，４，５の延びる方向と、配線メタル構造における配線９，１０，１１の延びる方向を同じ方向にする場合には、次のような問題が発生するおそれがある。
すなわち、例えば、ソース電極上にソース配線を配置し、ドレイン電極上にドレイン配線を配置する場合、これらの配線の幅がソース電極とドレイン電極との間隔によって制限される。特に、オン抵抗の小さいＨＥＭＴを実現するためには、ソース電極とドレイン電極との間隔を短くする必要があるため、ソース配線およびドレイン配線の幅を十分にとることができなくなるおそれがある。
また、ソース配線とドレイン配線との間の間隔を大きくすることは困難であるため、これらの間にゲート配線を形成することが困難となる。そのため、ソース配線およびドレイン配線と同じ工程によって、ゲート配線を形成することが困難となる。また、平面視において、ソース配線およびドレイン配線が存在しない領域まで、ゲート電極を延長する必要があるため、ゲート抵抗が大きくなるおそれがある。
前述の実施形態では、基板２１の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１８年１月１９日に日本国特許庁に提出された特願２０１８－００７３９７号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
この明細書からはさらに以下のような特徴が抽出され得る。
Ａ１．半導体積層構造上に配置され、互いに平行にかつ所定の第１方向に延びるソース電極、ゲート電極およびドレイン電極を含む電極構造と、電極構造上に配置され、互いに平行にかつ前記第１方向に直交する第２方向に延びるソース配線、ドレイン配線およびゲート配線を含む配線構造とを有し、前記ソース配線、ドレイン配線およびゲート配線が、それぞれ前記ソース電極、ドレイン電極およびゲート電極に電気的に接続されている半導体装置であって、前記ゲート電極と前記ドレイン配線との間に配置され、前記ソース電極に電気的に接続された導電膜を含む、半導体装置。
この構成では、ゲート電極とドレイン配線との間の電気力線の少なくとも一部が導電膜によって遮断されるので、ゲート電極とドレイン配線とによって形成される静電容量を低減することができる、これにより、帰還容量を低減させることができるので、スイッチング特性を向上できる。
Ａ２．前記導電膜は、前記ゲート電極の上面に沿って前記第１方向に延びている、Ａ１に記載の半導体装置。
Ａ３．前記導電膜の幅が前記ゲート電極の上面の幅よりも大きく、平面視において、前記導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している、Ａ２に記載の半導体装置。
Ａ４．前記導電膜の各側縁の前記ゲート電極の上面の対応する側縁からの突出量が、０．３μｍ以上０．９μｍ以下である、Ａ３に記載の半導体装置。
Ａ５．前記ゲート電極の上面と前記導電膜の下面との間の距離が、０．１５μｍ以上０．２５μｍ以下である、Ａ４に記載の半導体装置。
Ａ６．前記ソース電極および前記ドレイン電極は、前記ゲート電極を挟むように、前記ゲート電極から離れて配置されている、Ａ１～Ａ５のいずれかに記載の半導体装置。
Ａ７．前記半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブエリアと、前記アクティブエリア外のノンアクティブエリアとを含み、前記ノンアクティブエリアにおいて、前記ソース配線と前記導電膜とが電気的に接続されている、Ａ６に記載の半導体装置。
Ａ８．前記半導体積層構造は、電子走行層と、前記電子走行層上に形成され、電子走行層に達する下側開口部が形成された電子供給層とを含み、前記半導体積層構造上には、前記下側開口部に連通する上側開口部を有する絶縁層が形成されており、前記絶縁層の表面および前記下側開口部および前記上側開口部からなるゲート開口部の底部および側部を覆うように、ゲート絶縁膜が形成されており、前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成されている、Ａ６に記載の半導体装置。
Ａ９．前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート電極から絶縁され、前記ソース電極に電気的に接続された第２導電膜をさらに含む、Ａ８に記載の半導体装置。
Ａ１０．前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート電極および前記ソース電極から絶縁されている第３導電膜をさらに含む、Ａ９に記載の半導体装置。
Ａ１１．前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む、Ａ９またはＡ１０に記載の半導体装置。
Ａ１２．前記ゲート電極は、前記ゲート開口部の周縁において、前記ゲート絶縁膜上に形成されたオーバーラップ部を含む、Ａ８～Ａ１１のいずれかに記載の半導体装置。
Ａ１３．電子走行層と前記電子走行層上に形成された電子供給層とを含む半導体積層構造上に、互いに平行にかつ所定の第１方向に延びたソース電極、ドレイン電極およびゲート電極を形成する工程と、前記ソース電極および前記ドレイン電極の上方に配置され、前記ゲート電極を覆う第１絶縁層を形成する工程と、前記第１絶縁層上の前記ゲート電極の上面に対向する位置に、導電膜を形成する工程と、前記第１絶縁層上に、前記導電膜を覆うように、第２絶縁層を形成する工程と、前記ソース電極、前記ドレイン電極および前記ゲート電極を、それぞれ、前記第２絶縁層上に形成されるソース配線、ドレイン配線およびゲート配線に接続するためのソースビアメタル、ドレインビアメタルおよびゲートビアメタルをそれらの間の絶縁層内に形成するとともに、前記導電膜を前記ソース配線に接続するための導電膜ビアメタルを前記第２絶縁層内に形成する工程と、前記第２絶縁層上に、互いに平行にかつ前記第２絶縁層の表面に沿う方向であって前記第１方向と直交する第２方向に延びた前記ソース配線、前記ドレイン配線および前記ゲート配線を形成する工程とを含む、半導体装置の製造方法。
Ａ１４．前記導電膜は、前記ゲート電極の上面に沿って前記第１方向に延びている、Ａ１３に記載の半導体装置の製造方法。
Ａ１５．前記導電膜の幅が前記ゲート電極の上面の幅よりも大きく、前記導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している、Ａ１４に記載の半導体装置の製造方法。
１ 半導体装置
２ 半導体積層構造
３ ソース電極
４ ゲート電極
４ａ オーバーラップ部
５ ドレイン電極
６ 第１ソースフィールドプレート
７ フローティングプレート
８ 第２ソースフィールドプレート
９ ソース配線
１０ ドレイン配線
１１ ゲート配線
１２ ドレインパッド
１３ ソースパッド
１４ ゲートパッド
１５ 基板コンタクト部
１６ アクティブエリア
１７ ノンアクティブエリア
１８ 素子分離線
２０ プレート膜
２１ 基板
２２ バッファ層
２３ 電子走行層
２４ 電子供給層
２５ 二次元電子ガス
２９ パッシベーション膜
３１ 第１保護膜
３２ 第２保護膜
３３ 第１層間絶縁膜
３４ 第２層間絶縁膜
３５ 第３層間絶縁膜
３６ ソースコンタクトホール
３７ ドレインコンタクトホール
３８ ゲート開口部
３８ａ 第１開口部
３８ｂ 第２開口部
３９ サイドウォール
４０ ゲート絶縁膜
４１ 第１ソースビアホール
４２ 第１ドレインビアホール
４３ 第１ゲートビアホール
４４ 第１ＳＦＰ用ビアホール
４５ 第２ＳＦＰ用ビアホール
５１ ソースビアメタル
５２ ドレインビアメタル
５３ ゲートビアメタル
５４ 第１ＳＦＰ用ビアメタル
５５ 第２ＳＦＰ用ビアメタル
６１ 第４層間絶縁膜
６２ 第２ドレインビアホール
６３ 基板コンタクトホール
６４ 基板コンタクトメタル
６５ 第３保護膜
６６ ドレインパッド開口部
６７ 樹脂層
７２ ベース部
７３ 電極部（第１ソースフィールドプレート６）
７４ ベース部
７５ 電極部（フローティングプレート７）
７６ ベース部
８１ 電極部（ゲート電極４）
８２ ベース部
９１ 電極部（第２ソースフィールドプレート８）
９２ ベース部

Claims (16)

  1. 半導体積層構造上に配置されたソース電極、ゲート電極およびドレイン電極と、前記ソース電極に電気的に接続されたソース配線、前記ドレイン電極に電気的に接続されたドレイン配線および前記ゲート電極に電気的に接続されたゲート配線とを有する半導体装置であって、
    第１導電膜と、前記ソース電極と電気的に接続された第２導電膜と、前記ソース電極と電気的に接続された第３導電膜とを含み、
    ある断面において、
    前記第１導電膜は、前記ソース電極と前記ゲート電極の間に配置され、
    前記第２導電膜は、前記ゲート電極と前記ドレイン電極との間に配置され、かつその最上面が前記ゲート電極の最上面よりも前記半導体積層構造に対して近接して配置されており、
    前記第３導電膜は、前記ゲート電極の上方であって前記ドレイン配線の下方に配置されており、
    前記第１導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有し、
    前記第２導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有し、
    前記第３導電膜は、前記半導体積層構造の表面と水平な方向に延出する部分を有し、
    前記第１導電膜は、前記第２導電膜と同一のレイヤーに形成されており、
    前記ソース配線は、前記ソース電極とは材料が異なるソースビアメタルを介して、前記ソース電極に接続され、
    前記ドレイン配線は、前記ドレイン電極とは材料が異なるドレインビアメタルを介して、前記ドレイン電極に接続され、
    前記ゲート配線は、前記ゲート電極とは材料が異なるゲートビアメタルを介して、前記ゲート電極に接続されており、
    前記ソース電極および前記ドレイン電極は、Ｔｉ膜、ＡｌＳｉＣｕ膜、Ｔｉ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉ／ＡｌＳｉＣｕ／Ｔｉ／ＴｉＮ積層膜から構成されている、半導体装置。
  2. 前記ゲート電極は、ＴｉＮ膜、Ｗ膜、ＡｌＣｕ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／Ｗ／ＡｌＣｕ／ＴｉＮ積層膜から構成されている、請求項１に記載の半導体装置。
  3. 前記ソース配線、前記ドレイン配線および前記ゲート配線は、ＴｉＮ膜、ＡｌＣｕ膜およびＴｉＮ膜が、下層からその順に積層されたＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜から構成されている、請求項２に記載の半導体装置。
  4. 前記ソース電極、前記ゲート電極および前記ドレイン電極は、所定定の第１方向に延びており、
    前記第３導電膜は、前記ゲート電極の上面に沿って前記第１方向に延びている、請求項３に記載の半導体装置。
  5. 前記第３導電膜の幅が前記ゲート電極の上面の幅よりも大きく、平面視において、前記第３導電膜の各側縁が、前記ゲート電極の上面の対応する側縁よりも外方に突出している、請求項４に記載の半導体装置。
  6. 前記第３導電膜の各側縁の前記ゲート電極の上面の対応する側縁からの突出量が、０．３μｍ以上０．９μｍ以下である、請求項５に記載の半導体装置。
  7. 前記ゲート電極の上面と前記第３導電膜の下面との間の距離が、０．１５μｍ以上０．２５μｍ以下である、請求項６に記載の半導体装置。
  8. 前記ソース電極および前記ドレイン電極は、前記ゲート電極を挟むように、前記ゲート電極から離れて配置されている、請求項７に記載の半導体装置。
  9. 前記半導体積層構造は、前記ソース電極および前記ドレイン電極で前記ゲート電極を挟むことによって構成された素子構造を含むアクティブエリアと、前記アクティブエリア外のノンアクティブエリアとを含み、
    前記ノンアクティブエリアにおいて、前記ソース配線と前記第３導電膜とが電気的に接続されている、請求項８に記載の半導体装置。
  10. 前記半導体積層構造は、電子走行層と、前記電子走行層上に形成され、前記電子走行層に達する下側開口部が形成された電子供給層とを含み、
    前記半導体積層構造上には、前記下側開口部に連通する上側開口部を有する絶縁層が形成されており、
    前記絶縁層の表面および前記下側開口部および前記上側開口部からなるゲート開口部の底部および側部を覆うように、ゲート絶縁膜が形成されており、
    前記ゲート電極は、前記ゲート開口部内で前記ゲート絶縁膜上に形成されている、請求項９に記載の半導体装置。
  11. 前記第２導電膜は、前記ゲート電極と前記ドレイン電極との間で前記絶縁層に埋め込まれ、前記ゲート電極から絶縁され、前記ソース電極に電気的に接続されており、
    前記第２導電膜は、前記ゲート開口部の一側部の高さ中間位置で露出している、請求項１０に記載の半導体装置。
  12. 前記第１導電膜は、前記ゲート電極と前記ソース電極との間で前記絶縁層に埋め込まれ、前記ゲート電極および前記ソース電極から絶縁されている、請求項１１に記載の半導体装置。
  13. 前記ゲート絶縁膜と前記ゲート開口部の側部との間に配置された絶縁性のサイドウォールをさらに含む、請求項１２に記載の半導体装置。
  14. 前記ゲート電極は、前記ゲート開口部の周縁において、前記ゲート絶縁膜上に形成されたオーバーラップ部を含む、請求項１３に記載の半導体装置。
  15. 前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、それぞれソースビアホール、ドレインビアホールおよびゲートビアホールに埋め込まれており、
    前記ソースビアメタル、前記ドレインビアメタルおよび前記ゲートビアメタルは、対応するビアホールの側壁に形成されるＴｉＮバリア膜と、前記ＴｉＮバリア膜の内側に埋め込まれるタングステンとから構成される、請求項１４に記載の半導体装置。
  16. 前記第１導電膜は、前記ソース電極、前記ゲート電極および前記ドレイン電極のいずれの電極にも電気的に接続されていない、請求項１５に記載の半導体装置。
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